KR100311050B1 - Method for manufacturing electrode of capacitor - Google Patents
Method for manufacturing electrode of capacitor Download PDFInfo
- Publication number
- KR100311050B1 KR100311050B1 KR1019990057626A KR19990057626A KR100311050B1 KR 100311050 B1 KR100311050 B1 KR 100311050B1 KR 1019990057626 A KR1019990057626 A KR 1019990057626A KR 19990057626 A KR19990057626 A KR 19990057626A KR 100311050 B1 KR100311050 B1 KR 100311050B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- mold
- forming
- storage electrode
- insulating film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 58
- 238000003860 storage Methods 0.000 claims abstract description 100
- 238000005530 etching Methods 0.000 claims abstract description 74
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910001936 tantalum oxide Inorganic materials 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 20
- 238000000926 separation method Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 3
- ANIPLPVHLCEBLF-UHFFFAOYSA-N strontium oxygen(2-) ruthenium(3+) Chemical compound [Ru+3].[O-2].[Sr+2] ANIPLPVHLCEBLF-UHFFFAOYSA-N 0.000 claims description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims 2
- 229910052721 tungsten Inorganic materials 0.000 claims 2
- 239000010937 tungsten Substances 0.000 claims 2
- -1 tungsten nitride Chemical class 0.000 claims 2
- 230000001939 inductive effect Effects 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003415 peat Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
반도체 장치에 사용되는 커패시터 전극 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 지지용 절연막, 산화 탄탈륨막을 포함하는 식각 종료막 및 몰드(mold)용 희생 절연막을 순차적으로 형성한다. 몰드용 희생 절연막, 식각 종료막 및 지지용 절연막을 순차적으로 패터닝하여, 스토리지 전극이 3차원적인 형상을 가지도록 유도하는 몰드를 형성한다. 몰드 상에 몰드의 내측면을 덮는 스토리지 전극막을 형성한 후, 커패시터별로 스토리지 전극을 분리한다. 잔류하는 몰드용 희생 절연막을 산화 탄탈륨막을 식각 종료점으로 선택적으로 습식 식각하여 제거한다.A method of manufacturing a capacitor electrode for use in a semiconductor device is disclosed. According to an aspect of the present invention, an insulating film for supporting, an etch stop film including a tantalum oxide film, and a sacrificial insulating film for a mold are sequentially formed on a semiconductor substrate. The sacrificial insulating film for etching, the etching termination film, and the supporting insulating film are sequentially patterned to form a mold for inducing the storage electrode to have a three-dimensional shape. After forming the storage electrode film covering the inner surface of the mold on the mold, the storage electrode is separated for each capacitor. The remaining sacrificial insulating film for the mold is selectively wet-etched to remove the tantalum oxide film as an etching end point.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 절연막을 이용하여 3차원 형상의 커패시터 전극을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a three-dimensional capacitor electrode using an insulating film.
반도체 장치가 고집적화됨에 따라 커패시터가 차지하는 면적이 줄어드는 반면에 커패시터에 요구되는 정전 용량은 증대되고 있다. 이에 따라, DRAM(Dynamic Random Access Memory) 장치와 같은 반도체 장치에 채용되는 스토리지 전극(storage node)의 유전막에 대한 유효 표면적을 확장시키는 방안이 제시되고 있다.As semiconductor devices become more integrated, the area occupied by capacitors decreases while the capacitance required by capacitors increases. Accordingly, a method of extending the effective surface area of a dielectric film of a storage node used in a semiconductor device such as a DRAM (Dynamic Random Access Memory) device has been proposed.
스토리지 전극의 유효 표면적을 확장시키는 방안은 미합중국 특허 제5,162,248호('Optimized contained stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing', Charles H. Dennison et al.)에서와 같이 스토리지 전극의 형상을 3차원적인 형상으로 유도하기 위해서 희생 산화막을 도입하는 방안이 일반적이다.A method of extending the effective surface area of the storage electrode is described in US Pat. No. 5,162,248 ('Optimized contained stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing', Charles H. Dennison et al.). It is common to introduce a sacrificial oxide film to lead to a dimensional shape.
그러나, 반도체 장치가 보다 고집적화되며, 커패시터의 유전막으로 오산화 이탄탈륨(Ta2O5) 또는 BST((Ba,Sr)TiO3) 등과 같은 고유전율의 물질을 사용하는 방안에 제시되고 있다. 이러한 고유전율 물질을 유전막으로 이용할 경우, 커패시터의 전극으로 도전성 폴리 실리콘(poly silicon) 대신에 질화 티타늄(TiN)막과 같은 금속막으로 이루어지는 전극이 요구되고 있다. 즉, 커패시터의 구조로 MIM(Metal-Insulator-Metal) 구조를 사용하는 방안이 유망하게 제시되고 있다.However, semiconductor devices are becoming more integrated and have been proposed to use high dielectric constant materials such as tantalum pentoxide (Ta 2 O 5 ) or BST ((Ba, Sr) TiO 3 ) as a dielectric film of a capacitor. When such a high dielectric constant material is used as the dielectric film, an electrode made of a metal film such as a titanium nitride (TiN) film is required as the electrode of the capacitor instead of conductive poly silicon. That is, a method of using a metal-insulator-metal (MIM) structure as a capacitor has been promising.
이와 같이 금속 전극을 이용할 경우, 상기한 바와 같이 희생 산화막을 도입하여 스토리지 전극을, 실린더(cylinder) 또는 콘테이너(container) 형상, 또는 스택(stack) 형상 등의 3차원적인 구조로 형성하기가 어려워진다.As described above, when the metal electrode is used, it is difficult to introduce the sacrificial oxide film as described above to form the storage electrode in a three-dimensional structure such as a cylinder, a container shape, or a stack shape. .
예를 들어, 상기한 바와 같이 3차원 형상의 스토리지 전극을 형성하기 위해서 도입되는 희생 산화막은, 스토리지 전극의 형상을 3차원적인 형상으로 유도하기 위한 몰드(mold)로 사용된다. 이때, 스토리지 전극을 분리하기 위해서 별도의 희생 산화막이 추가로 도입될 수도 있다. 이러한 희생 산화막은, 스토리지 전극의 유효 표면을 최대한 얻기 위해서, 후속 공정에서 제거되는 것이 바람직하다.For example, the sacrificial oxide film introduced to form the three-dimensional storage electrode as described above is used as a mold for guiding the shape of the storage electrode to the three-dimensional shape. In this case, a separate sacrificial oxide layer may be additionally introduced to separate the storage electrode. Such sacrificial oxide film is preferably removed in a subsequent step in order to maximize the effective surface of the storage electrode.
희생 산화막을 제거하는 공정은 통상적으로 습식 식각 공정으로 수행된다. 이러한 습식 식각 공정을 제어하기 위해서는 희생 산화막의 하부에 식각 종료막을 도입하는 것이 필수적이다. 이러한 식각 종료막으로 질화 실리콘막이 도입되고 있다. 이러한 질화 실리콘막을 식각 종료막으로 도입할 경우에 상기한 희생 산화막을 제거하는 습식 식각 공정에 의해서 식각 종료막 하부에 도입되는 하부 절연막이 손상되는 불량이 발생할 수 있다.The process of removing the sacrificial oxide film is usually performed by a wet etching process. In order to control the wet etching process, it is essential to introduce an etching finish layer under the sacrificial oxide layer. A silicon nitride film is introduced into the etching finish film. When the silicon nitride film is introduced into the etch finish film, a defect may occur in which the lower insulating film introduced below the etch finish film is damaged by the wet etching process of removing the sacrificial oxide film.
즉, 습식 식각 공정에 이용되는 식각액이, 질화 실리콘막과 스토리지 전극의 계면을 따라 하부의 절연막으로 침습하여 하부의 절연막을 녹여 낼 수 있다. 이러한 현상은 질화 실리콘막과 금속 전극간의 낮은 접착 특성에 크게 기인한다.That is, the etchant used in the wet etching process may invade the lower insulating film along the interface between the silicon nitride film and the storage electrode to melt the lower insulating film. This phenomenon is largely due to the low adhesion property between the silicon nitride film and the metal electrode.
상기한 식각 종료막 하부의 절연막은 스토리지 전극을 지지하는 역할을 하므로, 상기한 바와 같이 하부의 절연막이 녹는 현상에 의해서 스토리지 전극이 쓰러지거나 기울어지는 전극 불량이 발생할 수 있다. 따라서, 금속 전극을 커패시터의 전극으로 이용하기 위해서는, 상기한 바와 같은 식각 종료막 하부의 절연막이 식각액에 의해서 침식되는 것을 방지할 수 있는 새로운 식각 종료막을 도입하는 것이 요구된다.Since the insulating layer under the etch finish layer serves to support the storage electrode, as described above, due to the melting of the lower insulating layer, the storage electrode may fall or the electrode may be inclined. Therefore, in order to use a metal electrode as an electrode of a capacitor, it is required to introduce a new etching termination film which can prevent the above insulating film under the etching termination film from being eroded by the etching liquid.
본 발명이 이루고자 하는 기술적 과제는, 희생 절연막을 도입하여 3차원 형상의 커패시터 전극을 형성할 때, 잔류하는 희생 절연막을 제거하는 습식 식각 공정에 의해서 하부의 절연막이 녹거나 형성된 전극이 쓰러지거나 함몰되는 것을 방지할 수 있는 새로운 식각 종료막을 도입하는 커패시터의 전극 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is that, when the sacrificial insulating film is introduced to form a three-dimensional capacitor electrode, the lower insulating film is melted or formed by the wet etching process of removing the remaining sacrificial insulating film. The present invention provides a method of manufacturing an electrode of a capacitor that introduces a new etch stop film which can be prevented.
도 1 내지 6은 본 발명의 제1실시예에 의한 커패시터의 전극 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 to 6 are cross-sectional views schematically illustrating a method of manufacturing an electrode of a capacitor according to a first embodiment of the present invention.
도 7 내지 도 9는 본 발명의 실시예에 의한 커패시터의 전극 제조 방법에 따른 효과를 설명하기 위해서 제시한 주사 전자 현미경 사진들이다.7 to 9 are scanning electron micrographs presented to explain the effect of the electrode manufacturing method of the capacitor according to the embodiment of the present invention.
도 10 및 도 11은 본 발명의 제2실시예에 의한 커패시터의 전극 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.10 and 11 are cross-sectional views schematically illustrating a method of manufacturing an electrode of a capacitor according to a second embodiment of the present invention.
도 12는 본 발명의 제3실시예에 의한 커패시터의 전극 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.12 is a cross-sectional view schematically illustrating a method of manufacturing an electrode of a capacitor according to a third embodiment of the present invention.
100; 반도체 기판, 200; 하부 절연막,100; Semiconductor substrate, 200; Bottom insulating film,
310; 도전성 플러그, 330; 확산 장벽막,310; Conductive plug, 330; Diffusion barrier membrane,
410; 지지용 절연막, 450; 몰드용 희생 절연막,410; A support insulating film 450; Sacrificial insulating film for mold,
500; 식각 종료막, 510; 산화 탄탈륨막,500; An etch stop film, 510; Tantalum oxide film,
550; 건식 식각용 보조 식각 종료막,550; Auxiliary etching finish film for dry etching,
650; 실린더 형상의 스토리지 전극,650; Cylindrical storage electrodes,
700; 분리용 희생 절연막, 750; 유전막,700; Isolation sacrificial insulating film, 750; Dielectric Film,
850; 스택 형상의 스토리지 전극.850; Stacked storage electrodes.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 상기 반도체 기판에 전기적으로 연결되는 도전성 플러그를 에워싸는 하부 절연막을 형성한다. 이후에, 상기 하부 절연막 상에 지지용 절연막을 형성한다. 상기 지지용 절연막 상에 산화 탄탈륨막을 포함하여 이루어지는 식각 종료막을 형성한다. 상기 식각 종료막 상에 몰드용 희생 절연막을 형성한다.One aspect of the present invention for achieving the above technical problem, to form a lower insulating film surrounding the conductive plug electrically connected to the semiconductor substrate on the semiconductor substrate. Thereafter, a supporting insulating film is formed on the lower insulating film. An etching finish film including a tantalum oxide film is formed on the supporting insulating film. A sacrificial insulating film for a mold is formed on the etching finish layer.
상기 몰드용 희생 절연막, 상기 식각 종료막 및 상기 지지용 절연막을 순차적으로 패터닝하여 상기 도전성 플러그를 노출하는 몰드를 형성한다. 상기 몰드를 형성하는 패터닝 공정은 건식 식각 방법으로 수행되며, 이러한 건식 식각의 식각종료를 제어하기 위한 보조 식각 종료막을 상기한 산화 탄탈륨막 상부 또는 하부에 더 형성할 수 있다. 상기 보조 식각 종료막으로는 산화 알루미늄막 또는 질화 탄탈륨막을 도입할 수 있다.The mold sacrificial insulating layer, the etch stop layer, and the supporting insulating layer are sequentially patterned to form a mold exposing the conductive plug. The patterning process of forming the mold may be performed by a dry etching method, and an auxiliary etching finish film for controlling the etching termination of the dry etching may be further formed on or below the tantalum oxide film. An aluminum oxide film or a tantalum nitride film may be introduced as the auxiliary etching finish film.
상기 몰드용 희생 절연막 상에 상기 몰드의 내측면을 덮어 상기 도전성 플러그에 전기적으로 연결되는 스토리지 전극막을 형성한다. 상기 스토리지 전극막을 분리하여 스토리지 전극을 형성한다. 분리된 상기 스토리지 전극에 의해서 노출되는 잔류하는 상기 몰드용 희생 절연막을 상기 식각 종료막을 식각 종료점으로 선택적으로 식각하여 제거한다.A storage electrode film is formed on the sacrificial insulating film for the mold to cover the inner surface of the mold and is electrically connected to the conductive plug. The storage electrode film is separated to form a storage electrode. The etch stop layer is selectively etched and removed as an etch end point of the mold sacrificial insulating layer remaining by the separated storage electrode.
이에 따라, 실린더 형상 또는 스택 형상 등과 같은 3차원 형상을 가지는 스토리지 전극이 형성된다.As a result, a storage electrode having a three-dimensional shape such as a cylinder shape or a stack shape is formed.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 막이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, when a film is described as being 'on' another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. have.
본 발명의 실시예들은, 희생 절연막을 도입하여 실린더 형상 또는 스택 형상 등의 3차원 형상의 커패시터 전극을 형성할 때, 희생 절연막의 제거 공정을 제어하는 새로운 식각 종료막을 제시한다. 제시되는 식각 종료막은 희생 절연막을 제거하는 습식 식각 공정에서 식각 종료점으로 작용할 수 있고, 또한, 커패시터 전극이 3차원 형상을 가지도록 유도하기 위한 몰드를 형성하는 데 사용되는 건식 식각 공정의 식각 종료점으로도 작용할 수 있다.Embodiments of the present invention, when introducing a sacrificial insulating film to form a three-dimensional capacitor electrode, such as a cylindrical shape or a stack shape, proposes a new etching termination film to control the removal process of the sacrificial insulating film. The etch stop layer presented can serve as an etch end point in a wet etch process that removes a sacrificial insulating film, and also as an etch end point in a dry etch process used to form a mold for inducing a capacitor electrode to have a three-dimensional shape. Can work.
이하, 구체적인 실시예를 묘사하는 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하지만, 본 발명이 이에 한정되지 않으며 희생 절연막을 도입하는 여러 가지의 3차원 형상을 가지는 커패시터 전극 제조에 적용될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings depicting specific embodiments. However, the present invention is not limited thereto, and the present invention can be applied to the manufacture of capacitor electrodes having various three-dimensional shapes for introducing sacrificial insulating films. .
도 1 내지 도 6은 본 발명의 제1실시예에 의한 커패시터의 전극 제조 방법을 개략적으로 나타낸다.1 to 6 schematically show a method of manufacturing an electrode of a capacitor according to the first embodiment of the present invention.
도 1은 반도체 기판(100) 상에 식각 종료막(500) 및 몰드용 희생 절연막(450)을 형성하는 단계를 개략적으로 나타낸다.FIG. 1 schematically illustrates forming an etch stop layer 500 and a sacrificial insulating layer 450 for a mold on a semiconductor substrate 100.
구체적으로, 반도체 기판(100) 상에 통상의 베리드 콘택(buried contact) 공정을 이용하여 스토리지 전극에 전기적으로 연결될 도전성 플러그(plug;310)를 형성한다. 이때, 도전성 플러그(310)는, 하부 절연막(200)에 의해서 에워싸여 반도체 기판(100) 상에 형성된 게이트(gate) 등과 같은 다른 도전성 패턴(도시되지 않음)과 절연되며, 반도체 기판(100)의 활성 영역에 전기적으로 연결된다. 즉, 베리드 콘택으로 작용한다. 하부 절연막(200)은 필요에 따라 다른 두께로 형성될 수 있으나, 도전성 플러그(310)의 두께에 따라 대략 4000Å 내지 5000Å 정도의 두께로 형성될 수 있다.Specifically, a conductive plug 310 to be electrically connected to the storage electrode is formed on the semiconductor substrate 100 by using a conventional buried contact process. In this case, the conductive plug 310 is surrounded by the lower insulating film 200 and is insulated from other conductive patterns (not shown) such as a gate formed on the semiconductor substrate 100, and is insulated from the semiconductor substrate 100. Is electrically connected to the active area. It acts as a buried contact. The lower insulating layer 200 may be formed to have a different thickness as needed, but may be formed to a thickness of about 4000 kPa to about 5000 kPa depending on the thickness of the conductive plug 310.
도전성 플러그(310)는 여러 가지 도전성 물질로 형성될 수 있다. 예를 들어, 도전성 폴리 실리콘으로 형성될 수 있으며, 도전성 플러그(310)의 상측을 덮는 확산 장벽막(diffusion barrier layer;330)을 더 도입할 수 있다. 이때, 확산 장벽막(330)은 오믹 접촉(ohmic contact)을 위한 오믹막을 더 포함할 수 있다.The conductive plug 310 may be formed of various conductive materials. For example, it may be formed of conductive polysilicon and may further include a diffusion barrier layer 330 covering the upper side of the conductive plug 310. In this case, the diffusion barrier layer 330 may further include an ohmic layer for ohmic contact.
이와 같이 여러 패턴들이 형성되어 토폴로지(topology)가 있는 반도체 기판(100) 상에 지지용 절연막(410)을 형성한다. 지지용 절연막(410)은, 3차원적인 형상으로 이루어질 스토리지 전극이 쓰러지거나 무너지지 않게 잡아 지지하는 역할을 하게 된다. 따라서, 일반적으로 반도체 장치를 제조하는 데 사용되는 절연 물질로 형성될 수 있다. 예를 들어, 산화 실리콘(SiO2)막을 하부 절연막(200) 상에 도전성 플러그(310) 등을 덮도록 증착하여 지지용 절연막(410)을 형성한다. 또한 지지용 절연막(410)은 스토리지 전극을 지지할 최소한의 두께 이상으로 형성되어야 한다. 예를 들어, 대략 2000Å 내지 3000Å 정도의 두께로 형성될 수 있다.As described above, various patterns are formed to form a support insulating layer 410 on the semiconductor substrate 100 having a topology. The supporting insulating layer 410 serves to hold and hold the storage electrode formed in a three-dimensional shape so that it does not fall or collapse. Thus, it can generally be formed of an insulating material used to manufacture semiconductor devices. For example, a silicon oxide (SiO 2 ) film is deposited on the lower insulating film 200 to cover the conductive plug 310 or the like to form the supporting insulating film 410. In addition, the supporting insulating layer 410 must be formed to have a minimum thickness to support the storage electrode. For example, it may be formed to a thickness of about 2000 kPa to 3000 kPa.
이후에, 지지용 절연막(410) 상에 후속 식각 공정에서 사용될 식각 종료막(500)을 형성한다. 본 발명의 실시예에서는 상기한 식각 종료막(500)이 산화 탄탈륨막(510)을 포함하도록 형성한다. 예를 들어, 상기한 지지용 절연막(410) 상에 스퍼터링(sputtering)법 또는 CVD(Chemical Vapour Deposition)법 등을 이용하여 오산화 이탄탈륨(Ta2O5)으로 이루어지는 산화 탄탈륨막(510)을 형성한다. 이러한 산화 탄탈륨막(510)은 식각 종료 역할을 발휘할 수 있는 최소한의 두께 이상으로형성되는 것이 바람직하다. 예를 들어, 대략 10Å 내지 90Å 정도의 두께로 형성될 수 있으나, 후속의 식각 공정에 따라 그 두께를 달리할 수 있다.Subsequently, an etching finish layer 500 to be used in a subsequent etching process is formed on the supporting insulating layer 410. In an embodiment of the present invention, the etch finish film 500 is formed to include a tantalum oxide film 510. For example, a tantalum oxide film 510 made of tantalum pentoxide (Ta 2 O 5 ) is formed on the supporting insulating film 410 by using a sputtering method or a chemical vapor deposition (CVD) method. do. The tantalum oxide film 510 is preferably formed to a minimum thickness or more that can serve as an etching termination role. For example, it may be formed to a thickness of about 10 kPa to 90 kPa, the thickness may be changed according to the subsequent etching process.
필요에 따라 산화 탄탈륨막(510) 상에 별도의 보조 식각 종료막(550)을 더 형성할 수 있다. 보조 식각 종료막(550)은 산화 탄탈륨막(510)의 상측 또는 아래에 형성될 수 있으며, 후속의 건식 식각 공정시 건식 식각 공정을 제어하는 건식 식각용 식각 종료점으로 작용할 수 있다. 이러한 보조 식각 종료막(550)으로는 질화 실리콘막 또는 산화 알루미늄(Al2O3)막을 이용할 수 있다. 이러한 질화 실리콘막 또는 산화 알루미늄막은 스퍼터링법 또는 CVD법으로 형성될 수 있다.If necessary, an additional auxiliary etching finish film 550 may be further formed on the tantalum oxide film 510. The auxiliary etching finish layer 550 may be formed above or below the tantalum oxide layer 510 and may serve as an etching end point for dry etching to control the dry etching process in a subsequent dry etching process. As the auxiliary etching finish layer 550, a silicon nitride film or an aluminum oxide (Al 2 O 3 ) film may be used. Such a silicon nitride film or an aluminum oxide film may be formed by a sputtering method or a CVD method.
이러한 식각 종료막(500) 상에 몰드용 희생 절연막(450)을 형성한다. 몰드용 희생 절연막(450)은, 후속에 패터닝되어 스토리지 전극을 3차원적인 형상을 가지도록 유도하는 몰드를 구성하는 역할을 한다. 또한, 몰드용 희생 절연막(450)의 두께는 필요에 따라 달리 설정할 수 있으나, 스토리지 전극의 높이를 고려하여 그 두께를 설정하는 것이 바람직하다. 예를 들어, 산화 실리콘막을 대략 10000Å 내지 12000Å 정도의 두께로 형성하여 몰드용 희생 절연막(450)으로 이용할 수 있다.The sacrificial insulating layer 450 for the mold is formed on the etching finish layer 500. The sacrificial insulating film 450 for the mold serves to form a mold that is subsequently patterned to guide the storage electrode to have a three-dimensional shape. In addition, although the thickness of the sacrificial insulating film 450 for a mold may be differently set as necessary, it is preferable to set the thickness in consideration of the height of the storage electrode. For example, a silicon oxide film may be formed to a thickness of about 10000 kPa to 12000 kPa, and may be used as the sacrificial insulating film 450 for a mold.
도 2는 도전성 플러그(310)를 노출하는 몰드(410, 500, 450)를 형성하는 단계를 개략적으로 나타낸다.2 schematically illustrates forming molds 410, 500, and 450 exposing conductive plug 310.
구체적으로, 선택적인 건식 식각 방법을 사용하여 몰드용 희생 절연막(450)을 패터닝한다. 몰드용 희생 절연막(450) 상에 사진 공정을 이용하여 포토레지스트 패턴 등과 같은 식각 마스크(도시되지 않음)를 형성한 후, 몰드용 희생 절연막(450)으로 이용된 산화 실리콘을 식각하는 데 적절한 식각 가스를 사용하여노출되는 몰드용 희생 절연막(450)을 식각한다. 예를 들어, C4F8가스 등과 같은 불화물계 가스에 산소 가스 및 아르곤(Ar)을 추가하여 상기한 식각 가스로 이용한다.Specifically, the sacrificial insulating film 450 for a mold is patterned using an optional dry etching method. After forming an etching mask (not shown) such as a photoresist pattern or the like on the sacrificial insulating film 450 for a mold, an etching gas suitable for etching silicon oxide used as the sacrificial insulating film 450 for a mold. Etch the sacrificial insulating film 450 for the mold to be exposed using. For example, oxygen gas and argon (Ar) are added to a fluoride gas such as C 4 F 8 gas to be used as the etching gas.
상기한 바와 같은 건식 식각은 식각 종료막(500)에 의해서 식각 종료가 제어될 수 있다. 즉, 식각 종료막(500)에 포함된 산화 탄탈륨막(510)은, 상기한 몰드용 희생 절연막(450)에 대해서 건식 식각 선택비를 가질 수 있어, 건식 식각 종료의 역할을 할 수 있다. 예를 들어, C4F8가스, 산소 가스 및 아르곤(Ar)을 포함하는 식각 가스를 사용할 경우, 다른 식각 조건에 따라 변화될 수 있지만 산화 실리콘에 대해서 오산화 이탄탈륨은 대략 2:1정도의 식각 선택비를 나타낸다. 따라서, 산화 실리콘으로 이루어지는 몰드용 희생 절연막(450)을 건식 식각할 때, 그 종료점으로 상기한 산화 탄탈륨막(510)을 이용할 수 있다.In the dry etching as described above, the etching termination may be controlled by the etching termination layer 500. That is, the tantalum oxide film 510 included in the etching finish film 500 may have a dry etching selectivity with respect to the mold sacrificial insulating film 450, and thus may serve as a dry etching finish. For example, when using an etching gas containing C 4 F 8 gas, oxygen gas, and argon (Ar), it is possible to change it according to different etching conditions, but for silicon oxide, peat thallium pentoxide is about 2: 1 etching. Represents the selection ratio. Therefore, when dry etching the mold sacrificial insulating film 450 made of silicon oxide, the tantalum oxide film 510 described above can be used as the end point.
그러나, 건식 식각의 종료를 보다 확실하게 제어하기 위해서는, 앞서 설명한 바와 같이 산화 탄탈륨막(510)의 상부에 별도의 보조 식각 종료막(550)을 도입할 수 있다. 보조 식각 종료막(550)은 상기한 몰드용 희생 절연막(450)에 대해서 건식 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다.However, in order to more reliably control the end of the dry etching, as described above, a separate auxiliary etching finish film 550 may be introduced on the tantalum oxide film 510. The auxiliary etching finish film 550 may be formed of a material having a dry etching selectivity with respect to the mold sacrificial insulating film 450.
상기한 바와 같은 C4F8가스, 산소 가스 및 아르곤(Ar)을 포함하는 식각 가스를 사용할 경우, 다른 식각 조건에 따라 변화될 수 있지만 산화 실리콘에 대해서 질화 실리콘은 대략 10:1정도의 식각 선택비를 나타낼 수 있다. 또한, 산화 실리콘에 대해서 산화 알루미늄은 대략 5:1 정도의 식각 선택비를 나타낼 수 있다. 따라서, 상기한 보조 식각 종료막(550)으로 산화 알루미늄막 또는 질화 실리콘막을 도입함으로써, 상기한 건식 식각의 종료를 보다 정교하게 제어할 수 있다.When using an etching gas containing C 4 F 8 gas, oxygen gas, and argon (Ar) as described above, silicon nitride may be approximately 10: 1 selected for silicon oxide although it may be changed according to different etching conditions. It can represent rain. In addition, with respect to silicon oxide, aluminum oxide may exhibit an etching selectivity of about 5: 1. Accordingly, by introducing the aluminum oxide film or the silicon nitride film into the auxiliary etching finish film 550, the termination of the dry etching can be more precisely controlled.
건식 식각 공정은 상기한 바와 같이 산화 탄탈륨막(510) 또는 보조 식각 종료막(550)에 의해서 식각 종료점 검출이 이루어진다. 식각 종료점 검출이 이루어진 후에도 상기한 건식 식각 공정을 일정 시간 계속 진행함으로써, 즉, 타임 식각(time etch) 방식으로 과도 식각(over etch)을 수행함으로써, 하부의 도전성 플러그(310), 실질적으로는 확산 장벽막(330)이 노출되도록 한다.In the dry etching process, the etching end point is detected by the tantalum oxide film 510 or the auxiliary etching finish film 550 as described above. Even after the etching end point is detected, the dry etching process is continued for a predetermined time, that is, by performing overetching by a time etching method, the lower conductive plug 310 is substantially diffused. The barrier film 330 is exposed.
이와 같은 패터닝 공정에 의해서, 몰드용 희생 절연막(450), 식각 종료막(500) 및 지지용 절연막(410)이 순차적으로 패터닝되어 스토리지 전극을 3차원적인 형상으로 유도하기 위한 몰드(410, 500, 450)가 형성된다.By the patterning process, the mold sacrificial insulating film 450, the etching termination film 500, and the supporting insulating film 410 are sequentially patterned to mold the storage electrodes into the three-dimensional shape. 450) is formed.
한편, 도 1 및 도 2에서는 상기한 바와 같이 보조 식각 종료막(550)이 산화 탄탈륨막(510) 상부에 형성되는 경우를 예시하였으나, 공정의 필요에 따라, 보조 식각 종료막(550)이 산화 탄탈륨막(510)의 아래에 도입될 수 있다. 또한, 보조 식각 종료막(550)과 산화 탄탈륨막(510)이 상호 이격되게 도입될 수 있다.1 and 2 illustrate the case in which the auxiliary etching finish film 550 is formed on the tantalum oxide film 510 as described above. However, the auxiliary etching finish film 550 is oxidized as needed. It may be introduced under the tantalum film 510. In addition, the auxiliary etching finish film 550 and the tantalum oxide film 510 may be introduced to be spaced apart from each other.
도 3은 몰드(410, 500, 450) 상에 스토리지 전극막(600)을 형성하는 단계를 개략적으로 나타낸다.3 schematically illustrates forming the storage electrode film 600 on the molds 410, 500, and 450.
구체적으로, 몰드(410, 500, 450)가 형성된 결과물 상에 스토리지 전극막(600)을 형성한다. 이때, 스토리지 전극막(600)은 필요에 따라 그 두께가 달라질 수 있다. 예를 들어, 실린더 형상으로 스토리지 전극을 유도할 경우에는 몰드(410, 500, 450)의 내측면을 따라 스토리지 전극막(600)이 증착되어, 결국, 몰드(410,500,450)의 형상에 의해서 오목한 부분이 발생하게 된다. 이와 같은 스토리지 전극막(600)은 하부의 도전성 플러그(310)와 전기적으로 연결되도록 형성된다.In detail, the storage electrode layer 600 is formed on the resultant formed with the molds 410, 500, and 450. In this case, the thickness of the storage electrode layer 600 may vary as necessary. For example, when the storage electrode is guided in a cylindrical shape, the storage electrode film 600 is deposited along the inner surfaces of the molds 410, 500, and 450, resulting in concave portions due to the shapes of the molds 410, 500, and 450. Will occur. The storage electrode layer 600 is formed to be electrically connected to the lower conductive plug 310.
이러한 스토리지 전극막(600)은 커패시터의 정전 용량의 증대를 구현하기 위해서, 금속막을 포함하도록 형성되는 것이 바람직하다. 예를 들어, 질화 티타늄(TiN)막, 질화 알루미늄 티타늄(TiAlN)막, 질화 탄탈륨(TaN)막 또는 질화 텅스텐(WN)막 등과 같은 질화 금속막으로 스토리지 전극막(600)을 형성할 수 있다. 또는 플레티늄(Pt)막, 루테늄(Ru)막 또는 이리듐(IR)막 등과 같은 플레티늄계 금속막으로 스토리지 전극막(600)을 형성할 수 있다. 또는, 산화 루테늄(RuO2)막 또는 산화 스트론튬 루테늄(SrRuO3)막 등과 같은 산화 금속막을 이용할 수 있다. 그리고, 기존에 상용되는 도전성 폴리 실리콘막으로도 상기한 스토리지 전극막(600)을 형성할 수 있다.The storage electrode film 600 is preferably formed to include a metal film in order to implement an increase in the capacitance of the capacitor. For example, the storage electrode film 600 may be formed of a metal nitride film such as a titanium nitride (TiN) film, an aluminum titanium nitride (TiAlN) film, a tantalum nitride (TaN) film, or a tungsten nitride (WN) film. Alternatively, the storage electrode film 600 may be formed of a platinum-based metal film such as a platinum (Pt) film, a ruthenium (Ru) film, or an iridium (IR) film. Alternatively, a metal oxide film such as a ruthenium oxide (RuO 2 ) film or a strontium oxide ruthenium (SrRuO 3 ) film may be used. In addition, the storage electrode film 600 may also be formed using a conventionally available conductive polysilicon film.
도 4는 스토리지 전극막(600) 상에 분리용 희생 절연막(700)을 형성하는 단계를 개략적으로 나타낸다.4 schematically illustrates a step of forming a separation sacrificial insulating layer 700 on the storage electrode layer 600.
구체적으로, 스토리지 전극막(600) 상에 분리용 희생 절연막(700)을 형성한다. 분리용 희생 절연막(700)은 화학적 기계적 연마(chemical mechanical polishing) 또는 에치 백(etch back) 등에 의한 평탄화를 위해서 도입된다. 이때, 분리용 희생 절연막(700)은 스토리지 전극막(600) 상에 스토리지 전극막(600)이 형성된 결과물의 오목한 부위를 메우도록 형성된다. 분리용 희생 절연막(700)은 스토리지 전극막(600)을 분리하는 데 이용된 후 제거되어야 하므로, 다양한 절연 물질로 형성될 수 있다. 예를 들어, 산화 실리콘으로 형성될 수 있다.Specifically, a separation sacrificial insulating layer 700 is formed on the storage electrode layer 600. The isolation sacrificial insulating layer 700 is introduced for planarization by chemical mechanical polishing or etch back. In this case, the separation sacrificial insulating layer 700 is formed to fill the concave portion of the resultant formed on the storage electrode film 600. Since the separation sacrificial insulating layer 700 is used to separate the storage electrode layer 600 and then removed, the sacrificial insulating layer 700 may be formed of various insulating materials. For example, it may be formed of silicon oxide.
도 5는 분리용 희생 절연막(700) 상에 평탄화 공정을 수행한 결과를 개략적으로 나타낸다.5 schematically shows a result of performing a planarization process on the sacrificial insulating layer 700 for separation.
구체적으로, 스토리지 전극막(600)이 형성된 결과물의 오목한 부분을 메우는 분리용 희생 절연막(700) 상에 평탄화 공정을 수행한다. 예를 들어, 분리용 희생 절연막(700)이 형성된 결과물 상을 화학적 기계적 연마한다. 또는 에치 백 공정을 이용하여 평탄화를 수행할 수 있다. 이러한 화학적 기계적 연마 또는 에치 백은 몰드용 희생 절연막(450)이 노출될 때까지 수행되는 것이 바람직하다. 이에 따라, 분리용 희생 절연막(700) 하부의 몰드용 희생 절연막(450)의 상측에 존재하는 스토리지 전극막(600)의 일부는 제거되어, 분리된 스토리지 전극(650)이 형성된다. 따라서, 분리된 스토리지 전극(650)은 몰드(450, 500, 410)의 내측면을 따라 증착된 스토리지 전극막(600) 부분이 잔류하여 이루어진다.In detail, a planarization process is performed on the sacrificial insulating layer 700 for filling a concave portion of the resultant in which the storage electrode layer 600 is formed. For example, the mechanical phase of the resulting sacrificial insulating film 700 is separated. Alternatively, planarization may be performed using an etch back process. Such chemical mechanical polishing or etch back is preferably performed until the sacrificial insulating film 450 for the mold is exposed. As a result, a portion of the storage electrode film 600 existing above the mold sacrificial insulating film 450 under the separation sacrificial insulating film 700 is removed to form a separate storage electrode 650. Therefore, the separated storage electrode 650 is formed by remaining portions of the storage electrode film 600 deposited along the inner surfaces of the molds 450, 500, and 410.
도 6은 잔류하는 몰드용 희생 절연막(450) 및 분리용 희생 절연막(700)을 제거하는 단계를 개략적으로 나타낸다.6 schematically illustrates a step of removing the remaining sacrificial insulating film 450 for mold and the sacrificial insulating film 700 for separation.
구체적으로, 평탄화 공정으로 스토리지 전극(650)을 형성한 후, 잔류하는 몰드용 희생 절연막(450) 및 분리용 희생 절연막(700)을 선택적으로 제거한다. 스토리지 전극(650)은 잔류하여야 하므로, 몰드용 희생 절연막(450) 및 분리용 희생 절연막(700)을 습식 식각하여 선택적으로 제거한다. 습식 식각 방법에서 사용되는 식각액으로는 통상의 선택적 습식 식각 공정에 사용되는 식각액을 사용할 수 있다. 예를 들어, LAL 용액 또는 HF 용액을 포함하는 식각액을 사용하여 몰드용 희생 절연막(450) 및 분리용 희생 절연막(700)을 선택적으로 습식 식각할 수 있다.Specifically, after the storage electrode 650 is formed by the planarization process, the remaining sacrificial insulating film 450 and the separating sacrificial insulating film 700 are selectively removed. Since the storage electrode 650 must remain, the mold sacrificial insulating layer 450 and the separation sacrificial insulating layer 700 are wet-etched to be selectively removed. As the etchant used in the wet etching method, an etchant used in a conventional selective wet etching process may be used. For example, an etchant including an LAL solution or an HF solution may be used to selectively wet-etch the sacrificial insulating layer 450 and the separation sacrificial insulating layer 700 for separation.
이러한 습식 식각 공정은 하부의 산화 탄탈륨막(510)을 포함하는 식각 종료막(500)에 의해서 식각 종료되어 제어된다. 산화 탄탈륨막(510)이 습식 식각의 종료점으로 이용될 경우, 상기한 식각액이 산화 탄탈륨막(510)과 스토리지 전극(650)과의 계면을 통해서 하부의 지지용 절연막(410) 또는 하부 절연막(200) 등으로 침습되는 것이 억제된다. 이러한 결과는 다음의 도 7 내지 도 9의 SEM(Scanning Electronic Microscope) 사진들에 의해서 입증된다.The wet etching process is etched and controlled by the etching finish film 500 including the lower tantalum oxide film 510. When the tantalum oxide film 510 is used as an end point of the wet etching, the etching solution is used as the supporting insulating film 410 or the lower insulating film 200 through the interface between the tantalum oxide film 510 and the storage electrode 650. Invasion with the back cover) is suppressed. This result is evidenced by the following Scanning Electronic Microscope (SEM) photographs of FIGS.
도 7 및 도 8은 질화 실리콘막을 습식 식각의 식각 종료로 이용한 경우에 발생하는 문제점을 개략적으로 나타낸다.7 and 8 schematically illustrate a problem that occurs when the silicon nitride film is used as the end of etching of wet etching.
구체적으로, 상기한 바와 같은 몰드용 희생 절연막 또는 분리용 희생 절연막을 제거하는 습식 식각 공정의 식각 종료를 위해서 통상의 질화 실리콘막을 도입할 경우, 습식 식각에 사용되는 식각액에 의해서 하부의 지지용 절연막 또는 하부 절연막이 녹는 현상이 발생할 수 있다. 즉, 도 7의 A에 도시된 바와 같이 지지용 절연막에 식각액이 침습하여 지지용 절연막이 녹는 현상이 발견될 수 있다. 이와 같은 현상이 심화되면, 도 8의 B에 도시된 바와 같이 스토리지 전극이 쓰러지거나 함몰하는 불량으로 발전할 수 있다.Specifically, when a conventional silicon nitride film is introduced to finish the etching of the wet etching process of removing the mold sacrificial insulating film or the separation sacrificial insulating film as described above, the supporting insulating film or the lower supporting insulating film is formed by the etching solution used for the wet etching. Melting of the lower insulating film may occur. That is, as shown in FIG. 7A, an etching solution may invade the supporting insulating layer, and thus the phenomenon of melting the supporting insulating layer may be found. If such a phenomenon is intensified, it may develop into a failure in which the storage electrode collapses or sinks, as shown in B of FIG. 8.
이러한 현상은 통상의 질화 실리콘막을 도입할 경우, 질화 실리콘막과 스토리지 전극간의 계면 특성이 상대적으로 열악하여 이러한 계면을 통해서 식각액이 하부로 스며들 수 있다는 점을 시사한다.This phenomenon suggests that when a conventional silicon nitride film is introduced, the interface property between the silicon nitride film and the storage electrode is relatively poor, and the etchant can penetrate downward through the interface.
도 9는 본 발명의 실시예에 따른 산화 탄탈륨막을 습식 식각의 식각 종료로 이용한 경우에 대한 결과물을 개략적으로 나타낸다.9 schematically shows a result of the case where the tantalum oxide film according to the embodiment of the present invention is used as the end of etching of wet etching.
구체적으로, 본 발명의 실시예에 따라 산화 탄탈륨막을 습식 식각의 식각 종료막에 이용한 경우, 도 9에 도시된 바와 같이 하부의 지지용 절연막 또는 하부 절연막에 대한 식각액의 침해 현상이 발생이 방지되었다. 이러한 결과는 본 발명의 실시예에 따른 산화 탄탈륨막이, 하부의 지지용 절연막 또는 하부 절연막으로 식각액이 스며들거나 또는 침습하는 것을 방지할 수 있음을 입증한다.Specifically, when the tantalum oxide film is used for the etching finish film of the wet etching according to the embodiment of the present invention, as shown in FIG. These results demonstrate that the tantalum oxide film according to the embodiment of the present invention can prevent the etching liquid from infiltrating or invading the lower supporting insulating film or the lower insulating film.
도 6을 다시 참조하면, 도시된 바와 같이 하부의 지지용 절연막(410) 또는 하부 절연막(200)이 식각액에 의해서 침해되는 것을 억제하며, 습식 식각으로 잔류하는 몰드용 희생 절연막(450) 및 분리용 희생 절연막(700)을 제거하여 실린더 형상의 스토리지 전극(650)을 완성할 수 있다.Referring to FIG. 6 again, as shown in FIG. 6, the lower supporting insulating film 410 or the lower insulating film 200 is prevented from being invaded by the etchant, and the sacrificial insulating film 450 for the mold and the separation remaining in the wet etching process. The sacrificial insulating layer 700 may be removed to complete the cylindrical storage electrode 650.
이후에, 스토리지 전극(650) 상에 통상의 커패시터 제조 공정을 이용하여, 유전막(도시되지 않음)을 형성한 후 플레이트 전극(도시되지 않음)을 형성하여 반도체 장치의 커패시터를 완성할 수 있다.Subsequently, by using a conventional capacitor manufacturing process on the storage electrode 650, after forming a dielectric film (not shown), a plate electrode (not shown) may be formed to complete the capacitor of the semiconductor device.
도 10 및 도 11은 본 발명의 제2실시예에 의한 커패시터의 전극 제조 방법을 개략적으로 나타낸다.10 and 11 schematically show a method of manufacturing an electrode of a capacitor according to a second embodiment of the present invention.
본 발명의 제2실시예에서는 제1실시예에서와 달리, 희생 절연막을 도입하는 커패시터 전극 제조 방법에 의해서 스택(stack) 형상의 스토리지 전극을 형성하는 경우에 대해서 설명한다. 이러한 제2실시예로부터, 본 발명이 제1실시예에서 설명한 바와 같은 실린더 형상의 스토리지 전극을 제조하는 데 이용될 수 있을 뿐만 아니라 스택 형상과 같은 다른 형태의 3차원 형상의 스토리지 전극 제조에도 이용될 수 있음을 제시한다. 제2실시예에서 제1실시예에서와 동일한 참조 부호는 동일한부재를 의미한다.Unlike the first embodiment, a second embodiment of the present invention will be described for the case of forming a stack-shaped storage electrode by a capacitor electrode manufacturing method for introducing a sacrificial insulating film. From this second embodiment, the present invention can be used not only to manufacture a cylindrical storage electrode as described in the first embodiment, but also to manufacture other types of three-dimensional storage electrodes such as a stack shape. Suggest that you can. In the second embodiment, the same reference numerals as in the first embodiment mean the same members.
먼저, 도 1 및 도 2를 참조하여 설명한 바와 같이 몰드용 희생 절연막(450), 식각 종료막(500) 및 지지용 절연막(410)을 순차적으로 패터닝하여 몰드(450, 500, 410)를 형성한다.First, as described with reference to FIGS. 1 and 2, the molds 450, 500, and 410 are formed by sequentially patterning the mold sacrificial insulating layer 450, the etching termination layer 500, and the supporting insulating layer 410. .
도 10은 몰드(450, 500, 410)의 오목한 부분을 메우는 스토리지 전극막(800)을 형성하는 단계를 개략적으로 나타낸다.10 schematically illustrates a step of forming the storage electrode film 800 filling the recessed portions of the molds 450, 500, and 410.
구체적으로, 형성된 몰드(450, 500, 410)의 오목한 부분, 즉, 하부의 도전성 플러그(310), 실질적으로는 확산 장벽막(330)을 노출하는 개구(opening) 부분을 메우는 스토리지 전극막(800)을 몰드용 희생 절연막(450) 상에 형성한다. 이러한 스토리지 전극막(800)은 제1실시예에서 설명한 바와 같은 스토리지 전극막(도 3의 600)과 실질적으로 동일한 방법으로 형성될 수 있다. 단지, 제2실시예에서의 스토리지 전극막(800)은 상기한 개구 부분을 완전히 메우도록 형성된다.Specifically, the storage electrode film 800 filling the concave portion of the formed molds 450, 500, and 410, that is, the opening portion exposing the lower conductive plug 310 and substantially the diffusion barrier layer 330. ) Is formed on the sacrificial insulating film 450 for mold. The storage electrode film 800 may be formed in substantially the same manner as the storage electrode film 600 of FIG. 3 as described in the first embodiment. However, the storage electrode film 800 in the second embodiment is formed to completely fill the opening portion described above.
도 11은 스토리지 전극(850)이 분리되어 완성되는 단계를 개략적으로 나타낸다.11 schematically illustrates a step in which the storage electrode 850 is separated and completed.
구체적으로, 스토리지 전극막(800)의 전면을 화학적 기계적 연마 또는 에치 백하여 하부의 몰드용 희생 절연막(450)이 노출되도록 평탄화하여 스토리지 전극(850)을 분리한다. 이후에, 도 6에 도시된 바와 같이 잔류하는 몰드용 희생 절연막(450)을 습식 식각 방법으로 제거한다. 이때, 도 6을 참조하여 설명한 바와 같이 산화 탄탈륨막(510)으로 습식 식각 종료를 검출함으로써, 하부의 지지용 절연막(410)이 식각액에 의해서 녹는 현상을 방지할 수 있다.In detail, the entire surface of the storage electrode layer 800 is chemically mechanically polished or etched back to be planarized to expose the lower sacrificial insulating layer 450 to separate the storage electrode 850. Thereafter, as shown in FIG. 6, the remaining sacrificial insulating layer 450 for the mold is removed by a wet etching method. In this case, as described with reference to FIG. 6, the end of the wet etching is detected by the tantalum oxide film 510, thereby preventing the lower support insulating layer 410 from being melted by the etchant.
이와 같이 하여 커패시터별로 분리된 스택 형상의 스토리지 전극(850)을 완성할 수 있다. 이후에, 유전막 및 플레이트 전극을 형성하여 커패시터를 완성할 수 있다.In this way, the stack-shaped storage electrodes 850 separated by capacitors may be completed. Thereafter, the dielectric film and the plate electrode may be formed to complete the capacitor.
도 12는 본 발명의 제3실시예에 의한 커패시터의 전극 제조 방법을 개략적으로 나타낸다.12 schematically shows a method of manufacturing an electrode of a capacitor according to a third embodiment of the present invention.
본 발명의 제3실시예에서는 제1실시예에서와 달리, 분리용 희생 절연막을 형성하는 대신, 별도의 유전막을 이용하여 실린더 형태의 스토리지 전극을 분리하는 경우에 대해서 설명한다. 제3실시예에서 제1실시예에서와 동일한 참조 부호는 동일한 부재를 의미한다.Unlike the first embodiment, the third embodiment of the present invention describes a case in which a storage electrode having a cylindrical shape is separated by using a separate dielectric film instead of forming a separate sacrificial insulating film. In the third embodiment, the same reference numerals as in the first embodiment mean the same members.
먼저, 도 1 내지 도 3에서 설명한 바와 같이 스토리지 전극막(도 3의 600)을 형성한다. 이후에, 스토리지 전극막의 오목한 부분을 메우는 유전막(750)을 형성한다. 즉, 도 4에서는 스토리지 전극막(도 4의 600) 상에 오목한 부분을 메우는 분리용 희생 절연막(700)을 도입하는 경우를 설명하였으나, 도 12에 도시된 바와 같이 제3실시예에서는 유전막(750)이 이러한 오목한 부분을 메울 수 있다. 이후에, 유전막(750) 상을 화학적 기계적 연마 또는 에치 백을 이용하여 평탄화함으로써, 스토리지 전극(650)을 단위 커패시터별로 분리한다.First, as described with reference to FIGS. 1 to 3, a storage electrode film 600 of FIG. 3 is formed. Thereafter, a dielectric film 750 is formed to fill the recessed portion of the storage electrode film. That is, in FIG. 4, the case where the isolation sacrificial insulating layer 700 filling the recessed portion is filled on the storage electrode film 600 in FIG. 4 is described. However, as shown in FIG. ) Can fill this recess. Thereafter, the dielectric layer 750 is planarized by chemical mechanical polishing or etch back to separate the storage electrode 650 by unit capacitor.
다음에, 도 6을 참조하여 설명한 바와 같이 잔류하는 몰드용 희생 절연막(450)을 습식 식각 방법으로 제거한다. 이때, 도 6을 참조하여 설명한 바와 같이 산화 탄탈륨막(510)으로 습식 식각 종료를 검출함으로써, 하부의 지지용 절연막(410)이 식각액에 의해서 녹는 현상을 방지할 수 있다. 이와 같이 하여 커패시터별로 분리된 형상의 스토리지 전극(650)을 완성할 수 있다.Next, as described with reference to FIG. 6, the remaining sacrificial insulating film 450 for the mold is removed by a wet etching method. In this case, as described with reference to FIG. 6, the end of the wet etching is detected by the tantalum oxide film 510, thereby preventing the lower support insulating layer 410 from being melted by the etchant. In this manner, the storage electrodes 650 having separate shapes for each capacitor can be completed.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 몰드용 희생 절연막 또는 분리용 희생 절연막 등과 같이 커패시터 전극이 3차원 형상을 가지도록 유도하기 위해서 도입되는 희생 절연막을 제거하는 습식 식각 공정의 식각 종료막으로 산화 탄탈륨막을 도입할 수 있다. 이러한 산화 탄탈륨막은 상기한 습식 식각 공정에 사용되는 식각액이 산화 탄탈륨막 하부의 지지용 절연막 또는 하부 절연막 등을 녹여 내는 것을 방지할 수 있다. 이에 따라, 형성되는 실린더 형상 또는 스택 형상 등과 같은 3차원 형상의 커패시터 전극이 쓰러지거나 함몰되는 것을 방지할 수 있다.According to the present invention described above, a tantalum oxide film may be introduced as an etching termination film of a wet etching process for removing a sacrificial insulating film introduced to induce a capacitor electrode to have a three-dimensional shape, such as a mold sacrificial insulating film or a separation sacrificial insulating film. Can be. Such a tantalum oxide film can prevent the etching liquid used in the wet etching process from melting the supporting insulating film or the lower insulating film under the tantalum oxide film. Accordingly, it is possible to prevent the capacitor electrode having a three-dimensional shape, such as a cylindrical shape or a stacked shape, to be formed to fall down or sink.
Claims (17)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990057626A KR100311050B1 (en) | 1999-12-14 | 1999-12-14 | Method for manufacturing electrode of capacitor |
JP2000368608A JP3701194B2 (en) | 1999-12-14 | 2000-12-04 | Capacitor electrode manufacturing method |
US09/735,901 US6500763B2 (en) | 1999-12-14 | 2000-12-14 | Method for manufacturing an electrode of a capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990057626A KR100311050B1 (en) | 1999-12-14 | 1999-12-14 | Method for manufacturing electrode of capacitor |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010056241A KR20010056241A (en) | 2001-07-04 |
KR100311050B1 true KR100311050B1 (en) | 2001-11-05 |
Family
ID=19625794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990057626A KR100311050B1 (en) | 1999-12-14 | 1999-12-14 | Method for manufacturing electrode of capacitor |
Country Status (3)
Country | Link |
---|---|
US (1) | US6500763B2 (en) |
JP (1) | JP3701194B2 (en) |
KR (1) | KR100311050B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393222B1 (en) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | Semiconductor device including storage node of capacitor and manufacturing method the same |
Families Citing this family (79)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100402943B1 (en) * | 2000-06-19 | 2003-10-30 | 주식회사 하이닉스반도체 | High dielectric capacitor and a method of manufacturing the same |
US7192888B1 (en) * | 2000-08-21 | 2007-03-20 | Micron Technology, Inc. | Low selectivity deposition methods |
KR100388682B1 (en) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | Storage electric terminal layer and method for forming thereof |
US6563161B2 (en) * | 2001-03-22 | 2003-05-13 | Winbond Electronics Corporation | Memory-storage node and the method of fabricating the same |
US6576526B2 (en) * | 2001-07-09 | 2003-06-10 | Chartered Semiconductor Manufacturing Ltd. | Darc layer for MIM process integration |
KR20030006303A (en) * | 2001-07-12 | 2003-01-23 | 삼성전자 주식회사 | Method for forming capacitor of semiconductor device and capcitor threrby |
KR100506944B1 (en) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | Plurality of capacitors employing holding layer patterns and a method of fabricating the same |
KR100423900B1 (en) * | 2002-02-08 | 2004-03-22 | 삼성전자주식회사 | Method Of Forming A Capacitor Of Semiconductor Device |
KR100459707B1 (en) * | 2002-03-21 | 2004-12-04 | 삼성전자주식회사 | Semiconductor device having cylinder-type capacitor and fabricating method thereof |
KR100475074B1 (en) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | Manufacturing method of storage node of capacitor for semiconductor device |
JP2004014714A (en) * | 2002-06-05 | 2004-01-15 | Mitsubishi Electric Corp | Method for manufacturing capacitor |
KR100865011B1 (en) * | 2002-06-29 | 2008-10-23 | 주식회사 하이닉스반도체 | Method of forming a storage node in a capacitor |
KR100476379B1 (en) * | 2002-06-29 | 2005-03-16 | 주식회사 하이닉스반도체 | Method for fabricating capacitor |
KR100450679B1 (en) * | 2002-07-25 | 2004-10-01 | 삼성전자주식회사 | Manufacturing method for storage node of semiconductor memory device using two step etching process |
KR100476932B1 (en) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | Method of forming semiconductor device with capacitor |
US7906359B2 (en) * | 2002-12-03 | 2011-03-15 | Analog Devices, Inc. | Method of forming a surface micromachined MEMS device |
KR20040049659A (en) * | 2002-12-06 | 2004-06-12 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
KR100505675B1 (en) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | Method for manufacturing capacitor with multi-stepped wet treatment to surface of electrode |
KR100508094B1 (en) * | 2003-06-26 | 2005-08-17 | 삼성전자주식회사 | Semiconductor device with capacitor and method of forming the same |
KR100979378B1 (en) * | 2003-06-30 | 2010-08-31 | 주식회사 하이닉스반도체 | A method for forming a storage node of a semiconductor device |
WO2005043573A2 (en) * | 2003-10-31 | 2005-05-12 | Koninklijke Philips Electronics N.V. | A method of manufacturing an electronic device and electronic device |
US7425512B2 (en) * | 2003-11-25 | 2008-09-16 | Texas Instruments Incorporated | Method for etching a substrate and a device formed using the method |
KR20050057732A (en) | 2003-12-10 | 2005-06-16 | 삼성전자주식회사 | Method for manufacturing a capacitor having enhanced capacitance, and method for manufacturing a semiconductor device using the same |
KR100568733B1 (en) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | Capacitor having enhanced structural stability, Method of manufacturing the capacitor, Semiconductor device having the capacitor, and Method of manufacturing the semiconductor device |
KR100558010B1 (en) | 2004-04-14 | 2006-03-06 | 삼성전자주식회사 | capacitor device having metal electrode and fabrication method thereof |
US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7910288B2 (en) * | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7655387B2 (en) * | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
DE102004063949B4 (en) * | 2004-09-09 | 2008-10-16 | Qimonda Ag | Method for producing a capacitor having a cup-shaped electrode structure |
KR100655774B1 (en) * | 2004-10-14 | 2006-12-11 | 삼성전자주식회사 | Etching stop structure, method of manufacturing the etching stop structure, semiconductor device having the etching stop structure and method of manufacturing the semiconductor device |
KR100614803B1 (en) * | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | Method for manufacturing a capacitor |
KR100668833B1 (en) * | 2004-12-17 | 2007-01-16 | 주식회사 하이닉스반도체 | Emthod for fabricating capacitor in semiconductor device |
JP4916168B2 (en) * | 2004-12-28 | 2012-04-11 | 株式会社ハイニックスセミコンダクター | Manufacturing method of semiconductor memory device having capacitor of cylinder structure |
US20060202250A1 (en) * | 2005-03-10 | 2006-09-14 | Thomas Hecht | Storage capacitor, array of storage capacitors and memory cell array |
US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
KR100639219B1 (en) * | 2005-05-27 | 2006-10-30 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7396781B2 (en) * | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
US7541632B2 (en) * | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
KR100666390B1 (en) * | 2005-06-20 | 2007-01-09 | 삼성전자주식회사 | Method of manufacturing pattern and method of manufacturing a semiconductor capacitor using the same |
US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7413981B2 (en) * | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
US8123968B2 (en) | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
US7816262B2 (en) * | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7557032B2 (en) | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
US7776744B2 (en) | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
US7759197B2 (en) * | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
US7416953B2 (en) * | 2005-10-31 | 2008-08-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical MIM capacitors and method of fabricating the same |
KR100721621B1 (en) * | 2005-12-30 | 2007-05-23 | 매그나칩 반도체 유한회사 | Method for manufacturing burried contact semiconductor device |
US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
US7517804B2 (en) | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
JP2008147338A (en) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | Semiconductor integrated circuit device |
US7803639B2 (en) * | 2007-01-04 | 2010-09-28 | International Business Machines Corporation | Method of forming vertical contacts in integrated circuits |
JP2008283026A (en) * | 2007-05-11 | 2008-11-20 | Elpida Memory Inc | Method of manufacturing semiconductor device, and semiconductor device |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
KR100979243B1 (en) | 2008-04-29 | 2010-08-31 | 주식회사 하이닉스반도체 | Semiconductor device and method of manufacturing the same |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
KR101035395B1 (en) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
JP2010165742A (en) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | Semiconductor device and method for manufacturing semiconductor device |
KR101610826B1 (en) * | 2009-03-18 | 2016-04-11 | 삼성전자주식회사 | Method of fabricating semiconductor device having capacitor |
KR101145334B1 (en) * | 2010-05-31 | 2012-05-14 | 에스케이하이닉스 주식회사 | Method for fabricating semiconductor device |
KR101780050B1 (en) * | 2011-02-28 | 2017-09-20 | 삼성전자주식회사 | A semiconductor memory device and a method of forming the same |
KR101908358B1 (en) | 2011-05-24 | 2018-12-11 | 삼성전자주식회사 | Semiconductor device having metal plug and method of forming the same |
US8921977B2 (en) * | 2011-12-21 | 2014-12-30 | Nan Ya Technology Corporation | Capacitor array and method of fabricating the same |
KR102065684B1 (en) | 2013-04-24 | 2020-01-13 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
US10199223B2 (en) | 2016-01-26 | 2019-02-05 | Asm Ip Holding B.V. | Semiconductor device fabrication using etch stop layer |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162248A (en) | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
US5989952A (en) * | 1996-08-30 | 1999-11-23 | Nanya Technology Corporation | Method for fabricating a crown-type capacitor of a DRAM cell |
US5972769A (en) * | 1996-12-20 | 1999-10-26 | Texas Instruments Incoporated | Self-aligned multiple crown storage capacitor and method of formation |
KR100230422B1 (en) * | 1997-04-25 | 1999-11-15 | 윤종용 | Method for manufacturing a capacitor in semiconductor device |
US5902124A (en) * | 1997-05-28 | 1999-05-11 | United Microelectronics Corporation | DRAM process |
US5858829A (en) * | 1998-06-29 | 1999-01-12 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines |
-
1999
- 1999-12-14 KR KR1019990057626A patent/KR100311050B1/en not_active IP Right Cessation
-
2000
- 2000-12-04 JP JP2000368608A patent/JP3701194B2/en not_active Expired - Fee Related
- 2000-12-14 US US09/735,901 patent/US6500763B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393222B1 (en) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | Semiconductor device including storage node of capacitor and manufacturing method the same |
Also Published As
Publication number | Publication date |
---|---|
US6500763B2 (en) | 2002-12-31 |
JP2001210804A (en) | 2001-08-03 |
US20010005631A1 (en) | 2001-06-28 |
JP3701194B2 (en) | 2005-09-28 |
KR20010056241A (en) | 2001-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100311050B1 (en) | Method for manufacturing electrode of capacitor | |
KR100492435B1 (en) | Sidewall capacitance structure and method | |
US6753221B2 (en) | Methods for fabricating semiconductor devices having capacitors | |
JP3309060B2 (en) | Fabrication method of composite stack electrode | |
US20050087879A1 (en) | Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same | |
KR100865709B1 (en) | Method for fabricating capacitor with cylinder storage node | |
US6559025B2 (en) | Method for manufacturing a capacitor | |
KR20030067821A (en) | Method Of Forming A Capacitor Of Semiconductor Device | |
JPH1041474A (en) | Electric device and manufacture thereof | |
JP3701129B2 (en) | Etching method of platinum group metal film and method of forming lower electrode of capacitor using the same | |
US6030866A (en) | Method of manufacturing a capacitor | |
KR100549951B1 (en) | method for forming capacitor used to etching stopper layer for use in semiconductor memory | |
EP1628328A2 (en) | Method for fabricating a three-dimensional capacitor | |
JPH0870100A (en) | Ferroelectric substance capacitor preparation | |
US7332404B2 (en) | Method of fabricating capacitor having metal electrode | |
KR20090099775A (en) | Method for manufacturing capacitor with pillar type storagenode | |
KR19980040642A (en) | Capacitor manufacturing method of semiconductor memory device | |
US6159791A (en) | Fabrication method of capacitor | |
JP2001210806A (en) | Method for forming lower electrode by utilizing electroplating | |
KR100476932B1 (en) | Method of forming semiconductor device with capacitor | |
KR100213263B1 (en) | Fabrication method of high dielectric capacitor | |
KR100630667B1 (en) | Method of manufacturing capacitor for semiconductor device | |
KR0151058B1 (en) | Ferroelectric capacitor and its fabrication method | |
KR20030057641A (en) | Method of fabricating capacitor in semiconductor device | |
KR100863521B1 (en) | Method for fabricating capacitor with cylinder storage node |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120831 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20130902 Year of fee payment: 13 |
|
LAPS | Lapse due to unpaid annual fee |