KR100287176B1 - 고온산화를이용한반도체소자의커패시터형성방법 - Google Patents

고온산화를이용한반도체소자의커패시터형성방법 Download PDF

Info

Publication number
KR100287176B1
KR100287176B1 KR1019980024161A KR19980024161A KR100287176B1 KR 100287176 B1 KR100287176 B1 KR 100287176B1 KR 1019980024161 A KR1019980024161 A KR 1019980024161A KR 19980024161 A KR19980024161 A KR 19980024161A KR 100287176 B1 KR100287176 B1 KR 100287176B1
Authority
KR
South Korea
Prior art keywords
film
high temperature
capacitor
semiconductor substrate
conductive film
Prior art date
Application number
KR1019980024161A
Other languages
English (en)
Other versions
KR20000003064A (ko
Inventor
남상돈
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019980024161A priority Critical patent/KR100287176B1/ko
Priority to JP10325565A priority patent/JP2000022111A/ja
Priority to US09/344,585 priority patent/US6248640B1/en
Publication of KR20000003064A publication Critical patent/KR20000003064A/ko
Application granted granted Critical
Publication of KR100287176B1 publication Critical patent/KR100287176B1/ko

Links

Classifications

    • H01L27/04—
    • H01L28/56—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L28/60—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

유전체막을 증착하기 전에, 실리사이드화(Silicidation)를 위한 제2 도전막을 반도체 기판 위에 블랭캣(Blanket) 방식으로 증착하고, 고온산화처리를 진행하여 층간절연막 위에는 이산화 티타늄(TiO2)과 같은 제2 도전막의 산화물을 형성하여 하부전극간의 단락결함을 억제하고, 하부전극 표면에서는 제2 도전막을 포함하는 실리사이드층과 고유전율을 갖는 이산화티타늄(TiO2)과 같은 제2 도전막의 산화물을 동시에 형성하여 이를 유전체막으로 사용함으로써 높은 커패시턴스를 달성할 수 있는 반도체 소자의 커패시터 형성방법에 관해 개시한다.

Description

고온산화를 이용한 반도체 소자의 커패시터 형성방법{Method for forming a capacitor using high temperature oxidation}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 커패시터 형성방법에 관한 것이다.
반도체 집적회로(IC: Integrated Circuit) 제조기술의 발달과 응용 분야의 확장에 따라 대용량 메모리 소자의 개발이 진척되고 있다. 이러한 메모리 소자의 대용량화는 집적도의 증가를 가져오고, 이에 따라 단위 메모리 셀(Memory Cell)의 면적은 감소되고 셀 커패시턴스(Cell Capacitance)도 감소하고 있다.
특히 정보의 저장 수단으로서 사용되는 커패시터(Capacitor)와 이에 연결된 스위칭 트랜지스터로 구성되는 디램(DRAM: Dynamic Random Access Memory) 소자에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러(Soft error)를 증가시키므로 메모리 소자의 고집적화를 달성하기 위해서는 반드시 해결해야 할 과제이다.
반도체 메모리소자에 사용되는 커패시터는 하부전극인 스토리지 노드(Storage node), 유전체막, 그리고 상부전극인 플레이트 노드(Plate node)로 구성된다. 이러한 반도체 메모리소자의 커패시터에서, 한정된 면적내에서 보다 높은 커패시턴스를 얻기 위해서 다음 3가지 관점에서 연구가 이루어지고 있다. 첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.
이중에서 유전상수가 큰 물질을 사용하여 커패시터를 제조하는 방법은 살펴보면, 초기에는 유전체막으로 산화막 및 질화막 또는 이들이 조합된 복합막을 사용하였으나, 이러한 물질 대신에 유전상수가 큰 오산화 이탄탈륨(Ta2O5), 삼산화 티타 스트론튬(SrTiO3) 및 삼산화 티타 스트론튬 바륨((BaSr)TiO3) 등을 사용하려는 시도가 지속적으로 이루어지고 있다. 여기서, 오산화 이탄탈륨(Ta2O5)은 산화막을 유전체막으로 사용할 때와 비교할 때, 유전상수가 산화막의 6배인 24 정도로 현재로서는 고유전 물질중에 가장 실현 가능한 고유전막 재료로 예상되고 있으나, 박막상태에서 내부의 산소결핍으로 인하여 누설전류(leakage current) 증가가 문제가 된다.
이에 대한 선행기술이 미합중국 특허 제 5079191호(Title: Process for producing a semiconductor device, Date: Jan. 7 , 1992)로 등록된 바 있다.
상기 종래기술에서는 박막상태의 오산화 이탄탈륨막에서 누설전류가 커지는 문제, 즉 오산화 이탄탈륨 유전체막 내에서 산소 결핍(Oxygen Vacancy) 문제를 해결하기 위해 오산화 이탄탈륨을 재질로 하는 유전체막을 증착한 후에 600∼1000℃의 산화공정을 진행하여 유전체막의 밀도를 높이면서 유전체막 내에 부족한 산소를 공급하고 있다.
그러나 이러한 방법은 ① 유전체막 하부에 유전율이 낮은 산화막을 성장시켜 전체적인 커패시턴스를 떨어뜨리고, ② 산화공정을 위한 고온의 온도조건은 불순물이 도핑(dopping)된 폴리실리콘으로 구성된 하부전극 표면에 불순물 농도 저하를 초래함으로써 Cmin/Cmax의 변화를 크게 하는 문제를 야기한다.
본 발명이 이루고자 하는 기술적 과제는 실리사이드 계열의 도전막이 산화공정(Oxidation)에서 산화되는 특징을 이용하여, 하부전극이 형성된 반도체 기판 위에 금속재질의 제2 도전막을 적층하고 산화공정을 진행하여 층간절연막 위에는 제2 도전막의 산화물을 형성하여 하부전극간의 단락결함을 억제하고, 하부전극 표면에서는 제2 도전막을 포함하는 실리사이드층과 고유전율을 갖는 제2 도전막의 산화물 을 동시에 형성시켜 이를 유전체막으로 사용함으로써 높은 커패시턴스를 달성할 수 있는 고온산화를 이용한 반도체 소자의 커패시터 형성방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명에 의한 고온산화를 이용한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 층간절연막(ILD),
104: 하부전극 패턴, 106: 제2 도전막,
107: 제2 도전막 실리사이드, 108: 제2 도전막 산화물,
110: 유전체막, 112: 산소,
114: 상부전극.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 고온산화를 이용한 반도체 소자의 커패시터 형성방법은, 먼저 층간절연막이 형성된 반도체 기판에 제1 도전막으로 된 커패시터 하부전극 패턴을 형성한다. 그리고 상기 커패시터 하부전극이 형성된 반도체 기판의 전면(全面)에 제2 도전막을 적층하고, 반도체 기판을 고온산화시켜 커패시터 하부전극 패턴의 표면에는 제2 도전막과 혼합된 실리사이드 및 제2 도전막의 산화물을 형성하고, 층간절연막 표면에는 제2 도전막의 산화물만을 형성한다. 이어서 상기 고온산화가 진행된 반도체 기판에 유전체막을 적층하고 제3 도전막을 적층하여 상부전극을 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘(polysilicon)을 사용하고, 상기 제2 도전막은 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 백금(Pt), 코발트(Co), 팔라듐(Pd), 니켈(Ni) 및 하프늄(Hf) 중에서 선택된 어느 하나를 사용하고, 상기 유전체막은 산화막, 질화막, 오산화이탄탈륨(Ta2O5)중에서 적어도 하나를 포함하는 단일막 또는 복합막을 사용하고, 상기 제3 도전막은 불순물이 도핑된 폴리실리콘 또는 금속을 사용하는 것이 적합하다.
바람직하게는, 상기 고온산화는 반도체 기판을 고온 열처리(RTP) 장비의 챔버에 넣고 650∼850℃ 산소분위기에서 30초에서 5분간 급속 산화 처리(RTO)를 진행하거나, 상기 반도체 기판을 퍼니스(Furnace)에 넣고 650∼850℃ 산소분위기에서 5분에서 1시간동안 건식 산화처리(Dry Oxidation)를 진행하거나, 상기 반도체 기판을 퍼니스(Furnace)에서 600∼800℃의 온도에서 5분에서 1시간동안 습식 산화처리(Wet Oxidation)를 진행할 수 있다.
또한, 본 발명의 바람직한 실시예에 의하면 상기 유전체막을 적층하는 공정후에, 자외선 오존(UV-O3)처리나 산화공정(Oxidation)을 진행하는 유전체막에 대한 후처리 공정을 더 진행하는 것이 적합하다.
본 발명에 따르면, 고온산화공정을 이용하여 층간절연막 위에는 이산화 티타늄(TiO2)과 같은 제2 도전막의 산화물을 형성하여 하부전극간의 단락결함을 억제하고, 하부전극 표면에서는 제2 도전막을 포함하는 실리사이드층과 고유전율을 갖는 제2 도전막의 산화물을 동시에 형성시켜 이를 유전체막으로 사용함으로써 반도체 소자의 커패시터 형성공정에서 높은 커패시턴스를 달성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 6은 본 발명에 의한 고온산화를 이용한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 트랜지스터(Transistor) 및 비트 라인(bit line)과 같은 하부구조(도시 안됨)가 형성된 반도체 기판(100)에 층간절연막(ILD: Inter Layer Dielectric, 102)을 적층하고 패터닝을 진행하여 트랜지스터의 소오스 영역을 노출하는 콘택홀(contact hole)을 형성한다. 이어서 불순물이 도핑된 폴리실리콘을 사용하여 상기 콘택홀을 매립(filling)하면서 층간절연막(102) 상부를 덮는 제1 도전막을 형성하고, 이를 패터닝하여 하부전극 패턴(Storage node pattern, 104)을 형성한다.
도 2를 참조하면, 상기 하부전극 패턴(104)이 형성된 반도체 기판에 제2 도전막(106), 예컨대 티타늄층을 형성한다. 이러한 제2 도전막(106)은 실리사이드를 형성할 수 있는 물질인 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 백금(Pt), 코발트(Co), 팔라듐(Pd), 니켈(Ni) 및 하프늄(Hf) 중에서 선택된 어느 하나를 사용하여 형성할 수 있다. 또한 제2 도전막(106)을 형성하는 방법은 화학기상증착(CVD: Chemical Vapor Deposition), 스퍼터링(Sputtering) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등의 방법을 이용할 수 있다.
도 3을 참조하면, 상기 제2 도전막(106)이 형성된 반도체 기판에 고온산화공정을 진행하여 층간절연막(102) 위에는 하부전극 패턴(104)간의 단락을 방지할 수 있는 제2 도전막 산화물(108), 예컨대 이산화티타늄막(TiO2layer)을 형성하고, 하부전극 패턴(104) 위에는 제2 도전막 실리사이드(107) 및 제2 도전막 산화물(108)인 티타늄 실리사이드(TiSix)와 이산화티타늄막(TiO2layer)을 동시에 형성한다. 따라서 티타늄 실리사이드(TiSix, 107)는 하부전극 패턴(104) 위에만 선택적으로 형성된다. 여기서 티타늄 실리사이드(107)는 하부전극(Storage node)을 금속 재질로 형성하도록 하여 기존의 SIS형(Silicon Insulator Silicon type) 커패시터에서 MIM형(Metal Insulator Metal type) 또는 MIS형(Metal Insulator Silicon) 커패시터로의 구조 전환에 중요한 역할을 할뿐만 아니라, 상기 티타늄 실리사이드(107) 위의 이산화티타늄막(TiO2layer, 108)은 유전율이 40 이상으로 고유전율을 갖는 유전체막으로 사용하기에 유리하다. 그러므로 고유전율을 갖는 이산화티타늄막(TiO2layer, 108)과 후속공정에서 형성되는 오산화이탄탈륨의 복합막으로 유전체막을 구성함으로써 높은 커패시턴스를 확보하는 것이 가능하다.
상기 고온산화는 반도체 기판을 고온 열처리(RTP) 장비의 챔버에 넣고 650∼850℃ 산소분위기에서 30초에서 5분간 급속 산화 처리(RTO)를 진행할 수 있다. 또 다른 방법의 고온산화 방법으로는, 상기 반도체 기판을 퍼니스(Furnace)에 넣고 650∼850℃ 산소분위기에서 5분에서 1시간동안 건식 산화처리(Dry Oxidation)를 진행하거나, 상기 반도체 기판을 퍼니스(Furnace)에서 600∼800℃의 온도에서 5분에서 1시간동안 습식 산화처리(Wet Oxidation)를 진행할 수 있다.
도 4를 참조하면, 상기 고온산화가 진행된 반도체 기판 위에 Ta(OC2H5)5의 액체소스를 이용하여 약 300∼600℃의 온도에서 저압 화학기상증착(Low Pressure CVD)을 진행하여 오산화 이탄탈륨(Ta2O5)으로 된 유전체막(110)을 20∼200Å의 두께로 증착한다. 따라서 유전체막(110)은 유전상수가 24정도인 오산화 이탄탈륨(Ta2O5)막과, 유전상수가 40정도인 이산화티타늄(TiO2)의 복합막이 된다. 여기서, 유전체막(110)으로 상기 산화막과 오산화 이탄탈륨막의 복합막 외에 산화막, 질화막 및 오산화 이탄탈륨막 중에서 적어도 하나를 포함하는 단일막 또는 복합막을 사용하여 형성해도 무방하다.
도 5를 참조하면, 상기 유전체막(110)이 형성된 반도체 기판에 유전체막 내부의 산소결핍(Oxygen Vacancy)을 방지하기 위한 후속처리를 실시한다. 이러한 후속처리는 100∼400℃에서 자외선 오존(UV-O3)을 이용하여 약 15분간 열처리를 실시하여 유전체막(110) 내부로 산소(112)를 공급하거나, 산화공정(Oxidation) 등을 이용하여 유전체막(110) 내부로 산소(112)를 공급한다.
도 6을 참조하면, 상기 유전체막(110)에 대한 후처리가 완료된 반도체 기판의 전면에 제3 도전막을 사용하여 상부전극(114)을 형성한다. 이러한 제3 도전막은 불순물이 도핑된 폴리실리콘을 사용하거나, 질화티타늄(TiN), 기타 실리사이드(Silicide)와 같은 금속을 이용하여 형성할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 고온산화공정을 이용하여 층간절연막 위에는 이산화 티타늄(TiO2)과 같은 제2 도전막의 산화물을 형성하여 하부전극간의 단락결함을 억제하고, 하부전극 표면에서는 제2 도전막을 포함하는 실리사이드층과 고유전율을 갖는 제2 도전막의 산화물을 동시에 형성시켜 이를 유전체막으로 사용함으로써 반도체 소자의 커패시터 형성공정에서 높은 커패시턴스를 달성할 수 있다.

Claims (8)

  1. 층간절연막이 형성된 반도체 기판에 제1 도전막으로 된 커패시터 하부전극 패턴을 형성하는 공정;
    상기 커패시터 하부전극이 형성된 반도체 기판의 전면(全面)에 제2 도전막을 적층하는 공정;
    상기 제2 도전막이 형성된 반도체 기판을 고온산화시켜 커패시터 하부전극 패턴의 표면에는 제2 도전막과 혼합된 실리사이드 및 제2 도전막의 산화물을 형성하고, 층간절연막 표면에는 제2 도전막의 산화물만을 형성하는 공정;
    상기 고온산화가 진행된 반도체 기판에 유전체막을 적층하는 공정;
    상기 유전체막이 적층된 반도체 기판을 자외선 오존처리하거나 산화처리하는 후처리 공정을 수행하는 공정; 및
    상기 유전체막이 적층된 반도체 기판에 제3 도전막을 이용하여 적층하여 상부전극을 형성하는 공정을 구비하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  2. 제 1항에 있어서,
    상기 제1 도전막은 불순물이 도핑된 폴리실리콘(polysilicon)을 사용하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  3. 제 1항에 있어서,
    상기 제2 도전막은 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 백금(Pt), 코발트(Co), 팔라듐(Pd), 니켈(Ni) 및 하프늄(Hf) 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  4. 제 1항에 있어서,
    상기 고온산화는 반도체 기판을 고온 열처리(RTP) 장비의 챔버에 넣고 650∼850℃ 산소분위기에서 30초에서 5분간 급속 산화 처리(RTO)를 진행하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  5. 제 1항에 있어서, 상기 고온산화는 반도체 기판을 퍼니스(Furnace)에 넣고 650∼850℃ 산소분위기에서 5분에서 1시간동안 건식 산화처리를 진행하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  6. 제 1항에 있어서, 상기 고온산화는 반도체 기판을 퍼니스(Furnace)에 넣고 600∼800℃에서 5분에서 1시간동안 습식 산화처리를 진행하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  7. 제 1항에 있어서,
    유전체막은 산화막, 질화막, 오산화이탄탈륨(Ta2O5)중에서 적어도 하나를 포함하는 단일막 또는 복합막을 사용하여 구성하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
  8. 제 1항에 있어서,
    상기 제3 도전막은 불순물이 도핑된 폴리실리콘 또는 금속을 사용하는 것을 특징으로 하는 고온산화를 이용한 반도체 소자의 커패시터 형성방법.
KR1019980024161A 1998-06-25 1998-06-25 고온산화를이용한반도체소자의커패시터형성방법 KR100287176B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019980024161A KR100287176B1 (ko) 1998-06-25 1998-06-25 고온산화를이용한반도체소자의커패시터형성방법
JP10325565A JP2000022111A (ja) 1998-06-25 1998-11-16 高温酸化を用いた半導体素子のキャパシタ形成方法
US09/344,585 US6248640B1 (en) 1998-06-25 1999-06-25 Method for forming capacitor of semiconductor device using high temperature oxidation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980024161A KR100287176B1 (ko) 1998-06-25 1998-06-25 고온산화를이용한반도체소자의커패시터형성방법

Publications (2)

Publication Number Publication Date
KR20000003064A KR20000003064A (ko) 2000-01-15
KR100287176B1 true KR100287176B1 (ko) 2001-04-16

Family

ID=19540803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024161A KR100287176B1 (ko) 1998-06-25 1998-06-25 고온산화를이용한반도체소자의커패시터형성방법

Country Status (3)

Country Link
US (1) US6248640B1 (ko)
JP (1) JP2000022111A (ko)
KR (1) KR100287176B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494342B1 (ko) * 2000-11-20 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100705926B1 (ko) * 1999-12-22 2007-04-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6451646B1 (en) * 2000-08-30 2002-09-17 Micron Technology, Inc. High-k dielectric materials and processes for manufacturing them
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US6900106B2 (en) * 2002-03-06 2005-05-31 Micron Technology, Inc. Methods of forming capacitor constructions
US6884327B2 (en) 2002-03-16 2005-04-26 Tao Pan Mode size converter for a planar waveguide
US7378356B2 (en) * 2002-03-16 2008-05-27 Springworks, Llc Biased pulse DC reactive sputtering of oxide films
US20030175142A1 (en) * 2002-03-16 2003-09-18 Vassiliki Milonopoulou Rare-earth pre-alloyed PVD targets for dielectric planar applications
US7060557B1 (en) * 2002-07-05 2006-06-13 Newport Fab, Llc, Inc. Fabrication of high-density capacitors for mixed signal/RF circuits
US8236443B2 (en) 2002-08-09 2012-08-07 Infinite Power Solutions, Inc. Metal film encapsulation
US7993773B2 (en) 2002-08-09 2011-08-09 Infinite Power Solutions, Inc. Electrochemical apparatus with barrier layer protected substrate
US8394522B2 (en) 2002-08-09 2013-03-12 Infinite Power Solutions, Inc. Robust metal film encapsulation
US8404376B2 (en) 2002-08-09 2013-03-26 Infinite Power Solutions, Inc. Metal film encapsulation
US8431264B2 (en) 2002-08-09 2013-04-30 Infinite Power Solutions, Inc. Hybrid thin-film battery
US20070264564A1 (en) 2006-03-16 2007-11-15 Infinite Power Solutions, Inc. Thin film battery on an integrated circuit or circuit board and method thereof
US8445130B2 (en) 2002-08-09 2013-05-21 Infinite Power Solutions, Inc. Hybrid thin-film battery
US8021778B2 (en) 2002-08-09 2011-09-20 Infinite Power Solutions, Inc. Electrochemical apparatus with barrier layer protected substrate
US6835671B2 (en) * 2002-08-16 2004-12-28 Freescale Semiconductor, Inc. Method of making an integrated circuit using an EUV mask formed by atomic layer deposition
US7826702B2 (en) 2002-08-27 2010-11-02 Springworks, Llc Optically coupling into highly uniform waveguides
US7238628B2 (en) * 2003-05-23 2007-07-03 Symmorphix, Inc. Energy conversion and storage films and devices by physical vapor deposition of titanium and titanium oxides and sub-oxides
US8728285B2 (en) 2003-05-23 2014-05-20 Demaray, Llc Transparent conductive oxides
US7959769B2 (en) 2004-12-08 2011-06-14 Infinite Power Solutions, Inc. Deposition of LiCoO2
JP5095412B2 (ja) 2004-12-08 2012-12-12 シモーフィックス，インコーポレーテッド ＬｉＣｏＯ２の堆積
US7838133B2 (en) 2005-09-02 2010-11-23 Springworks, Llc Deposition of perovskite and other compound ceramic films for dielectric applications
US8062708B2 (en) 2006-09-29 2011-11-22 Infinite Power Solutions, Inc. Masking of and material constraint for depositing battery layers on flexible substrates
US8197781B2 (en) 2006-11-07 2012-06-12 Infinite Power Solutions, Inc. Sputtering target of Li3PO4 and method for producing same
US8268488B2 (en) 2007-12-21 2012-09-18 Infinite Power Solutions, Inc. Thin film electrolyte for thin film batteries
TWI441937B (zh) 2007-12-21 2014-06-21 Infinite Power Solutions Inc 形成用於電解質薄膜之濺鍍靶材的方法
CN101911367B (zh) 2008-01-11 2015-02-25 无穷动力解决方案股份有限公司 用于薄膜电池及其他器件的薄膜包封
JP2009218408A (ja) * 2008-03-11 2009-09-24 Hitachi Ltd 半導体記憶装置及びその製造方法
WO2009124191A2 (en) 2008-04-02 2009-10-08 Infinite Power Solutions, Inc. Passive over/under voltage control and protection for energy storage devices associated with energy harvesting
KR20110058793A (ko) 2008-08-11 2011-06-01 인피니트 파워 솔루션스, 인크. 전자기 에너지를 수확하기 위한 일체형 컬렉터 표면을 갖는 에너지 디바이스 및 전자기 에너지를 수확하는 방법
WO2010030743A1 (en) 2008-09-12 2010-03-18 Infinite Power Solutions, Inc. Energy device with integral conductive surface for data communication via electromagnetic energy and method thereof
WO2010042594A1 (en) 2008-10-08 2010-04-15 Infinite Power Solutions, Inc. Environmentally-powered wireless sensor module
KR101792287B1 (ko) 2009-09-01 2017-10-31 사푸라스트 리써치 엘엘씨 집적된 박막 배터리를 갖는 인쇄 회로 보드
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
JP2013528912A (ja) 2010-06-07 2013-07-11 インフィニット パワー ソリューションズ， インコーポレイテッド 再充電可能高密度電気化学素子

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04249358A (ja) * 1991-02-05 1992-09-04 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110024A (ja) * 1991-10-18 1993-04-30 Sharp Corp 半導体装置及びその製造方法
US5985731A (en) * 1998-08-17 1999-11-16 Motorola, Inc. Method for forming a semiconductor device having a capacitor structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04249358A (ja) * 1991-02-05 1992-09-04 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494342B1 (ko) * 2000-11-20 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
KR20000003064A (ko) 2000-01-15
US6248640B1 (en) 2001-06-19
JP2000022111A (ja) 2000-01-21

Similar Documents

Publication Publication Date Title
KR100287176B1 (ko) 고온산화를이용한반도체소자의커패시터형성방법
KR100493040B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
JP4247421B2 (ja) 半導体装置のキャパシターの製造方法
US7192828B2 (en) Capacitor with high dielectric constant materials and method of making
KR101001741B1 (ko) 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치
US20090195962A1 (en) Multilayer electrode structures including capacitor structures having aluminum oxide diffusion barriers
KR20020049389A (ko) 2단계 열처리에 의한 반도체 메모리 소자의 커패시터제조방법
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100504435B1 (ko) 반도체장치의 커패시터 제조방법
CN100466262C (zh) 半导体器件的电容器及其制造方法
KR20030025671A (ko) 커패시터의 제조방법
KR100687904B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR101075528B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20000042429A (ko) 반도체 소자의 고유전체 캐패시터 제조방법
KR100474589B1 (ko) 캐패시터제조방법
KR100614576B1 (ko) 캐패시터 제조 방법
US6511880B2 (en) Capacitor of a semiconductor device and method of manufacturing the same
KR100373162B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100321180B1 (ko) 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법
KR100231604B1 (ko) 반도체소자의 캐패시터 제조방법
KR100376987B1 (ko) 반도체소자의 캐패시터 제조방법
KR100265339B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR20010068315A (ko) 캐패시터의 제조방법
KR100380269B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100636661B1 (ko) 고신뢰성 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee