KR100225409B1 - 트렌치 디-모오스 및 그의 제조 방법 - Google Patents
트렌치 디-모오스 및 그의 제조 방법Info
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Abstract
본 발명은 트렌치 게이트 구조를 갖는 트렌치 DMOS의 누설 전류를 감소시키고, 또한 게이트 산화막의 절연 특성을 향상시킬 수 있는 트렌치 DMOS에 관한 것으로, 게이트 전극이 형성되는 트렌치 상부의 소오스 영역이 형성된 에지 부분을 아르곤 가스로 식각하여 상기 에지 부분이 라운딩한 형상을 갖도록 형성하고, 또한, 상기 트렌치의 바닥면 및 측벽에 형성된 게이트 산화막과 상기 트렌치를 충전하여 형성된 폴리실리콘막과의 사이에 아모르포스 실리콘을 형성한다. 이와 같은 장치 및 방법에 의해서, 트렌치 양측 상부 에지 부분을 라운딩 형상을 갖도록 형성할 수 있고, 따라서, 트렌치 하부 양측 모서리 및 상부 에지 부분에서의 게이트 산화막의 누설 전류 증가 및 절연 특성 저하의 문제점을 해결할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는, 트렌치 게이트 구조를 갖는 TDMOS(Trench Double Diffused MOS)의 누설 전류(leakage current)를 감소시키고, 또한 게이트 산화막의 절연 특성을 향상시키는 트렌치 DMOS 및 그의 제조 방법에 관한 것이다.
트렌치 게이트 구조를 갖는 TDMOS 소자는 소오스(source)와 드레인(drain) 사이의 채널 영역(channel region)을 트렌치의 벽면에 형성하므로써, 게이트(gate)에 전압을 인가할 때 발생되는 소오스와 드레인간의 전류는 트렌치 벽면을 따라 수직적으로 흐르게 된다.
그러나, 상기한 바와 같은 TDMOS의 트렌치 패턴은 일반적으로 바닥면 모서리 부분이 직각 또는 완만하지 못한 형상을 갖게 되고, 따라서, 소자의 동작시 트렌치 바닥면 모서리 부분에 전계(electric field)가 집중된다.
이로 인해 트렌치 바닥면 및 측벽에 형성된 게이트 산화막의 누설 전류가 증가되어서 게이트 산화막의 절연 특성이 크게 저하되는 문제점이 발생된다(US Patent No.5,142,640, TRENCH GATE METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR).
또한, 트렌치 양측 상부의 소오스 영역이 형성되어 있는 에지(edge)부분도 직각의 형태를 가짐으로서, 전계의 집중에 의한 게이트 산화막의 누설 전류 증가 및 절연 특성 저하의 문제점이 발생된다(US Patent No. 5,183,775 METHOD FOR FORMING CAPACITOR IN TRENCH OF SEMICONDUCTOR WAFER BY IMPLANTATION OF TRENCH SURFACE WITH OXYGEN).
상술한 문제점을 해결하기 위해 제안된 본 발명의 일 목적은, 트렌치 게이트 구조를 갖는 TDMOS의 누설 전류를 감소시킬 수 있는 트렌치 DMOS 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 산화막의 절연 특성을 향상시키는 트렌치 DMOS 및 그의 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 제 1 실시예에 따른 트렌치 DMOS의 구조를 상세하게 보이는 단면도;
도 2A 내지 도 2C는 도 1에 도시된 트렌치 DMOS의 제조 방법을 순차적으로 보이는 공정도;
도 3은 본 발명의 제 2 실시예에 따른 트렌치 DMOS의 구조를 상세하게 보이는 단면도;
도 4A 내지 도 4D는 도 3에 도시된 트렌치 DMOS의 제조 방법을 순차적으로 보이는 공정도;
도 5는 본 발명의 제 3 실시예에 따른 트렌치 DMOS의 구조를 상세하게 보이는 단면도;
도 6A 내지 도 6D는 도 6에 도시된 트렌치 DMOS의 제조 방법을 순차적으로 보이는 공정도.
* 도면의 주요 부분에 대한 부호 설명*
10, 100, 200 : 반도체 기판14, 104, 204 : 에피택셜층
16, 106, 206 : 소오스 영역24, 116, 216 : 게이트 산화막
26, 218 : 아모르포스 실리콘28, 118, 220 : 폴리실리콘
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS는, 트렌치가 형성된 반도체 기판과; 상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 절연막과; 상기 게이트 산화막의 바닥면 및 양측벽에 형성된 제 1 도전막과; 상기 트렌치를 충전하여 상기 제 1 도전막상에 형성되어 있되, 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 포함한다.
이 장치에 있어서, 상기 제 1 도전막은 아모르포스 실리콘막이고, 상기 제 2 도전막은 폴리실리콘막이다.
이 장치에 있어서, 상기 제 1 및 제 2 도전막은 저압 화학 기상 증착법으로 형성된다.
이 장치에 있어서, 상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성된다.
이 장치에 있어서, 상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성된다.
이 장치에 있어서, 상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성된다.
이 장치에 있어서, 상기 제 2 도전막은 1.15 - 1.25 1
m 범위 내에서 형성된다.
이 장치에 있어서, 상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS는, 제 1 도전형 반도체 기판과; 상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과; 상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 갖고; 상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역과; 상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 산화막과; 상기 게이트 산화막의 바닥면 및 양측벽에 형성된 아모르포스 실리콘막과; 상기 트렌치를 충전하여 상기 아모르포스 실리콘막상에 형성된 폴리실리콘막을 포함한다.
이 장치에 있어서, 상기 아모르포스 실리콘막 및 폴리실리콘막은 저압 화학 기상 증착법으로 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 500 - 1500Å 범위 내에서 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 540 - 580℃ 범위 내에서 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 200 - 300 mTorr 범위 내에서 형성된다.
이 장치에 있어서, 상기 폴리실리콘막은 1.15 - 1.25 1
m 범위 내에서 형성된다.
이 장치에 있어서, 상기 폴리실리콘막은 620℃ 이상의 범위 내에서 형성된다.
이 장치에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 장치에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS 제조 방법은, 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과; 상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과; 상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 제 1 절연막 패턴과 제 2 절연막 패턴을 순차적으로 형성하는 공정과; 상기 제 2 절연막 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 상기 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치의 바닥면 및 양측벽에 절연막을 형성하는 공정과; 상기 절연막의 바닥면 및 양측벽을 포함하여 상기 제 2 절연막 패턴상에 제 1 도전막을 형성하는 공정과; 상기 트렌치를 충전하여 상기 제 1 도전막상에 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 제 1 도전막은 아모르포스 실리콘막이다.
이 방법에 있어서, 상기 제 2 도전막은 폴리실리콘막이다.
이 방법에 있어서, 상기 제 1 도전막 및 제 2 도전막은 저압 화학 기상 증착법으로 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 2 도전막은 1.15 - 1.25 1
m 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성된다.
이 방법에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 방법에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
이 방법에 있어서, 상기 제 1 절연막 패턴은 열산화막이고, 제 2 절연막 패턴은 질화막이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS는, 제 1 도전형 반도체 기판과; 상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과; 상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 구비하되, 상기 트렌치 양측 상부의 에지 부분은 라운딩 형상을 갖고; 상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역을 포함한다.
이 장치에 있어서, 상기 트렌치 양측벽의 상부 에지 부분은 아르곤 개스를 이용한 식각 공정으로 라운딩 형상을 갖는다.
이 장치에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 장치에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS 제조 방법은, 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과; 상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과; 상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 절연막 패턴과 포토레지스트 패턴을 순차적으로 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 상기 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과; 상기 포토레지스트 패턴을 제거하는 공정과; 상기 제 1 도전형 불순물 영역의 에지 부분이 라운딩 형상을 갖도록 상기 트렌치 양측벽의 상부 에지 부분을 식각하는 공정을 포함한다.
이 방법에 있어서, 상기 트렌치 양측벽의 상부 에지 부분의 식각은 아르곤 가스를 이용하여 진행된다.
이 방법에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 방법에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS는, 제 1 도전형 반도체 기판과; 상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과; 상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 구비하되, 상기 트렌치 양측의 상부 에지 부분은 라운딩 형상을 갖고; 상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역과; 상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 산화막과; 상기 게이트 산화막의 바닥면 및 양측벽에 형성된 아모르포스 실리콘막과; 상기 트렌치를 충전하여 상기 아모르포스 실리콘막상에 형성된 폴리실리콘막을 포함한다.
이 장치에 있어서, 상기 아모르포스 실리콘막 및 폴리실리콘막은 저압 화학 기상 증착법으로 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 500 - 1500Å 범위 내에서 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 540 - 580℃ 범위 내에서 형성된다.
이 장치에 있어서, 상기 아모르포스 실리콘막은 200 - 300 mTorr 범위 내에서 형성된다.
이 장치에 있어서, 상기 폴리실리콘막은 1.15 - 1.25 1
m 범위 내에서 형성된다.
이 장치에 있어서, 상기 폴리실리콘막은 620℃ 이상의 범위 내에서 형성된다.
이 장치에 있어서, 상기 트렌치 양측벽의 상부 에지 부분은 아르곤 가스를 이용한 식각 공정으로 라운딩 형상을 갖는다.
이 장치에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 장치에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 DMOS 제조 방법은, 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과; 상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과; 상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 절연막 패턴과 포토레지스트 패턴을 순차적으로 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과; 상기 포토레지스트 패턴 및 절연막 패턴을 제거하는 공정과; 상기 트렌치 양측벽의 상부 에지 부분을 식각하는 공정과; 상기 트렌치의 저면 및 측벽을 포함하여 상기 반도체 기판상에 절연막을 형성하는 공정과; 상기 절연막상에 제 1 도전막을 형성하는 공정과; 상기 트렌치를 충전하여 상기 제 1 도전막상에 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 제 1 도전막은 아모르포스 실리콘막이다.
이 방법에 있어서, 상기 제 2 도전막은 폴리실리콘막이다.
이 방법에 있어서, 상기 제 1 도전막 및 제 2 도전막은 저압 화학 기상 증착법으로 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 2 도전막은 1.15 - 1.25 1
m 범위 내에서 형성된다.
이 방법에 있어서, 상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성된다.
이 방법에 있어서, 상기 트렌치 양측벽의 상부 에지 부분의 식각은 아르곤 가스를 이용하여 진행된다.
이 방법에 있어서, 상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형이다.
이 방법에 있어서, 상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형이다.
이 방법에 있어서, 상기 절연막은 게이트 산화막이다.
(작용)
이와 같은 장치 및 방법에 의해서, 트렌치 양측 상부 에지 부분을 라운딩 형상을 갖도록 형성할 수 있고, 따라서, 트렌치 하부 양측 모서리 및 상부 에지 부분에서의 게이트 산화막의 누설 전류 증가 및 절연 특성 저하의 문제점을 해결할 수 있다.
(실시예)
이하, 본 발명의 실시예를 첨부 도면 도 1 내지 도 6에 의거해서 상세히 설명한다.
제 1 실시예
도 1 및 도 2에는 본 발명의 제 1 실시예에 따른 트렌치 DMOS 및 그의 제조 방법이 순차적으로 도시되어 있다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 트렌치 DMOS는, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(10)상에 에피택셜층(14)이 형성되고, 상기 에피택셜층(14)에 불순물 이온을 주입하여 N+형 소오스 영역(16)이 형성되며, 그리고 상기 N+형 소오스 영역(16) 및 에피택셜층(14)을 관통하여 형성된 트렌치의 바닥면 및 측벽에 게이트 산화막(24)이 형성되고, 상기 게이트 산화막(24)의 바닥면 및 측벽에 아모르포스 실리콘막(26)이 형성되고, 상기 트렌치를 충전하여 상기 아모르포스 실리콘막(26)상에 폴리실리콘막(28)이 형성된 구조를 갖는다.
도 2A 내지 도 2C를 참조하여 상술한 바와 같은 구조를 갖는 트렌치 DMOS의 제조 방법을 상세히 설명하면 다음과 같다.
도 2A를 참조하면, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(10)상에 P+형의 가아드 링(guard ring ;14b)영역을 포함하는 P-형의 에피택셜층(epitaxial layer ;14)을 형성하고, 이어, 상기 에피택셜층(14)에 불순물 이온을 주입하여 N+형 소오스 영역(16)을 형성한다.
다음, 상기 N+형 소오스 영역(16)을 포함하여 상기 에피택셜층(14)상에 트렌치가 형성될 영역을 정의하여 열산화막 패턴(18) 및 질화막 패턴(20)을 형성한다.
그리고, 상기 질화막 패턴(20)을 마스크로 사용하고, 상기 N+형 소오스 영역(16)을 관통하여 상기 반도체 기판(10)의 소정 부분이 노출되도록 상기 에피택셜층(14)을 식각하여 트렌치(22)를 형성한다.
이어서, 도 2B에 도시된 바와 같이, 상기 트렌치(22)의 바닥면 및 측벽에 게이트 산화막(24)을 형성한다.
마지막으로, 도 2C에 있어서, 상기 게이트 산화막(24)의 바닥면 및 측벽을 포함하여 상기 질화막 패턴(20)상에 저압 화학 기상 증착(LPCVD ;Low Pressure Chemical Vapor Deposition)설비를 이용하여 아모르포스 실리콘(amorphous silicon ;26)막을 약 500 - 1500Å 범위 내에서 형성한다.
그리고, 상기 트렌치(22)를 충전하여 상기 아모르포스 실리콘막(26)상에 게이트 전극용 폴리실리콘막(28)을 약 1.15 - 1.251
m 범위 내에서 형성한다.
이때, 상기 아모르포스 실리콘막(26)은 약 540 - 580℃의 온도 범위 및 약 200 - 300mTorr의 압력 범위 내에서 형성되고, 상기 폴리실리콘막(28)은 약 620℃ 이상의 범위 내에서 형성된다.
제 2 실시예
도 3 및 도 4에는 본 발명의 제 2 실시예에 따른 트렌치 DMOS 및 그의 제조 방법이 순차적으로 도시되어 있다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 트렌치 DMOS는, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(100)상에 에피택셜층(104)이 형성되고, 상기 에피택셜층(104)에 불순물 이온을 주입하여 N+형 소오스 영역(106)이 형성되며, 그리고 상기 N+형 소오스 영역(106) 및 에피택셜층(104)을 관통하여 형성되어 있되, 그 상부 에지 부분(114)이 라운딩 형상을 갖도록 형성된 트렌치를 포함하는 구조를 갖는다.
도 4A 내지 도 4D를 참조하여 상술한 바와 같은 구조를 갖는 트렌치 DMOS의 제조 방법을 상세히 설명하면 다음과 같다.
먼저, 도 4A를 참조하면, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(100)상에 P+형의 가아드 링(104b)영역을 포함하는 P-형의 에피택셜층(104)을 형성하고, 이어, 상기 에피택셜층(104)에 불순물 이온을 주입하여 N+형 소오스 영역(106)을 형성한다.
다음, 도 4B에 있어서, 상기 N+형 소오스 영역(106)을 포함하여 상기 에피택셜층(104)상에 트렌치가 형성될 영역을 정의하여 열산화막 패턴(108) 및 포토레지스트 패턴(110)을 형성한다.
그리고, 상기 포토레지스트 패턴(110)을 마스크로 사용하고, 상기 N+형 소오스 영역(106)을 관통하여 상기 반도체 기판(100)의 소정 부분이 노출되도록 상기 에피택셜층(104)을 식각하여 트렌치(112)를 형성한다.
이어서, 상기 포토레지스트 패턴(110)을 제거한 후, 상기 트렌치(22) 상부 에지 부분(114)을 아르곤(Ar)가스를 이용하여 식각하면, 도 4C에 도시된 바와 같이 상기 트렌치(112)의 상부 에지 부분(114)이 라운딩한 형상을 갖게 된다.
마지막으로, 도 4D를 참조하면, 상기 열산화막 패턴(108)을 제거한 후, 상기 트렌치(112)의 바닥면 및 측벽을 포함하여 상기 에피택셜층(104)상에 게이트 산화막(116)을 형성하고, 이어서, 상기 트렌치(22)를 충전하여 상기 게이트 산화막(116)상에 게이트 전극용 폴리실리콘막(118)을 형성한다.
제 3 실시예
도 5 및 도 6에는 본 발명의 제 3 실시예에 따른 트렌치 DMOS 및 그의 제조 방법이 순차적으로 도시되어 있다.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 트렌치 DMOS는, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(200)상에 에피택셜층(204)이 형성되고, 상기 에피택셜층(204)에 불순물 이온을 주입하여 N+형 소오스 영역(206)이 형성되며, 그리고 상기 N+형 소오스 영역(206) 및 에피택셜층(204)을 관통하여 형성되어 있되, 그 상부 에지부분(214)이 라운딩한 형상을 갖는 트렌치의 바닥면 및 측벽을 포함하여 상기 에피택셜층(204)상에 게이트 산화막(216)이 형성되고, 상기 게이트 산화막(216)의 바닥면 및 측벽을 포함하여 상기 게이트 산화막(216)상에 아모르포스 실리콘막(218)이 형성되고, 상기 트렌치를 충전하여 상기 아모르포스 실리콘막(218)상에 폴리실리콘막(220)이 형성된 구조를 갖는다.
도 6A 내지 도 6D를 참조하여 상술한 바와 같은 구조를 갖는 트렌치 DMOS의 제조 방법을 상세히 설명하면 다음과 같다.
먼저, 도 6A를 참조하면, N+ 및 N-형의 불순물 이온이 순차적으로 도핑된 반도체 기판(200)상에 P+형의 가아드 링(204b)영역을 포함하는 P-형의 에피택셜층(204)을 형성하고, 이어, 상기 에피택셜층(204)에 불순물 이온을 주입하여 N+형 소오스 영역(206)을 형성한다.
다음, 도 6B에 있어서, 상기 N+형 소오스 영역(206)을 포함하여 상기 에피택셜층(204)상에 트렌치가 형성될 영역을 정의하여 열산화막 패턴(208) 및 포토레지스트 패턴(210)을 형성한다.
그리고, 상기 포토레지스트 패턴(210)을 마스크로 사용하고, 상기 N+형 소오스 영역(206)을 관통하여 상기 반도체 기판(200)의 소정 부분이 노출되도록 상기 에피택셜층(204)을 식각하여 트렌치(212)를 형성한다.
이어서, 상기 포토레지스트 패턴(210)을 제거한 후, 상기 트렌치(212) 상부 에지 부분(214)을 아르곤(Ar)가스를 이용하여 식각하면, 도 6C에 도시된 바와 같이 상기 트렌치(212)의 상부 에지 부분(214)이 라운딩한 형상을 갖게 된다.
마지막으로, 도 6D를 참조하면, 상기 열산화막 패턴(208)을 제거한 후, 상기 트렌치(112)의 바닥면 및 측벽을 포함하여 상기 에피택셜층(104)상에 게이트 산화막(116)을 형성한다.
이어서, 상기 게이트 산화막(24)의 바닥면 및 측벽을 포함하여 상기 게이트 산화막(216)상에 저압 화학 기상 증착 설비를 이용하여 아모르포스 실리콘(218)막을 약 500 - 1500Å 범위 내에서 형성한다.
그리고, 상기 트렌치(212)를 충전하여 상기 아모르포스 실리콘막(218)상에 게이트 전극용 폴리실리콘막(220)을 약 1.15 - 1.251
m 범위 내에서 형성한다.
이때, 상기 아모르포스 실리콘막(218)은 약 540 - 580℃의 온도 범위 및 약 200 - 300mTorr의 압력 범위 내에서 형성되고, 상기 폴리실리콘막(220)은 약 620℃ 이상의 범위 내에서 형성된다.
상술한 바와 같은 반도체 장치 및 그의 제조 방법에 의해서, 트렌치 양측 상부 에지 부분을 라운딩 형상을 갖도록 형성할 수 있고, 따라서, 트렌치 하부 양측 모서리 및 상부 에지 부분에서의 게이트 산화막의 누설 전류 증가 및 절연 특성 저하의 문제점을 해결할 수 있다.
Claims (60)
- 트렌치가 형성된 반도체 기판과;상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 절연막과;상기 게이트 산화막의 바닥면 및 양측벽에 형성된 제 1 도전막과;상기 트렌치를 충전하여 상기 제 1 도전막상에 형성되어 있되, 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 포함하는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 1 도전막은 아모르포스 실리콘막이고, 상기 제 2 도전막은 폴리실리콘막인 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전막은 저압 화학 기상 증착법으로 형성되는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성되는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성되는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성되는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 2 도전막은 1.15 - 1.25 1 m 범위 내에서 형성되는 트렌치 DMOS.
- 제 1 항에 있어서,상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성되는 트렌치 DMOS.
- 제 1 도전형 반도체 기판과;상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과;상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 갖고;상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역과;상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 산화막과;상기 게이트 산화막의 바닥면 및 양측벽에 형성된 아모르포스 실리콘막과;상기 트렌치를 충전하여 상기 아모르포스 실리콘막상에 형성된 폴리실리콘막을 포함하는 트렌치 DMOS.
- 제 9 항에 있어서,상기 아모르포스 실리콘막 및 폴리실리콘막은 저압 화학 기상 증착법으로 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 아모르포스 실리콘막은 500 - 1500Å 범위 내에서 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 아모르포스 실리콘막은 540 - 580℃ 범위 내에서 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 아모르포스 실리콘막은 200 - 300 mTorr 범위 내에서 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 폴리실리콘막은 1.15 - 1.25 1 m 범위 내에서 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 폴리실리콘막은 620℃ 이상의 범위 내에서 형성되는 트렌치 DMOS.
- 제 9 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS.
- 제 9 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS.
- 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과;상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과;상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 제 1 절연막 패턴과 제 2 절연막 패턴을 순차적으로 형성하는 공정과;상기 제 2 절연막 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 상기 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과;상기 트렌치의 바닥면 및 양측벽에 절연막을 형성하는 공정과;상기 절연막의 바닥면 및 양측벽을 포함하여 상기 제 2 절연막 패턴상에 제 1 도전막을 형성하는 공정과;상기 트렌치를 충전하여 상기 제 1 도전막상에 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 형성하는 공정을 포함하는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 도전막은 아모르포스 실리콘막인 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 2 도전막은 폴리실리콘막인 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 도전막 및 제 2 도전막은 저압 화학 기상 증착법으로 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 2 도전막은 1.15 - 1.25 1 m 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS 제조 방법.
- 제 18 항에 있어서,상기 제 1 절연막 패턴은 열산화막이고, 제 2 절연막 패턴은 질화막인 트렌치 DMOS 제조 방법.
- 제 1 도전형 반도체 기판과;상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과;상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 구비하되, 상기 트렌치 양측 상부의 에지 부분은 라운딩 형상을 갖고;상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역을 포함하는 트렌치 DMOS.
- 제 30 항에 있어서,상기 트렌치 양측벽의 상부 에지 부분은 아르곤 가스를 이용한 식각 공정으로 라운딩 형상을 갖는 트렌치 DMOS.
- 제 30 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS.
- 제 30 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS.
- 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과;상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과;상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 절연막 패턴과 포토레지스트 패턴을 순차적으로 형성하는 공정과;상기 포토레지스트 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 상기 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과;상기 포토레지스트 패턴을 제거하는 공정과;상기 제 1 도전형 불순물 영역의 에지 부분이 라운딩 형상을 갖도록 상기 트렌치 양측벽의 상부 에지 부분을 식각하는 공정을 포함하는 트렌치 DMOS 제조 방법.
- 제 34 항에 있어서,상기 트렌치 양측벽의 상부 에지 부분의 식각은 아르곤 가스를 이용하여 진행되는 트렌치 DMOS 제조 방법.
- 제 34 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS 제조 방법.
- 제 34 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS 제조 방법.
- 제 1 도전형 반도체 기판과;상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 에피택셜층과;상기 제 1 도전형 반도체 기판은 상기 제 2 도전형 에피택셜층을 관통하여 형성된 트렌치를 구비하되, 상기 트렌치 양측의 상부 에지 부분은 라운딩 형상을 갖고;상기 트렌치의 상부 양측에 형성된 제 1 도전형 불순물 영역과;상기 트렌치의 바닥면 및 양측벽에 형성된 게이트 산화막과;상기 게이트 산화막의 바닥면 및 양측벽에 형성된 아모르포스 실리콘막과;상기 트렌치를 충전하여 상기 아모르포스 실리콘막상에 형성된 폴리실리콘막을 포함하는 트렌치 DMOS.
- 제 38 항에 있어서,상기 아모르포스 실리콘막 및 폴리실리콘막은 저압 화학 기상 증착법으로 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 아모르포스 실리콘막은 500 - 1500Å 범위 내에서 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 아모르포스 실리콘막은 540 - 580℃ 범위 내에서 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 아모르포스 실리콘막은 200 - 300 mTorr 범위 내에서 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 폴리실리콘막은 1.15 - 1.25 1 m 범위 내에서 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 폴리실리콘막은 620℃ 이상의 범위 내에서 형성되는 트렌치 DMOS.
- 제 38 항에 있어서,상기 트렌치 양측벽의 상부 에지 부분은 아르곤 가스를 이용한 식각 공정으로 라운딩 형상을 갖는 트렌치 DMOS.
- 제 38 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS.
- 제 38 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS.
- 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하는 공정과;상기 제 2 도전형 에피택셜층에 불순물 이온을 주입하여 제 1 도전형 불순물 영역을 형성하는 공정과;상기 제 1 도전형 불순물 영역의 소정 부분이 노출되도록 상기 제 2 도전형 에피택셜층상에 절연막 패턴과 포토레지스트 패턴을 순차적으로 형성하는 공정과;상기 포토레지스트 패턴을 마스크로 사용하고, 상기 제 1 도전형 반도체 기판의 소정 부분이 노출되도록 제 1 도전형 불순물 영역 및 제 2 도전형 에피택셜층을 순차적으로 식각하여 트렌치를 형성하는 공정과;상기 포토레지스트 패턴 및 절연막 패턴을 제거하는 공정과;상기 트렌치 양측벽의 상부 에지 부분을 식각하는 공정과;상기 트렌치의 저면 및 측벽을 포함하여 상기 반도체 기판상에 절연막을 형성하는 공정과;상기 절연막상에 제 1 도전막을 형성하는 공정과;상기 트렌치를 충전하여 상기 제 1 도전막상에 상기 제 1 도전막과 서로 다른 결정질을 갖는 제 2 도전막을 형성하는 공정을 포함하는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 1 도전막은 아모르포스 실리콘막인 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 2 도전막은 폴리실리콘막인 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 1 도전막 및 제 2 도전막은 저압 화학 기상 증착법으로 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 1 도전막은 500 - 1500Å 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 1 도전막은 540 - 580℃ 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 1 도전막은 200 - 300 mTorr 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 2 도전막은 1.15 - 1.25 1 m 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 제 2 도전막은 620℃ 이상의 범위 내에서 형성되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 트렌치 양측벽의 상부 에지 부분의 식각은 아르곤 가스를 이용하여 진행되는 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 반도체 기판은 N+형이고, 상기 에피택셜층은 P형이고, 상기 불순물 영역은 N+형인 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 반도체 기판은 P+형이고, 상기 에피택셜층은 N형이고, 상기 불순물 영역은 P+형인 트렌치 DMOS 제조 방법.
- 제 48 항에 있어서,상기 절연막은 게이트 산화막인 트렌치 DMOS 제조 방법.
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