KR0139793B1 - 막형성 방법 - Google Patents
막형성 방법Info
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Abstract
내용 없음
Description
제 1 도는, 본 발명의 방법을 실시하기 위한장치의 단면도,
제 2 도는, 제 1 도에 나타낸 장치의 일부를 구성하는 에칭용기를 나타낸 단면도,
제 3 도는, 제 1 도에 나타낸 장치의 일부를 구성하는 CVD 용기를 나타낸 단면도,
제 4 도는, 제 2 도에 나타낸 에칭용기의 전극의 배치를 나타낸 도면,
제 5 도는, 접촉구멍의 지름에 의한 접촉저항의 변화를 드라이에칭을 행하는 경우와 행하지 않는 경우와를 비교하여 나타낸 그래프,
제 6 도 a 내지 제 6 도 f 는, 본 발명의 방법을 적용하는 MOS 트랜지스터의 제조 공정을 나타낸 단면도,
제 7 도는, 제 1 도에 나타낸 장치의 변형예를 나타낸 단면도 이다.
*도면의 주요 부분에 대한 부호의 설명
1 : 제 1 처리실 2 : 제 2 처리실
3 : 반송실 4 : 수납부
5 : 웨이퍼 6 : 웨이퍼 설치판
7 : 유지부재 8 : 승강기구
9 : 웨이퍼 유지부재 10a, 10b : 배기구
11 : 석영(石英)실 12a, 12b : 가스 도입관
13a, 13b : 플라즈마 발생전극 14 : 메쉬판
15 : 웨이퍼 설치링 16 :유지부재
17 : 승강기구 18 : 웨이퍼 유지부재
20 : 할로겐 램프 21a, 21b : 배기구
22a, 22b : 가스도입관 24 : 원반 형상 제어판
25a, 25b : 게이트 밸브 26a, 26b : 핸드아암
27a, 27b : 게이트 밸브 28 : 캐리어(Carrier)
31 : P 형 실리콘 웨이퍼 32 : 열산화막
33 : n 형 다결정 실리콘 34 : 텅스텐 규화물층
35 : 게이트 전극 36 : 소오스 영역
37 : 드레인 영역 38 : 층간 절연막
39 : 소오스 전극 40 : 드레인 전극
본 발명은 금속등의 도전층의 형성방법에 관한 것으로, 특히 플라즈마를 사용한 선택적인 퇴적(堆積)방법에 관한 것이다.
근년, 초 LSI(largo scaled integrated ciruit)등의 직접회로의 고직접화, 고속화, 고정밀도화에 따라, 게이트 전극의 형성이나, 접촉구멍 및 통과구멍내에로의 도전성재료의 퇴적을 위하여, 다결정 실리콘에 비해 10 분의 1 이하의 낮은 저항을 가지는 W(텅스텐)등의 고융점 금속을 선택적으로 용착하는 기술이 중요하게 되었다.
이와 같은 선택적인 용착작용에 의하여 금속박막을 형성하는 수단으로서는, 그 선택성의 유지를 위하여 피처리기판을 적외선에 의하여 급가열하고, 막 성장용 가스를 피처리기판의 피처리기면 위에서 성장 시키는 CVD(Chemical vapor deposition)장치가 있다.
CVD장치를 사용하여 금속박막을 형성하는 경우, 앞의 공정으로부터 피처릭기판 예를들면 실리콘 웨이퍼틀 CVD장치로 이송할 때, 실리콘 웨이퍼 표면에, 예를들면 수십옹구스트롬(Å)의 막두께의 자연 산화막(Sio2)이 형성되어 버린다.
이와같은 자연산화막이 형성된 실리콘 웨이퍼 위에 금속박막을 형성하면, 실리콘웨이퍼와 금속박막과의 사이의 접촉저항이 높게되고, 또한 금속박막이 실리콘 웨이퍼로부터 박리(剝離)하여 버리는 등, 반도체 장치의 품질의 저하를 초래하고 있었다.
이와같은 것을 방지하고, 반도체 장치의 품질을 향상시키기 위하여, 실리콘 웨이퍼 표면의 자연산화막을 드라이 에칭(Dry etching)에 의하여 제거하고, 그후, CVD 공정을 행하는 것이 고려되고 있다.
그러나, 상술의 드라이에칭과 CVD 공정과를 동일의 용기내에서 행하는 경우에는, 다음과 같은 문제점이 있다.
먼저, CVD 장치내에 에칭용의 플라즈마 발생전극을 형성할 필요가 있으나, 에칭중에 플라즈마 발생전극으로부터 Fe 등의 중금속이 발생해 버린다.
이 중금속은, 게이트 전극이나 확산 영역을 오염하고, 장치의 성능을 저하시켜 버린다.
또한, 에칭때에 플라즈마 중의 이온의 실리콘 웨이퍼 표면에로의 충격에 의하여 실리콘 웨이퍼가 손상하는 일이 있다.
이들을 방지하려면, 실리콘 웨이퍼가 플라즈마에 휩쓸리지 않도록 하면 좋으나, 그렇게 하기 위하여는 용기의 구조를 개조 할 필요가 있다.
이와같은 용기의 구조의 개조에 관한 종래의 기술로서, 일본국 특개소 60-221572 호, 60-238134 호, 61-95887 호, 61-231166 호 62-2131112 호, 62-250652 호 등이 있다.
이들 공보에는, 진공 처리실과 다른 처리실과를 조합한 것이 개시되어 있으나, 실리콘 웨이퍼 표면의 자연산화막을 드라이에칭에 의하여 제거하고, 그후 CVD 공정을 행하는 일에 대하여는 아무것도 기재되어 있지 않다.
본 발명의 목적은, 전극으로 부터의 중금속에 의한 게이트 전극이나 확산 영역의 오염, 및 이온충격에 의한 기판의 손상을 발생하는 일 없고, 기판표면의 자연산화막을 효과적으로 제거할 수 있고, 고성능의 반도체 장치의 제조를 가능하게 하는 도전층의 막형성방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 전극으로 부터의 중금속에 의한 게이트 전극이나 확산 영역의 오염, 및 이온 충격에 의한 기판의 손상을 발생하는 일 없고, 기판 표면의 자연산화막의 효과적인 제거를 가능하게 하는, 고성능의 MOS 형 반도체 장치의 게이트 전극의 형성방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 전극으로 부터의 중금속에 의한 게이트 전극이나 확산 영역의 오염, 및 이온 충격에 의한 기판의 손상을 발생하는 일 없고, 기판 표면의 자연산화막의 효과적인 제거를 가능하게 하는, 고성능의 반도체 장치의 확산 영역에로의 접촉구멍의 형성방법을 제공하는 것에 있다.
본 발명에 의하면, 비산화성 분위기로 유지된 제 1 처리실 내에서 기판 표면을 드라이에칭에 의하여 처리하여 기판 표면의 자연산화막을 제거하는 공정, 처리된 기판을 제 1 처리실으로부터 제 2 처리실에로, 비산화성 분위기를 유지하면서 반송하는 공정, 및 제 2 처리실 내에서 감압 CVD 에 의하여 기판 표면에 고융점 금속막을 형성하는 공정을 구비하는 도전성층의 막형성 방법이 제공된다.
또한 본 발명에 의하면, 반도체 기판의 표면에 게이트 산화막을 형성하는 공정, 이 게이트 산화막위에 다결정 실리콘층을 형성하는 공정, 비산화성분위기로 유지된 제 1 처리실 내에서 다결정 실리콘층 표면을 드라이 에칭에 의해 처리하여 다결정 실리콘층 표면의 자연산화막을 제거하는 공정, 처리된 기판을 제 1 처리실로부터 제 2 처리실에로, 비산화성 분위기를 유지하면서 반송하는 공정, 및 제 2 처리실 내에서 감압 CVD 에 의하여 다결정 실리콘층 표면에 고융점 금속 규화물층을 형성하는 공정, 및 다결정 실리콘층 및 고융점금속 규화물층을 패턴형성하여 다결정 실리콘층 및 고융점금속 규화물층으로 이루어진 게이트 전극을 형성하는 공정을 구비하는 MOS형 반도체 장치의 게이트 전극의 형성방법이 제공된다.
또한, 본 발명에 의하면, 반도체 기판 표면에 게이트 산화막 및 게이트 전극을 형성하는 공정, 반도체 기판에 불순물을 도입하여 소오스 및 드레인 영역을 형성하는 공정, 비산화성 분위기를 유지된 제 1 처리실 내에서 소오스 및 드레인 영역 표면을 드라이 에칭에 의해 처리하여 소오스 및 드레인 영역표면의 자연 산화막을 제거하는 공정, 처리된 기판을 제 1 처리실로부터 제 2 처리실에로, 비산화성 분위기를 유지하면서 반송하는 공정, 및 제 2 처리실내에서 감압 CVD 에 의하여 소오스 및 드레인 영역 표면에 고융점 금속을 퇴적하는 공정을 구비하는 MOS 형 반도체 장치의 소오스 및 드레인 전극의 형성방법이 제공된다.
[실시예]
이하, 본 발명을, 반도체 장치 제조공정에 있어서 실리콘 웨이퍼 상에로의 고융점 금속층의 형성에 적용한 예에 관하여 설명한다.
제 1 도는, 본 실시예에 사용되는 장치를 나타낸다.
이 장치는, 에칭을 행하는 제 1 처리실 (1) 과, CVD 를 행하는 제 2 처리실(2)과, 제 1 연소실(1)으로부터 제 2 연소실(2)에로 기판을 반송하는 반송실(3)과, 기판을 수납하는 수납부(4)로 구성된다.
제 1 처리실(1)은, 제 2 도에 나타낸 바와같이, 냉각수동에 의하여 벽면이 냉각가능하고, 또한 기밀한 원통형상체로서, 알루미늄제 이다.
이 제 1 처리실(1)의 상부에는, 반도체 웨이퍼 예를들면 실리콘 웨이퍼의 피처리면이 아래쪽으로 되도록 설치가능한 웨이퍼 설치판(6)이 형성되어 있다.
이 웨이퍼 설치판(6)은, 금속에 의한 오염을 방지하기 위하여, 예를들면 표면이 전기분해된 알루미늄으로 된다.
웨이퍼 설치판(6)은, 예를들면 13.56MHZ의 RF 전원과 전기적으로 접촉되어 있다.
또한, 웨이퍼 설치판(6)에는, 제 1 처리실(1)의 벽면과 동일의 온도로 냉각가능하도록 도시하지 않은 냉각기구가 형성되어 있다. 웨이퍼 설치판(6)은, 그 바깥둘레 가장자리부에서 원통형상의 유지부재(7)에 의해 유지되어 있다.
웨이퍼 설치판(6)의 근방에는, 공기 실린더 등의 승상기구(8)를 구비한 웨이퍼 유지부재(9)가 형성되어 있고, 이 웨이퍼 유지부재(9)에 의하여, 웨이퍼(5)의 바깥둘레 가장자리부가 유지되고 웨이퍼 설치판(6)에 고정되어 있다.
또한, 웨이퍼 설치판(6)의 근방에는 제 1 처리실(1)내를 진공배기하기 위한, 예를들면 2 개의 배기구(10a),(10b)가 형성되어 있다.
이들 배기구(10a),(10b)는, 제 1 처리실(1)내를 소망의 압력으로 감압 및 반응가스등을 배출가능하도록, 진공펌프 예를들면 티어보분자 펌프(도시않됨)등에 접속되어 있다.
제 1 처리실(1)의 하부에는, 바닥이 있는 원통형상의 석영실(11)이 형성되어 있다.
이 석영실(11)의 바닥부에는, 가스도입관(12a),(12b)이 형성되어 있다.
이 가스도입관(12a),(12b)은, 도시하지 않은 유량제어기구를 통하여 가습공급원에 접속 되어 있다.
또한, 석영실(11)의 바깥쪽면에는, 석영실(11)내로 도입된 에칭 가스를 여기하여 플라즈마를 형성하기 위한 한쌍의 플라즈마 발생전극(13a),(13b)이 대항하여 배치되어 있다.
이들 플라즈마 발생전극(13a),(13b)은 제 3 도에 나타낸 바와같이, 서로 절연된 반원통 형상으로, 석영실(11)을 둘러싸도록 형성되어 있다.
이들 플라즈마 발생전극(13a),(13b)중 플라즈마 발생전극(13a)은 예를들면 13.56 HZ 의 RF 전원에 접속되어 있고, 플라즈마 발생전극(13b)은 접지되어 있다.
석영실(11)의 상부개구부와 웨이퍼 설치핀(6)과의 사이에는, 실리콘 웨이퍼가 이온 충격에 의하여 손상을 받는 것을 방지하기 위하여, 메쉬(Mesh)판(14)이 형성되어 있다.
이 메쉬판(14)은, 예를들면 알루미늄 합금으로된 메쉬를 전기분해한 것이다.
이와같이하여, 실리콘 웨이퍼 표면의 자연산화막을 제제거하기 위한 제 1 처리실(1)이 형성되어 있다.
다음에, 표면의 자연산화막이 제거된 실리콘웨이퍼 표면에, CVD 에 의하여 고융점금속을 퇴적하기 위한 제 2 처리실에 대하여 설명한다. 제 2 처리실(2)은, 제 4 도에 나타낸 바와 같이, 냉각수등에 의하여 벽면이 냉각가능하며, 또한 긴밀한 원통형상체로서, 알루미늄제이다.
이 제 2 처리실(2)의 상부에는, 실리콘웨이퍼의 피처리면이 아래쪽으로 향하도록 설치가능한 웨이퍼 설치링(15)이 형성되어 있다. 이 웨이퍼 설치링(15)은 그의 바깥둘레부에 있어서 원통형상의 유지부재(16)에 의하여 유지된다.
웨이퍼 설치링(15)의 근방에는, 공기실린더등의 승강기구(17)를 갖춘 웨이퍼 유지부재(18)가 형성되어 있고, 이 웨이퍼 유지부재(18)에 의하여, 웨이퍼(5)의 바깥둘레부가 지지되고, 웨이퍼설치링(15)에 고정된다.
또한, 웨이퍼 설치링(15)의 위쪽에는, 할로겐 램프(20)가 형성되어, 이 할로겐 램프(20)에 의하여 석영유리제의 창을 통하여 웨이퍼(5)를 예를들면 섭씨 300 내지 1000 도로 급가열 된다.
또한, 웨이퍼 설치링(15)의 근방의 제 2 처리실(2)의 상부에는, 제 2 처리실(2)내를 진공배기하기 위한 예를들면 2 개의 배기구(21a),(21b)가 형성된다.
이들 배기구(21a),(21b)는 제 2 처리실(2)내를 소망의 압력으로 감압 및 반응가스등을 배출 가능하도록, 진공펌프 예를들면 터어보분자 펌프(도시않됨)등에 접속된다.
제 2 처리실(2)의 바닥부에는, 막성장용 가스, 캐리어 가스, 에칭가스등을 도입하기 위한 다수의 작은 가스도입구(22a),(22b)가 형성된다.
이 가스 도입구(22a),(22b)는, 도시하지 않은 유량 제어기구 예를들면 매스플로우콘트롤러(Mass Flow Controller)를 통하여 가스공급원에 접속된다.
웨이퍼 설치링(15)과 가스도입구(22a),(22b)의 사이에는, 가스도입구(22a),(22b)에서 제 2 처리실(2)내로 도입된 가스의 흐름을 제어하기 위한, 예를들면 스텝핑 모우터등의, 직선이동하는 이동기구를 갖춘 원반형상 제어판(24)이 형성된다.
이와같이하여 제 2 처리실(2)이 구성된다.
제 1 도에 나타낸 바와같이, 제 1 처리실(1)의 옆에는 게이트 밸브(25a)가, 제 2 처리실(2)의 측부에는 게이트 밸브(25b)가 각각 형성된다.
이들 게이트 벨브(25a),(25b)의 개폐는, 도시하지 않은 수단에 의하여 자동제어가능하다.
이들 게이트 밸브(25a),(25b)를 통하여 제 1 처리실(1)및 제 2 처리실(2)은, 반송실(3)에 접속된다.
반송실(3)에는, 웨이퍼(5)를 제 1 처리실(1)및 제 2 처리실(2)내로 반입 또는 반출하기 위한, 예를들면 신축회전이 자유로운 헨드아암(26a),(26b)이 형성된다.
반송실(3)은, 반송실(3)내를 원하는 압력으로 감압하는 진공펌프(도시않됨)에 접속된다.
또한, 반송실(3)은, 게이트 밸브(27a),(27b)를 통하여, 실리콘웨이퍼(5)를 수납하는 수납부(4)에 접속된다.
수납부(4)에는, 실리콘 웨이퍼(5)를 예를 들면 25 매, 소정의 간격으로 적재수납 가능한 얹어놓는대(도시않됨)가 내장되어 있다. 이상과 같이하여, 에칭 및 CVD를 진공중에서 연속하여 행하는 장치가 구성되어 있다.
또한, 이 장치의 동작은 도시하지 않은 제어 기구에 의하여 제어된다. 다음에, 이상 설명한 제 1 도에 나타낸 장치를 이용한, 실리콘 웨이퍼(5)에 대한 드라이에칭 및 CVD를 설명한다.
먼저, 게이트 밸브(27a)를 열고, 수납부(4)내의 캐리어(28)로부터 소정의 실리콘 웨이퍼(5)를, 미리 감압, 예를들면 10-3내지 10-4Torr 로 유지된 반송실(3)의 핸드아암(26)에 의하여 꺼낸다.
이때, 게이트 밸브(25a),(25b)는, 닫은 상태이며, 제 1 처리실(1)및 제 2 처리실(2)내는 진공펌프에 의하여 소정의 저압으로 유지되어 있다.
또한, 웨이퍼(5)의 꺼냄과 동시에 게이트 밸브(27a)는 자동적으로 닫힌다.
다음에, 제 1 처리실(1)의 게이트 밸브(25a)를 열고, 핸드아암(26)에 의하여(5)를 제 1 처리실(1)내로 반입한다.
이때, 웨이퍼 유지부재(9)는 승강기구(8)에 의하여 하강한 상태이며, 웨이퍼(5)피처리면이 아래쪽으로 향하도록 웨이퍼(5)를 웨이퍼 유지부재(9)상에 얹어놓는다.
그리고 승강기구(8)에 의하여 웨이퍼 유지부재(9)를 승강시켜, 웨이퍼(5)의 둘레부를 웨이퍼 설치판(6)과 웨이퍼 유지부재(9)로 끼워, 고정한다.
이 웨이퍼(5)의 설치판(6)으로의 고정이 종료하면, 핸드아암(26)을 반송실(3)내로 수납하고, 게이트 밸브를 닫는다. 다음에, 실리콘 웨이퍼(5)의 피처리면에 형성된 자연산화막을 드라이 에칭에 의하여 제거하는 세정처리를 행한다.
먼저, 제 1 처리실(1)내를 소망의 감압상태, 예를들면 200mmTorr로 유지하도록, 진공펌프에 의하여 배기한다.
그리고 가스 도입관(12a),(12b)로부터 예를들면 가스도입관(12a)에서는 H2가스, 가스도입관(12b)에서는 NF3가스를 도시하지 않은 유량제어 기구에서 이들 가스의 유량을 조절하면서, 석영실(11)내로 도입한다.
이와 동시에, 전극(13a)에 예를들면 수십 W 의 전력을 인가하면, 전극(13a),(13b)사이에 방전이 생기게 되고, 가스 플라즈마가 형성된다.
이에 의하여 형성된 플라즈마화된 처리가스가 웨이퍼(5)의 표면에 공급되어, 웨이퍼(5)표면의 자연 산화막을 에칭한다.
이 애칭을 소정시간, 예를들면 10 초간 행하고, 웨이퍼(5)표면의 자연 산화막의 정확한 제거를 행한다.
또한, H2가스 대신 N2가스를 사용하여도 좋다.
그후, 이들가스의 공급 및 방전을 정지하고, 웨이퍼(5)의 피처리면 상에, CVD 에 의하여 고융점 금속을 형성하기 위하여, 웨이퍼(5)를 제 1 처리실부터 제 2 처리실(2)로 진공증에 반송한다. 먼저, 게이트 밸브(25a)를 열고, 핸드아암(26)에 의하여 웨이퍼(5)를 제 1 처리실로부터 반송실(3)로 옮긴다.
그리고 게이트 밸브(25a)를 닫고, 핸드아암(26)을 소정각도 회전시킨다.
그후, 제 2 처리실(2)의 게이트 밸브(25b)를 연다.
그리고, 웨이퍼(5)를 핸드아암(26)에 의하여 제 2 처리실(2)로 반입한다.
제 2 처리실(2)에 있어서, 승강기구(17)에 의하여 웨이퍼 유지부재(18)는 하강한 상태이고, 웨이퍼(5)는 피처리면을 아래로 향하여 웨이퍼 유지부재(18)상에 얹어 놓는다.
다음에, 승강기구(17)에 의하여 웨이퍼 유지부재(18)가 상승하고, 웨이퍼(5)는 그 둘레부를 웨이퍼 설치링(15)과 웨이퍼 유지부재(18)사이에 끼워 웨이퍼 설치링(15)에 고정된다.
이 웨이퍼 설치링(15)에로의 고정이 종료하면, 핸드아암(26)은 반송실(3)내에 수납하고, 게이트 밸브(25b)를 닫는다.
그후, 웨이퍼(5)의 피처리면에 CVD 에 의하여 고융점 금속층의 형성을 다음과 같이 행한다.
즉, 먼저, 제 2 처리실(2)내를 소정의 감압상태, 예를들면 100 내지 200 mmTorr로 유지하도록 진공펌프로 배기한다.
다음에, 할로겐램프(20)에 의하여, 석영유리제의 창을 통하여 웨이퍼(5)의 뒷면을 조사하여 웨이퍼(5)를 급가열한다.
이때, 웨이퍼(5)로부터 방사되는 적외선을 파이로미터(Pyrometer)를 사용하여 검출함으로써, 또는 고감도 열전대를 사용하여 웨이퍼(5)의 온도를 직접 검출함으로써, 웨이퍼(5)의 피처리면의 온도를 예를들면 40 내지 530℃ 로 제어한다.
그리고 가스 도입구(22a),(22b)로부터 제 2 처리실(2)내로, 막성장 가스 예를들면 WF6및 SiH4와, 캐리어 가스 예를들면 H2및 Ar을 흘리고, CVD를 행한다.
그 결과, 웨이퍼(5)의 피처리면에 형성된 구멍등에 금속 예를들면 W(텅스텐)가 선택적으로 퇴적된다.
퇴적되는 금속으로서는 W(텅스텐)에 한하지 않고, WSi(규화 텅스텐), 다결정 실리콘 등을 이용하는 것도 가능하다.
소망의 금속층의 형성이 종료하면, 반응가스의 도입이 정지되고, 승강기구(17)에 의하여 웨이퍼 유지부재(18)가 웨이퍼(5)를 유지한 상태에서 하강하고, 게이트 밸브(25b)가 열린다.
그리고 신축회전이 자유로운 핸드아암(26)에 의하여 웨이퍼(5)가 제 2 처리실(2)에서 반출됨과 함께, 게이트 밸브(25b)가 닫히고, CVD 공정이 완료한다.
그후, 캐리어(28)내로 미처리웨이퍼가 있는지의 여부를 확인하고, 미처리웨이퍼가 있는 경우, 다시 상술한 드라이에칭 및 CVD를 행하고, 미처리 웨이퍼가 없을 때 모든 조작이 종료한다.
이상 설명한 방법에 따라 여러 가지의 크기의 접촉구멍내로 텅스텐을 선택적으로 퇴적한 경우의 접촉저항을, 드라이에칭을 행하지 않는 경우와 비교한 데이터를 제 5 도에 나타낸다.
제 5 도에 있어서 곡선(a)은 본 발명의 방법에 따라 드라이 에칭을 실시한 경우, 곡선(b)은 드라이 에칭을 행하지 않은 경우를 나타낸다.
제 5 도로부터 분명한 바와 같이, 본 발명의 방법에 의하면, 접촉 구멍의 직경에 관계없이 낮은 접촉저항이 얻어지지만, 드라이 에칭을 행하지 않은 경우에는 접촉저항이 높고, 또한 접촉구멍의 지름에 크게 영향을 받는다.
다음에 이상 설명한 드라이 에칭 및 CVD 의 연속 공정을 MOS 트랜지스터의 게이트 전극의 형성 및 소오스 및 드레인 전극의 형성에 적용한 예에 대해 설명한다.
제 6a 도 내지 제 6f 도는, MOS 트랜지스터의 제조공정을 나타내는 단면도이다.
또한, 게이트 전극의 형성을 위한 장치로서는, 제 7 도에 나타낸 장치를 사용한다.
이 장치는, 제 1 도에 나타낸 장치에, 제 2 처리실(2)과 동일한 구조를 갖는 게 3 처리실(2)을 게이트 밸브(25b)를 통하여 착설한 구성을 가진다.
먼저, 제 6a 도에 나타낸 바와같이, P형 실리콘 웨이퍼(31)의 표면에, 게이트 절연막으로 되는 열 산화막(32)(두께 : 100Å)을 형성한후, 제 7 도에 나타낸 장치의 제 3 처리실(2)내에서 제 6b 도에 나타낸 바와같이, n 형 다결정질 실리콘(33)(두께 : 1500Å)을 형성한다.
다음에, 실리콘 웨이퍼(31)를 제 3 처리실(2)에서 반송실(3)로, 또한 제 1 처리실(1)로 이동하고 여기서 드라이에칭을 행하여, 다결정질 실리콘(33)표면의 자연산화막을 제거한다.
다음에, 실리콘 웨이퍼(31)를 제 1 처리실(1)에서 반송실(3)로, 다시 제 2 처리실(2)로 이동하고, 여기서 CVD 에 의하여 제 6c 도에 나타낸 바와같이 텅스텐 규화물층(34)을 형성한다. 그후, 제 6d 도에 나타낸 바와같이, 다결정질 실리콘(33)및 텅스텐 규화물층(34)을 패턴형성하여, 다결정질 실리콘(33)및 텅스텐 규화물층(34)으로 되는 게이트 전극(35)을 형성한다.
다음에, 게이트 전극(35)을 마스크로서 사용하여 As를 찍고, 열처리하여, 제 6e 도에 나타낸 바와같이, 소오스 및 드레인 영역(36),(37)을 형성하고, 다시 전체면에 층간 절연막(38)을 형성한 후, 소오스 및 드레인영역(36),(37)상의 열산화막(32)및 층간절연막(38)에 접촉구멍을 형성한후, 전체면에 도전물질을 퇴적하고, 다시 패턴형성하여, 제 6f 도에 나타낸 바와같이 소오스 및 드레인 전극(39),(40)을 형성한다.
이와같이 하여 MOS 트랜지스터가 제조된다.
또한 제 1 도에 나타낸 장치를 사용하여 제 6f 도에 나타낸 소오스 및 드레인 전극(39),(40)의 형성에 본 발명의 에칭과 퇴적의 연속조작을 적용함이 가능하다.
즉, 접촉구멍을 형성한 후, 제 1 처리실(1)내에서 드라이에칭을 실시하고, 소오스 및 드레인 영역(36),(37)의 노출면의 자연산화막을 제거하고, 다음에 제 2 처리실(2)내에서 CVD 에 의하여 도전물질을 퇴적하며, 다음에 알루미늄으로 되는 상호접속층을 실시하여도 좋다.
상술한 바와같이 이 실시예에 의하면, 피처리기판 예를들면 반도체 웨이퍼의 자연산화막을 제거하여 피처리기판상에 고융점금속을 막형성할 때, 자연산화막의 제거용의 처리실과, 막형성용의 처리실을 각각 독립하여 형성하고, 진공상태중에서 웨이퍼를 반송함으로써, 웨이퍼가 대기에 휩쓸리지 않기 때문에, 자연 산화막에 의한 악영향을 방지하고 막형성처리를 정확하게 행할 수 있다.
또한, 각각의 처리를 전용의 처리실에서 행하므로, 중금속의 오염대책을 행하여 보다 정확한 처리를 행할 수 있다.
본 발명은 상기 실시예에 한정하는 것은 아니고, 처리실은, 2 개가 아니고 3 개 이상이어도 상관없다.
또한, 피처리기판은, 반도체 웨이퍼가 아니고 액정 텔리비젼등에 사용되는 LCD 기판등이라도 좋다.
또한, 피에칭막은, 반도체 웨이퍼에 형성된 자연산화막(SiO2)이 아니고, 인공적으로 형성한 SiO2막이어도 좋으며, 다른 산화막에도 응용가능하다.
또한, 에칭처리는 플라즈마 에칭이 아니어도 좋고, 에칭가스를 여기상태로 하는 것이라면 어떤 것이라도 좋다.
또한, 에칭처리후의 막형성 처리도 어떠한 것도 좋고, 예를들면 플라즈마 CVD 처리로 행하여도 좋다.
Claims (17)
- 비산화성 분위기로 유지된 제 1 처리실(1)내에서 기판 표면을 드라이 에칭에 의하여 처리하여 기판 표면의 자연 산화막을 제거하는 공정; 처리된 기판을 상기 제 1 처리실(1)로부터 제 2 처리실(2)로, 비산화성분위기를 유지하면서 반송하는 공정; 및 상기 제 2 처리실(2)내에서 감압 CVD 에 의하여 기판 표면에 고융점금속 또는 고융점금속화합물로 이루어지는 도전층을 형성하는 공정을 구비하는 도전층의 막 형성방법.
- 제 1 항에 있어서, 상기 드라이에칭은, 플라즈마를 사용한 화학적 드라이 에칭인 방법.
- 제 1 항에 있어서, 상기 드라이 에칭은, H2가스와 NF3가스를 상기 제 1 처리실(1)로 도입하고, 고주파전원을 인가함으로써 행해지는 방법.
- 제 1 항에 있어서, 상기 드라이 에칭은, N2가스와 NF3가스를 상기 제 1 처리실(1)로 도입하고, 고주파전원을 인가함으로써 행해지는 방법.
- 제 1 항에 있어서, 상기 고융점금속은 텅스텐인 방법.
- 제 1 항에 있어서, 상기 고융점 금속 화합물은 텅스텐 규화물인 방법.
- 제 1 항에 있어서, 상기 감압 CVD 는, 상기 기판을 가열하고, 상기 제 2 처리실(2)내로 WF6가스 및 SiH4가스를 도입함으로써 행해지는 방법.
- 반도체 기판 표면에 게이트 산화막을 형성하는 공정; 이 게이트 산화막상에 다결정 실리콘층을 형성하는 공정; 비산화성 분위기에 유지된 제 1 처리실(1)내에서 다결정 실리콘층 표면을 드라이 에칭에 의하여 처리하여 다결정 실리콘층 표면의 자연산화막을 제거하는 공정; 처리된 기판을 상기 제 1 처리실(1)로부터 제 2 처리실(2)로 비산화성 분위기를 유지하면서 반송하는 공정;상기 제 2 처리실(2)내에서 감압 CVD 에 의하여 다결정 실리콘층 표면에 고융점 금속규화물층을 형성하는 공정; 및 다결정 실리콘층 및 고융점 금속 규화물층을 패턴형성하여 다결정 실리콘 층 및 고융점 금속 규화물층으로 이루어지는 게이트 전극을 형성하는 공정을 구비하는 MOS 형 반도체 장치의 게이트 전극의 형성방법
- 제 8 항에 있어서, 상기 드라이에칭은 플라즈마를 사용한 화학적 드라이 에칭인 방법.
- 제 8 항에 있어서, 상기 드라이에칭은 H2가스와 NF3가스를 상기 제 1 처리실(1)내로 도입하고, 고주파 전원을 인가함으로써 행해지는 방법.
- 제 8 항에 있어서, 상기 드라이에칭은 N2가스와 NF3가스를 상기 제 1 처리실(1)내로 도입하고, 고주파 전원을 인가함으로써 행해지는 방법.
- 제 8 항에 있어서, 상기 고융점 금속규화물은, 텅스텐 규화물인 방법.
- 제 8 항에 있어서, 상기 감압 CVD 는, 상기 기판을 가열하고, 상기 제 2 처리실 내로 WF6가스 및 SiH4가스를 도입함으로써 행해지는 방법.
- 반도체 기판 표면에 게이트 산화막 및 게이트 전극을 형성하는 공정; 반도체 기판에 불순물을 도입하여 소오스 및 드레인 영역을 형성하는 공정; 비산화성 분위기로 유지된 제 1 처리실(1)내에서 소오스 및 드레인 영역 표면을 드라이 에칭에 의하여 처리하여 소오스 및 드레인 영역 표면의 자연산화막을 제거하는 공정; 처리된 기판을 제 1 처리실(1)로부터 제 2 처리실(2)로, 비산화성 분위기를 유지하면서 반송하는 공정; 및 제 2 처리실(2)내에서 감압 CVD 에 의하여 소오스 및 드레인 영역 표면에 고용점금속을 퇴적하는 공정을 구비하는 MOS 형 반도체 장치의 소오스 및 드레인 전극의 형성방법.
- 제 14 항에 있어서, 상기 드라이에칭은, 플라즈마를 사용한 화학적 드라이 에칭인 방법.
- 제 14 항에 있어서, 상기 드라이 에칭은, H2가스와 NF3가스를 상기 제 1 처리실(1)내로 도입하고, 고주파 전원을 인가함으로써 행해지는 방법.
- 제 14 항에 있어서, 상기 드라이에칭은, N2가스와 NF3가스를 상기 제 1 처리실(1)내로 도입하고, 고주파 전원을 인가함으로써 행해지는 방법.
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