KR0127532Y1

KR0127532Y1 - 64/8khz composit clock generation circuit using memory

Info

Publication number: KR0127532Y1
Application number: KR2019930030372U
Authority: KR
Inventors: 손수현
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-12-29
Filing date: 1993-12-29
Publication date: 1998-11-02
Also published as: KR950021876U

Abstract

본 고안은 DDS(Dataphone Digital Service) 망에 사용되는 바이트 동기용 64/8KHZ 콤포지트 클럭발생회로에 관한 것으로, 특히 회로가 간단하고 기억소자를 사용하여 파형 및 위상을 쉽게 수정할 수 있는 메모리를 64/8KHZ 콤포지트 클럭발생 회로에 관한 것이다.The present invention relates to a 64 / 8KHZ composite clock generation circuit for byte synchronization used in a DDS (Dataphone Digital Service) network. In particular, a 64 / 8KHZ memory for which the circuit is simple and the waveform and phase can be easily modified using a memory device The present invention relates to a composite clock generation circuit.

따라서, 본 고안은 기억소자를 사용하여 회로를 간소화하고 파형조작을 용이하게 하는 메모리를 이용한 64/8KHZ 콤포지트 클럭발생회로를 제공함에 있다.Accordingly, the present invention provides a 64 / 8KHZ composite clock generation circuit using a memory that simplifies a circuit and facilitates waveform manipulation using a memory device.

이와 같은 본 고안의 목적을 달성하기 위한 수단은 시스템으로 부터 2048KHZ 및 8KHZ 클럭을 입력받아 해당 클럭을 발생하는 클럭발생수단과, 콤포지트 클럭의 파형 정보를 저장하여 이 정보를 이용하는 기억소자수단과, 정확한 파형 형태를 발생시키기 위한 메모리의 출력을 플립플롭에 저장하는 리타이밍 수단으로써 달성되는 것으로, 이하 본 고안을 첨부된 도면에 의거 상세하게 설명하면 다음과 같다.Means for achieving the object of the present invention is the clock generation means for receiving the 2048KHZ and 8KHZ clocks from the system to generate the clock, the storage element means for storing the waveform information of the composite clock and using this information, and This is achieved by a retiming means for storing an output of a memory for generating a waveform shape in a flip-flop, which will be described in detail with reference to the accompanying drawings.

Description

64 / 8KHZ Composite Clock Generation Circuit Using Memory

제1도는 종래 콤포지트 클럭 발생회로의 구성도.1 is a configuration diagram of a conventional composite clock generation circuit.

제2도는 제1도의 출력 파형도.2 is an output waveform diagram of FIG.

제3도는 본 고안 메모리를 이용한 64/8KHZ 콤포지트 클럭발생회로의 구성도.3 is a configuration diagram of a 64 / 8KHZ composite clock generation circuit using the inventive memory.

제4도는 제3도의 보다 상세한 회로도.4 is a more detailed circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 클럭발생부 2 : 기억소자부10: clock generator 2: memory element

30 : 리타이밍부30: retiming part

종래 콤포지트 클럭 발생회로의 구성도는 제1도에 도시된 바와 같이, 시스템 클럭을 공급받아 콤포지트 클럭(64/8KHZ)을 발생하는 클럭발생부(1)와, 매 64KHZ 마다 극성을 반전시키는 복극성 발생부(2)와, 64KHZ 클럭의 8번째 마다 극성반전을 중지 시키는 부호 위반부(3)와, 5/8는 마크하고 3/8은 공백으로 채우는 5/8 진폭생성부(4)로 구성된다.As shown in FIG. 1, the conventional composite clock generation circuit has a configuration of a clock generator 1 receiving a system clock to generate a composite clock (64 / 8KHZ) and a bipolarity inverting polarity every 64KHZ. A generator 2, a code violation unit 3 for stopping the polarity inversion every 8th of the 64KHZ clock, and a 5/8 amplitude generator 4 where 5/8 is marked and 3/8 is filled with blanks. do.

이와 같이 구성된 종래 콤포지트 클럭 발생회로는 시스템으로 부터 시스템 클럭을 제공받아 상기 클럭발생부(1)는 필요한 256KHZ, 64KHZ 및 8KHZ를 생성하고 상기 복극성 발생부(2)는 이때 64KHZ 클럭으로 매클럭마다 극성을 바꾸도록 하고 상기 부호 위반부(3)는 복극성 발생부(2)의 매 8번마다 1번씩 펄스를 가하여 위상반전을 중지시킨다.The conventional composite clock generation circuit configured as described above receives the system clock from the system, and the clock generator 1 generates the necessary 256KHZ, 64KHZ, and 8KHZ, and the bipolarity generator 2 at this time every 64KHZ clock. The polarity change unit 3 changes the polarity and stops phase inversion by applying a pulse once every eight times of the bipolarity generator 2.

이렇게 상기한 과정을 거쳐 출력된 신호는 5/8 진폭생성부(4)를 거쳐 위상 반전된 펄스를 주기가 64KHZ의 5/8가 될 때마다 최종적으로 제2도 결과의 콤포지트 클럭이 생성되도록 하고 있다.The signal output through the above process is a composite clock of the result of FIG. 2 finally generated whenever the period of the phase-inverted pulse through the 5/8 amplitude generator 4 becomes 5/8 of 64KHZ. have.

그러나, 이와 같은 종래의 기술은 다수의 논리소자와 카운터 회로등이 소요되며 이에 따라 회로 집적도를 향상시키기 어렵고 정확한 파형과 위상을 조작하기 어려운 문제점이 있다.However, such a conventional technology requires a number of logic elements and counter circuits, and thus, it is difficult to improve circuit integration and to manipulate waveforms and phases accurately.

따라서, 본 고안은 기억소자를 사용하여 회로를 간호화하고 파형조작을 용이하게 하는 메모리를 이용한 64/8KHZ 콤포지트 클럭발생회로를 제공함에 있다.Accordingly, the present invention provides a 64 / 8KHZ composite clock generation circuit using a memory that uses a memory device to nurture a circuit and facilitates waveform manipulation.

제3도는 본 고안 메모리를 이용한 64/8KHZ 콤포지트 클럭 발생회로의 구성도로써, 먼저 시스템으로 부터 출력되는 2048KHZ 및 8KHZ 클럭을 입력받아 해당클럭신호를 발생하는 클럭발생부(10)와, 상기 클럭발생부(10)의 신호를 처리하고 번지값에 따라 기억된 정보를 출력하는 기억소자부(20)와, 상기 기억소자부(20)의 신호를 정확한 파형으로 출력시키는 리타이밍부(30)로 구성된다.3 is a configuration diagram of a 64 / 8KHZ composite clock generation circuit using the inventive memory, which includes a clock generator 10 which receives 2048KHZ and 8KHZ clocks output from a system and generates a corresponding clock signal, and the clock generation A storage element section 20 for processing the signal of the section 10 and outputting the stored information according to the address value, and a retiming section 30 for outputting the signal of the storage element section 20 in an accurate waveform. do.

이와 같이 구성된 본 고안의 작용, 효과에 대해 첨부된 도면에 의거 상세하게 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the operation, the effect of the present invention configured as described above.

시스템 클럭 2048KHZ 및 8KHZ를 공급받아 2진 리플카운터를 동작시켜 7종의 클럭(4KHZ, 8KHZ, 16KHZ, ....., 512KHZ)을 생성하는 클럭발생부(10)는 512KHZ 클럭을 제외한 클럭 6종을 메모리의 어드레스로 입력시킨다.The clock generator 10 which generates 7 kinds of clocks (4KHZ, 8KHZ, 16KHZ, ....., 512KHZ) by operating the binary ripple counter with the system clocks 2048KHZ and 8KHZ supplied is a clock 6 except the 512KHZ clock. The species is input to the memory address.

어드레스 값에 따라 기억된 정보들이 출력시키는 기억소자부(20)는 메모리에 출력된 정보(D0: +극성, D1: -극성)를 클럭발생부에서 생성된 512KHZ 클럭으로 읽어서 정확한 파형을 얻을 수 있도록 플립플롭을 사용하여 리타이밍부(30)를 구성하고 있다.The memory device 20 outputting the stored information according to the address value reads the information (D0: + polarity, D1: -polarity) output to the memory to the 512KHZ clock generated by the clock generator to obtain an accurate waveform. The retiming section 30 is configured using a flip flop.

제4도는 상기 제3도의 보다 상세한 회로도이다.4 is a more detailed circuit diagram of FIG.

이상에서 설명한 바와 같이, 본 고안은 최소한의 부품을 사용하여 시스템 집적도를 향상시키고 파형 및 위상의 조작 및 변경을 용이하게 할 수 있는 효과가 있다.As described above, the present invention has the effect of improving the system integration degree and facilitating the manipulation and change of waveforms and phases using minimal components.

Claims

A binary ripple counter that receives a system clock and generates a plurality of clocks having different frequencies, and receives a clock other than the high frequency clock among the plurality of clocks as address information, and stores the waveform of the corresponding address among the waveform information of the stored composite clock. And a memory for outputting information, and a plurality of flip-flops for receiving a high frequency clock as a clock pulse and generating a composite clock pulse from the waveform information.