JPWO2004061931A1 - 多層配線構造を有する半導体装置およびその製造方法 - Google Patents
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Abstract
多層配線構造は、第１の層間絶縁膜と、前記第１の層間絶縁上に形成された第２の層間絶縁膜と、前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、前記配線溝を充填する配線パターンと、前記ビアホールを充填するビアプラグとよりなり、前記ビアプラグは前記配線パターンの表面にコンタクトし、前記配線パターンは前記表面に凹凸を有し、前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする。
Description
本発明は、半導体装置及びその製造方法に関し、特に多層配線構造を有する半導体装置及びその製造方法に関する。
微細化技術の進展に伴い、半導体集積回路の集積密度は年々向上しているが、かかる集積密度の増大に伴い、半導体集積回路中における配線抵抗および配線容量に起因する配線遅延の問題が顕在化している。かかる配線遅延の問題に鑑み、最近では低抵抗のＣｕを配線パターンとして使用し、また低誘電率の有機膜を層間絶縁膜として使用する技術が研究されている。
従来よりＣｕをドライエッチングによりパターニングする有効な方法が知られていないため、Ｃｕを配線パターンに使う場合には、層間絶縁膜中に配線溝及びコンタクトホールを先に形成し、これをＣｕで埋めるいわゆるデュアルダマシン法が使われている。デュアルダマシン法では、コンタクトホールと配線溝をＣｕ等の配線材料により埋め込み、さらに化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により不要部分の配線材料を研磨・除去することによりコンタクトホール及び配線溝に埋め込まれた、平坦化された配線パターンを形成する。デュアルダマシン法によれば、幅の狭い高アスペクト比の配線パターンをエッチングにより形成する必要がなく、また配線間の微細なスペースを層間絶縁膜により埋め込む必要もなく、非常に微細化された配線パターンを容易に形成することができる。デュアルダマシン法による多層配線構造の形成は、配線のアスペクト比が高くなるほど、また配線総数が増大するほど有効であり、超微細化半導体装置の製造コストの削減に大きく寄与する。
微細化技術の進展に伴い、半導体集積回路の集積密度は年々向上しているが、かかる集積密度の増大に伴い、半導体集積回路中における配線抵抗および配線容量に起因する配線遅延の問題が顕在化している。かかる配線遅延の問題に鑑み、最近では低抵抗のＣｕを配線パターンとして使用し、また低誘電率の有機膜を層間絶縁膜として使用する技術が研究されている。
従来よりＣｕをドライエッチングによりパターニングする有効な方法が知られていないため、Ｃｕを配線パターンに使う場合には、層間絶縁膜中に配線溝及びコンタクトホールを先に形成し、これをＣｕで埋めるいわゆるデュアルダマシン法が使われている。デュアルダマシン法では、コンタクトホールと配線溝をＣｕ等の配線材料により埋め込み、さらに化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により不要部分の配線材料を研磨・除去することによりコンタクトホール及び配線溝に埋め込まれた、平坦化された配線パターンを形成する。デュアルダマシン法によれば、幅の狭い高アスペクト比の配線パターンをエッチングにより形成する必要がなく、また配線間の微細なスペースを層間絶縁膜により埋め込む必要もなく、非常に微細化された配線パターンを容易に形成することができる。デュアルダマシン法による多層配線構造の形成は、配線のアスペクト比が高くなるほど、また配線総数が増大するほど有効であり、超微細化半導体装置の製造コストの削減に大きく寄与する。
図１Ａ〜１Ｋは従来の典型的なデュアルダマシン法による多層配線構造の形成工程を示す。
図１Ａを参照するに、図示を省略するトランジスタなどの活性素子が形成されたＳｉ基板１１上には、絶縁膜１１Ａを介してポリシリコン，Ｗ，Ｃｕ等の下層配線パターン２０が形成されており、前記下層配線パターン２０上にはＳｉＮあるいはＳｉＣよりなる第１のエッチングストッパ膜２２がプラズマＣＶＤ法などの堆積法により形成される。以下の説明は、前記下層配線パターン２０がＣｕ配線パターンである場合について行う。
前記エッチングストッパ膜２２上にはさらに低誘電率無機絶縁膜あるいは有機炭化水素ポリマなどの低誘電率有機絶縁膜よりなる第１の層間絶縁膜２４が典型的にはスピンオン法により形成され、さらに前記層間絶縁膜２４上にはＳｉＮあるいはＳｉＣなどよりなる第２のエッチングストッパ膜２６がプラズマＣＶＤ法より形成される。
前記エッチングストッパ膜２６上には第２の層間絶縁膜２８が同様にして形成され、前記層間絶縁膜２８上にはさらにＳｉＮあるいはＳｉＣなどよりなる第３のエッチングストッパ膜３０が、プラズマＣＶＤ法などにより形成される。
図１Ａの工程では前記エッチングストッパ膜３０上にレジストパターンＲ１が形成されるが、前記レジストパターンＲ１中にはレジスト開口部Ｒａが、多層配線構造中に形成される第１層目の配線溝に対応して形成される。
次に図１Ｂの工程で、前記レジストパターンＲ１をマスクに前記ＳｉＮ膜３０に対してドライエッチングを行ない、前記レジスト開口部Ｒａに対応した開口部を前記エッチングストッパ膜３０中に形成する。さらに、前記開口部の形成の後、前記レジストパターンＲ１をアッシングにより除去し、前記ＳｉＮ膜３０をマスクに前記層間絶縁膜２８をドライエッチングし、前記層間絶縁膜２８中に前記レジスト開口部Ｒａに対応した配線溝２８Ａを形成する。
次に図１Ｃの工程で前記図１Ｂの構造上に、前記エッチングストッパ膜３０を覆うように、また前記配線溝２８Ａを充填するようにレジスト膜Ｒ２を形成し、さらにこれをパターニングして前記配線溝２８Ａ中に、前記配線溝中に形成されるビアホールに対応したレジスト開口部Ｒｂを形成する。
さらに図１Ｄの工程において前記エッチングストッパ膜２６を、前記レジストパターンＲ２をマスクにドライエッチングし、前記レジスト開口部Ｒｂに対応した開口部を前記エッチングストッパ膜２６中に形成する。
図１Ｄの工程では、さらに前記層間絶縁膜２４を前記エッチングストッパ膜２６および３０をマスクにドライエッチングすることにより、前記層間絶縁膜２４中に、前記レジスト開口部Ｒｂに対応して、前記エッチングストッパ膜２２を露出するビアホール２４Ａを形成する。
さらに図１Ｅの工程において前記ビアホール２４Ａの底に露出されたエッチングストッパ膜１２をエッチングにより除去し、コンタクトホール２８の底にＣｕ配線パターン１０を露出した後、図１Ｆの工程において図１Ｅの構造上にＴａＮ膜などの導電性窒化膜を含むバリアメタル膜３２をスパッタリング法等により堆積し、前記配線溝２６及びコンタクトホール２８の表面を前記バリアメタル膜３２およびシードＣｕ膜により覆う。
なお、図１Ｅの構造を形成するにあたり、先にビアホール２４Ａを形成し、その後で配線溝２８Ａを形成する工程を採用することも可能である。
次に図１Ｇの工程において前記配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４を電解めっき法により形成し、さらにこれを窒素あるいはＡｒなどの不活性雰囲気中で熱処理することによりＣｕ層３４中の結晶粒を成長させ、安定な微構造を形成する。
次に図１Ｈの工程において前記層間絶縁膜２８上のＣｕ層３４、バリアメタル膜３２およびエッチングストッパ膜３０を化学機械研磨（ＣＭＰ）により除去し、図１Ｈに示す平坦化された構造を得る。図１Ｈの構造においては前記配線溝２８Ａを充填するようにＣｕ配線パターン３４Ａが形成され、さらに前記Ｃｕ配線パターン３４Ａから前記ビアホール２４Ａを充填するようにＣｕプラグ３４Ｂが延出する。前記Ｃｕ配線パターン３４ＡとＣｕプラグ３４Ｂとは第１の配線層３１を構成する。
次に図１Ｈの構造は図１Ｉの工程においてＨ２，ＮＨ３，Ｎ２あるいは希ガスのプラズマにより処理され、その結果、図１ＨのＣＭＰ工程の際にＣｕ配線パターン３４Ａの表面に生じた汚染がプラズマにより除去される。
図１Ｉの工程の後、図１Ｊの工程において図１Ｉの構造上に前記Ｃｕ配線パターン３４Ａを覆うように、ＳｉＮなどよりなるキャップ膜３５が形成され、さらにこのキャップ膜３５を先のエッチングストッパ膜２２と同様に使って図１Ａ〜１Ｈの工程を繰り返すことにより、図１Ｋに示すように、前記第１の配線層３１上に第２の配線層４１が形成された多層配線構造が形成される。
前記キャップ膜３５を設けることにより、Ｃｕ配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制され、上層の配線層形成プロセスに伴って下層配線層中に生じる欠陥の発生が、また様々な条件下における多層配線構造の使用に伴って配線層中に生じる欠陥の発生が抑制される。また先に説明した図１Ｉの表面処理工程を行うことにより、前記配線パターン３４Ａとキャップ層３５との密着性が向上する。図１Ｉの工程による密着性の向上については、特開２０００−２００８３２号公報を参照。
一方、このようなＣｕ多層配線構造を有する半導体装置に対して高温で通電試験を行った場合、Ｃｕ原子が配線層表面を移動し、後にボイドなどの欠陥を生成させる現象が知られている。例えば通電試験は試験時間を短縮するため４００℃程度の温度で行われることが多いが、このような試験の結果、図２に示すように、Ｃｕ配線層２０中にボイドないし欠陥２０Ｘが形成されることがある。ただし図２は図１Ｋ中、破線で囲んだ部分の拡大図である。
図２を参照するに、前記Ｃｕ配線層２０は各々結晶粒界２０ｂで画成された多数のＣｕ結晶粒２０ｇより構成されているのがわかる。図示は省略するが、同様な微構造は、Ｃｕプラグ３４Ｂ中にも形成されている。
このようなボイド２０Ｘの形成は、Ｃｕ配線層２０中においてＣｕ原子が結晶粒界２０ｂに沿って図中に矢印で示すように拡散し、その結果形成されるものと考えられる。同様な欠陥は、配線パターン３４Ａにおいても、またビアプラグ３４Ｂにおいても生じ得る。このようなボイドの形成は、特にＣｕプラグ３４Ｂとコンタクトしている部分に発生した場合、多層配線構造の信頼性に対して深刻な問題となる。
また従来、図１Ｉのプラズマによる表面処理工程の後、図１Ｊのキャップ層３５の堆積に先立って、被処理基板を４００℃程度の温度に加熱することが行われているが、このような工程において、図３Ａ，３Ｂに示すように、Ｃｕ配線パターン３４Ａの表面に突起３４Ｘが形成されることがある。ただし図３Ａ，３Ｂは図１Ｉ中、破線で囲んだ部分のそれぞれ拡大断面図および拡大平面図を示す。
図３Ａ，３Ｂを参照するに、前記Ｃｕ配線パターン３４Ａは各々結晶粒界３４ｂにより画成された多数のＣｕ結晶粒３４ｇより構成されており、前記突起３４Ｘは主に三つの結晶粒界３４ｂが交わるいわゆる三重点に対応して形成されているのがわかる。
このように突起３４Ｘは結晶粒界３４ｂに対応して形成されており、このことから、突起３４Ｘも結晶粒界３４ｂに沿って生じるＣｕ原子の移動により形成されるものと考えられる。ただし突起３４Ｘの場合には、結晶粒界に沿って生じるＣｕ原子の移動は、Ｃｕ配線パターン３４Ａ中に存在する残留応力の緩和に伴って発生するものと考えられる。このような突起３４Ｘが形成されると、薄いキャップ膜３５のバリア機能が損なわれる恐れがあり、多層配線構造に信頼性に対する深刻な問題となる。
図１Ａを参照するに、図示を省略するトランジスタなどの活性素子が形成されたＳｉ基板１１上には、絶縁膜１１Ａを介してポリシリコン，Ｗ，Ｃｕ等の下層配線パターン２０が形成されており、前記下層配線パターン２０上にはＳｉＮあるいはＳｉＣよりなる第１のエッチングストッパ膜２２がプラズマＣＶＤ法などの堆積法により形成される。以下の説明は、前記下層配線パターン２０がＣｕ配線パターンである場合について行う。
前記エッチングストッパ膜２２上にはさらに低誘電率無機絶縁膜あるいは有機炭化水素ポリマなどの低誘電率有機絶縁膜よりなる第１の層間絶縁膜２４が典型的にはスピンオン法により形成され、さらに前記層間絶縁膜２４上にはＳｉＮあるいはＳｉＣなどよりなる第２のエッチングストッパ膜２６がプラズマＣＶＤ法より形成される。
前記エッチングストッパ膜２６上には第２の層間絶縁膜２８が同様にして形成され、前記層間絶縁膜２８上にはさらにＳｉＮあるいはＳｉＣなどよりなる第３のエッチングストッパ膜３０が、プラズマＣＶＤ法などにより形成される。
図１Ａの工程では前記エッチングストッパ膜３０上にレジストパターンＲ１が形成されるが、前記レジストパターンＲ１中にはレジスト開口部Ｒａが、多層配線構造中に形成される第１層目の配線溝に対応して形成される。
次に図１Ｂの工程で、前記レジストパターンＲ１をマスクに前記ＳｉＮ膜３０に対してドライエッチングを行ない、前記レジスト開口部Ｒａに対応した開口部を前記エッチングストッパ膜３０中に形成する。さらに、前記開口部の形成の後、前記レジストパターンＲ１をアッシングにより除去し、前記ＳｉＮ膜３０をマスクに前記層間絶縁膜２８をドライエッチングし、前記層間絶縁膜２８中に前記レジスト開口部Ｒａに対応した配線溝２８Ａを形成する。
次に図１Ｃの工程で前記図１Ｂの構造上に、前記エッチングストッパ膜３０を覆うように、また前記配線溝２８Ａを充填するようにレジスト膜Ｒ２を形成し、さらにこれをパターニングして前記配線溝２８Ａ中に、前記配線溝中に形成されるビアホールに対応したレジスト開口部Ｒｂを形成する。
さらに図１Ｄの工程において前記エッチングストッパ膜２６を、前記レジストパターンＲ２をマスクにドライエッチングし、前記レジスト開口部Ｒｂに対応した開口部を前記エッチングストッパ膜２６中に形成する。
図１Ｄの工程では、さらに前記層間絶縁膜２４を前記エッチングストッパ膜２６および３０をマスクにドライエッチングすることにより、前記層間絶縁膜２４中に、前記レジスト開口部Ｒｂに対応して、前記エッチングストッパ膜２２を露出するビアホール２４Ａを形成する。
さらに図１Ｅの工程において前記ビアホール２４Ａの底に露出されたエッチングストッパ膜１２をエッチングにより除去し、コンタクトホール２８の底にＣｕ配線パターン１０を露出した後、図１Ｆの工程において図１Ｅの構造上にＴａＮ膜などの導電性窒化膜を含むバリアメタル膜３２をスパッタリング法等により堆積し、前記配線溝２６及びコンタクトホール２８の表面を前記バリアメタル膜３２およびシードＣｕ膜により覆う。
なお、図１Ｅの構造を形成するにあたり、先にビアホール２４Ａを形成し、その後で配線溝２８Ａを形成する工程を採用することも可能である。
次に図１Ｇの工程において前記配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４を電解めっき法により形成し、さらにこれを窒素あるいはＡｒなどの不活性雰囲気中で熱処理することによりＣｕ層３４中の結晶粒を成長させ、安定な微構造を形成する。
次に図１Ｈの工程において前記層間絶縁膜２８上のＣｕ層３４、バリアメタル膜３２およびエッチングストッパ膜３０を化学機械研磨（ＣＭＰ）により除去し、図１Ｈに示す平坦化された構造を得る。図１Ｈの構造においては前記配線溝２８Ａを充填するようにＣｕ配線パターン３４Ａが形成され、さらに前記Ｃｕ配線パターン３４Ａから前記ビアホール２４Ａを充填するようにＣｕプラグ３４Ｂが延出する。前記Ｃｕ配線パターン３４ＡとＣｕプラグ３４Ｂとは第１の配線層３１を構成する。
次に図１Ｈの構造は図１Ｉの工程においてＨ２，ＮＨ３，Ｎ２あるいは希ガスのプラズマにより処理され、その結果、図１ＨのＣＭＰ工程の際にＣｕ配線パターン３４Ａの表面に生じた汚染がプラズマにより除去される。
図１Ｉの工程の後、図１Ｊの工程において図１Ｉの構造上に前記Ｃｕ配線パターン３４Ａを覆うように、ＳｉＮなどよりなるキャップ膜３５が形成され、さらにこのキャップ膜３５を先のエッチングストッパ膜２２と同様に使って図１Ａ〜１Ｈの工程を繰り返すことにより、図１Ｋに示すように、前記第１の配線層３１上に第２の配線層４１が形成された多層配線構造が形成される。
前記キャップ膜３５を設けることにより、Ｃｕ配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制され、上層の配線層形成プロセスに伴って下層配線層中に生じる欠陥の発生が、また様々な条件下における多層配線構造の使用に伴って配線層中に生じる欠陥の発生が抑制される。また先に説明した図１Ｉの表面処理工程を行うことにより、前記配線パターン３４Ａとキャップ層３５との密着性が向上する。図１Ｉの工程による密着性の向上については、特開２０００−２００８３２号公報を参照。
一方、このようなＣｕ多層配線構造を有する半導体装置に対して高温で通電試験を行った場合、Ｃｕ原子が配線層表面を移動し、後にボイドなどの欠陥を生成させる現象が知られている。例えば通電試験は試験時間を短縮するため４００℃程度の温度で行われることが多いが、このような試験の結果、図２に示すように、Ｃｕ配線層２０中にボイドないし欠陥２０Ｘが形成されることがある。ただし図２は図１Ｋ中、破線で囲んだ部分の拡大図である。
図２を参照するに、前記Ｃｕ配線層２０は各々結晶粒界２０ｂで画成された多数のＣｕ結晶粒２０ｇより構成されているのがわかる。図示は省略するが、同様な微構造は、Ｃｕプラグ３４Ｂ中にも形成されている。
このようなボイド２０Ｘの形成は、Ｃｕ配線層２０中においてＣｕ原子が結晶粒界２０ｂに沿って図中に矢印で示すように拡散し、その結果形成されるものと考えられる。同様な欠陥は、配線パターン３４Ａにおいても、またビアプラグ３４Ｂにおいても生じ得る。このようなボイドの形成は、特にＣｕプラグ３４Ｂとコンタクトしている部分に発生した場合、多層配線構造の信頼性に対して深刻な問題となる。
また従来、図１Ｉのプラズマによる表面処理工程の後、図１Ｊのキャップ層３５の堆積に先立って、被処理基板を４００℃程度の温度に加熱することが行われているが、このような工程において、図３Ａ，３Ｂに示すように、Ｃｕ配線パターン３４Ａの表面に突起３４Ｘが形成されることがある。ただし図３Ａ，３Ｂは図１Ｉ中、破線で囲んだ部分のそれぞれ拡大断面図および拡大平面図を示す。
図３Ａ，３Ｂを参照するに、前記Ｃｕ配線パターン３４Ａは各々結晶粒界３４ｂにより画成された多数のＣｕ結晶粒３４ｇより構成されており、前記突起３４Ｘは主に三つの結晶粒界３４ｂが交わるいわゆる三重点に対応して形成されているのがわかる。
このように突起３４Ｘは結晶粒界３４ｂに対応して形成されており、このことから、突起３４Ｘも結晶粒界３４ｂに沿って生じるＣｕ原子の移動により形成されるものと考えられる。ただし突起３４Ｘの場合には、結晶粒界に沿って生じるＣｕ原子の移動は、Ｃｕ配線パターン３４Ａ中に存在する残留応力の緩和に伴って発生するものと考えられる。このような突起３４Ｘが形成されると、薄いキャップ膜３５のバリア機能が損なわれる恐れがあり、多層配線構造に信頼性に対する深刻な問題となる。
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明の他のより具体的な課題は、欠陥が少なく信頼性の高い金属配線パターンを有する多層配線構造を提供することにある。
本発明の他の課題は、金属配線パターンを有する多層配線構造の形成の際に、結晶粒界に沿った金属原子の移動を効果的に抑制できる多層配線構造の製造方法を提供することにある。
本発明の他の課題は、
第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする多層配線構造を提供することにある。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去し、前記配線溝中に金属配線パターンを形成する工程とよりなる多層配線構造の形成方法において、
前記化学機械研磨工程の後、前記金属配線パターンの表面を酸化し、酸化膜を形成する工程と、
前記酸化膜を除去する工程とをさらに含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去する工程と、
前記化学機械研磨工程の後、前記金属層を熱処理する工程と、
前記熱処理工程の後、前記金属配線層の表面を平坦化する工程を含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているが、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決する。
本発明のその他の特徴および利点は、以下に図面を参照しながら行う発明の詳細な説明より明らかとなろう。
本発明の他のより具体的な課題は、欠陥が少なく信頼性の高い金属配線パターンを有する多層配線構造を提供することにある。
本発明の他の課題は、金属配線パターンを有する多層配線構造の形成の際に、結晶粒界に沿った金属原子の移動を効果的に抑制できる多層配線構造の製造方法を提供することにある。
本発明の他の課題は、
第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする多層配線構造を提供することにある。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去し、前記配線溝中に金属配線パターンを形成する工程とよりなる多層配線構造の形成方法において、
前記化学機械研磨工程の後、前記金属配線パターンの表面を酸化し、酸化膜を形成する工程と、
前記酸化膜を除去する工程とをさらに含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去する工程と、
前記化学機械研磨工程の後、前記金属層を熱処理する工程と、
前記熱処理工程の後、前記金属配線層の表面を平坦化する工程を含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているが、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決する。
本発明のその他の特徴および利点は、以下に図面を参照しながら行う発明の詳細な説明より明らかとなろう。
図１Ａ〜図１Ｋは、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図；
図２は、従来の多層配線購造において生じる欠陥の発生機構を示す図；
図３Ａ，３Ｂは従来の多層配線構造において生じる欠陥の発生機構を別の図；
図４Ａ〜４Ｃは、本発明の第１実施例による多層配線構造の形成方法を示す図；
図５は本発明第１実施例による多層配線構造を有する半導体装置の構成を示す図；
図６は、本発明の第１実施例による多層配線構造により得られるＣｕ原子の拡散の抑制を示す図；
図７Ａ〜７Ｃは、本発明の第２実施例による多層配線構造の形成方法を示す図；
図８は、本発明の第２実施例において使われるＣＭＰ装置の構成を示す図である。
発明を実施するための最良の態様
［第１実施例］
以下、本発明の第１実施例を説明する。
本実施例においては最初に、先に説明した図１Ａ〜図１Ｈの工程を行ない、図１Ｈに示すように、層間絶縁膜２８中にバリアメタル膜３２を介してＣｕ配線パターン３４Ａが形成され、また層間絶縁膜２４中にバリアメタル膜３２を介してＣｕプラグ３４Ｂが形成された構造が得られる。
ただし本実施例では、前記層間絶縁膜２４および２８として、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマを使い、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜を使う。プラズマＣＶＤ法によるＳｉＣ膜の成膜は、例えばトリメチルシランを原料に使い、約４００℃の基板温度で５０〜７００Ｗの高周波パワーを供給しながら実行するのが好ましい。また前記バリアメタル膜３２としては、厚さが１０〜２０ｎｍ程度のＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜を使うことができる。これらのバリアメタル膜はスパッタリング法あるいは反応性スパッタリング法により形成することができる。
勿論、前記層間絶縁膜２８としては有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの無機シロキサン膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ２膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
図４Ａは、図１Ｈの状態における、前記Ｃｕ配線パターン３４Ａの破線で囲んだ表面部分を拡大して示す図である。
図４Ａを参照するに、Ｃｕ配線パターン３４Ａは先に図３Ａ，３Ｂで説明したように粒界３４ｂで画成された多数のＣｕ結晶粒３４ｇより構成されており、ＣＭＰ工程により平坦化された主面３４ａを有しているのがわかる。
本実施例では図１Ｈの工程の後、図１Ｉの工程の前に、図１Ｈの構造に対して酸素プラズマ処理を行ない、図４Ｂに示すように前記Ｃｕ配線パターン３４Ａの表面３４ａに酸化膜３４Ｏを形成する。
本実施例では前記酸化処理は、被処理基板を処理容器中において室温に保持し、１３．３Ｐａ（０．１Ｔｏｒｒ）の圧力下、５０−１００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中に酸素ガスを約１００ＳＣＣＭの流量で供給することにより、前記Ｃｕ配線パターン３４Ａの表面３４ａにＣｕの酸化膜３４Ｏを形成する。例えば上記のプラズマ酸化処理を５分間行うことにより、前記酸化膜３４Ｏを２５．４ｎｍの平均膜厚で形成できる。またこのプラズマ酸化処理を２分間行った場合には、前記酸化膜３４Ｏを１１ｎｍの平均膜厚に形成できる。
このようにして形成された酸化膜３４ＯはＣｕＯあるいはＣｕ２Ｏ、あるいはＣｕＯとＣｕ２Ｏの混合物よりなり、結晶粒界３４ｂに対応して膜厚が変化することを特徴とする。またこのような酸化膜３４Ｏの形成に伴い、酸素原子が前記表面３４ａから結晶粒界に沿ってＣｕ配線パターン３４Ａの内部に侵入し、その結果、特に前記表面３４ａから内部に連続して延在する結晶粒界３４ｂには、酸素濃度の高い領域３４ｏが形成される。このような高酸素濃度領域３４ｏにおいても酸素はＣｕ結晶３４ｇを構成するＣｕ原子と結合し、１ないし数原子層程度のＣｕＯあるいはＣｕ２Ｏよりなる酸化膜を形成しているものと考えられる。
本実施例では、図４Ｂの工程の後、図１Ｉの工程の代わりに図４Ｃの工程を行ない、ＮＨ３プラズマあるいは水素プラズマを使って前記酸化膜３４Ｏを除去する。
例えばかかる酸化膜除去工程は、被処理基板を処理容器中において４００℃の温度に保持し、２４０Ｐａ（１．８Ｔｏｒｒ）の圧力下、２００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中にＮＨ３ガスを４０００ＳＣＣＭの流量で供給することにより、前記酸化膜３４Ｏはプラズマ励起された水素ラジカルとの反応により除去され、その結果、図４Ｃに示すようにＣｕ配線パターン３４Ａの表面には、前記結晶粒３４ｇに対応した凹凸３４ａ’が形成される。図４Ｃに示すように、このように前記酸化膜３４Ｏを除去した後も、前記結晶粒界に形成された酸化膜３４ｏは残留する。なお図４Ｃの酸化膜除去工程はＮＨ３ガスの代わりに水素ガスを供給することで行うことも可能である。
なお、先に従来技術に関連して説明した図１Ｉの工程は、特開平２０００−２００８３２号公報などにおいてＣｕ配線層上にＳｉＮやＳｉＣなどの無機バリア膜を形成する際に、Ｃｕ配線層表面をＨ２，Ｎ２，ＮＨ３あるいは希ガスなどの非酸化性プラズマ雰囲気に曝露することで汚染を除去し、前記無機バリア層とＣｕ配線層との密着性を向上させるために設けられているものであるが、図４Ｃの工程は、先の図４Ｂの工程で形成された酸化膜３４Ｏの除去のために設けられるものであり、同じようなＮＨ３プラズマあるいは水素プラズマを使うにしても、プロセスの意味合いは従来のものとは異なっていることに注意すべきである。
図４Ｃの工程の結果、前記Ｃｕ配線パターン３４Ａの表面には、前記表面に到達している結晶粒界の部分を除き、酸素原子は存在しない。しかし、図４Ｃの構造はＣｕ配線パターン３４Ａの表面に酸素が存在しない場合のみを表すものではなく、前記表面での酸素濃度が前記結晶粒界中における酸素濃度よりも低い状態をも表している。
図４Ｃの工程の後、先に説明したのと同様に図１Ｊ以降の工程が実行され、図５に示す多層配線構造が得られる。ただし本実施例においては前記配線パターン３４Ａの表面に凹凸３４ａ’が形成され、また前記結晶粒界３４ｂのうち、前記表面３４ａ’から配線パターン３４Ａ内部に向かって延在する部分には、酸素原子濃度の高い酸化膜３４ｏが形成されている。
本実施例においてはこのように前記配線パターン３４Ａの表面に凹凸３４ａ’が存在するため配線パターン３４Ａの表面を通ってＣｕ原子が移動する際に拡散距離が増大し、その結果、配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制される。
また図６に示すように本実施例においては前記配線パターン３４Ａの表面近傍において結晶粒界に酸化膜ないし高酸素濃度領域３４ｏが形成されているためこれらの領域においてはＣｕ原子が酸素原子によりピニングされ、表面へのＣｕ原子の拡散が効果的に抑制される。その結果、このような多層配線構造を有する半導体装置を動作させた場合、あるいは通電試験を行った場合などにおいて生じていた、図２で説明したボイド形成の問題が解消される。
なお、本実施例において前記酸化処理はプラズマ酸化処理としたが、これを酸素雰囲気中での急速熱処理により行うことも可能である。ただし酸素の侵入が結晶粒界３４ｏに沿って配線パターン３４Ａの内部深くまで生じた場合には配線パターン３４Ａの電気抵抗が増大するため、前記酸化膜３４Ｏの形成は、３０ｎｍ以下、例えば先に説明したように２５．４ｎｍ程度あるいはそれ以下に留めるのが好ましい。
このようにして処理した配線パターン３４Ａの表面状態を走査型電子顕微鏡（ＳＥＭ）により検査したところ、図２で説明したボイド２０Ｘの割合が、このような処理を行わなかった比較対照例と比較して、面積比で６０％低減されているのが確認されている。
［第２実施例］
次に本発明の第２実施例による多層配線構造の形成工程を説明する。
本実施例においては最初に、先に説明した図１Ａ〜図１Ｇの工程を行ない、図１Ｇに示すように、前記バリアメタル膜３２上に、前記図１Ｆの配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４が電解めっき法などにより形成される。
先にも説明したように、本実施例においても前記層間絶縁膜２４および２８としては、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマが使われ、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜が使われる。さらにバリアメタル膜３２としてはＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜が使われる。
また本実施例においても前記層間絶縁膜２８としては、有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの無機シロキサン膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ２膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
本実施例では図１Ｇの工程の後、図７Ａの工程が実行され、前記バリアメタル膜３２上に堆積しているＣｕ層３４が、前記バリアメタル膜３２をストッパに、ＣＭＰ法により除去される。
先にも説明したように、図１Ｇの工程において前記Ｃｕ層３４を再結晶させる熱処理が行われていても、前記Ｃｕ層３４の内部には局所的な残留応力が残留している可能性があり、また図１ＨのＣＭＰ工程において前記Ｃｕ層３４中には新たに応力が蓄積される可能性がある。すなわち、図７Ａの状態では、前記Ｃｕ配線パターン３４Ａ中に実質的な残留応力が存在する可能性があり、このような残留応力が、先に図３Ａ，３Ｂで説明したＣｕ原子の界面拡散による欠陥３４Ｘの発生をもたらすと考えられる。
そこで、本実施例においては前記図７Ａの工程に引き続いて図７Ｂの工程を行ない、図７Ａの構造を不活性雰囲気中、２５０℃以上、４００℃以下の温度で熱処理する。例えばかかる熱処理を大気圧の窒素雰囲気中で１０分間程度行うことにより、前記Ｃｕ配線パターン３４Ａ中には応力緩和が生じ、これに伴うＣｕ原子の拡散の結果、図７Ｂに示すように前記Ｃｕ配線パターン３４Ａ上には、先に図３Ａ，３Ｂで説明したのと同様な突起３４Ｘが形成される。このような突起３４Ｘは、一般に１μｍ以下の高さを有している。
次に図７Ｂの工程において前記ＳｉＣ膜３０をストッパにＣＭＰ工程を行ない、前記ＳｉＣ膜３０上のバリアメタル膜３２およびＳｉＣ膜３０を除去する。この工程により、前記Ｃｕ配線パターン３４Ａの表面も研磨により平坦化され、その結果、図７Ｃに示すように前記突起３４Ｘは除去される。
図７Ｃの工程の後、図１Ｉのクリーニング工程において前記Ｃｕ配線パターン３４Ａ表面の不純物が除去され、さらに図１Ｊ以降の工程を行うことにより、図１Ｋに示す構造の多層配線構造を有する半導体装置が得られる。
図７ＣのＣＭＰ工程では前記Ｃｕ配線パターン３４Ａ中に研磨に伴う応力が蓄積される可能性はあるが、前記バリアメタル膜３２およびＳｉＣ膜３０は合計しても１００ｎｍ未満の膜厚しか有していないため、このような研磨工程を行っても、前記Ｃｕ配線パターン３４Ａ中に実質的な、すなわち熱処理により突起３４Ｘが形成されるような応力が蓄積されることはない。
このように本実施例によれば、前記配線パターン３４Ａおよびビアプラグ３４Ｂ中に残留応力のない配線構造を、ダマシン法あるいはデュアルダマシン法により形成することができる。本実施例のシングルダマシン法への拡張は自明であり、説明を省略する。
図８は、本実施例において使われるＣＭＰ装置１００の構成を示す。ただし図示のＣＭＰ装置１００は本実施例に必須なものではなく、他の装置により本実施例を実施することも可能である。
図８を参照するに、ＣＭＰ装置１００は基台１０１上にウェハカセット１０２Ａ〜１０２Ｃを保持するウェハカセット保持部１０２と、前記ウェハカセット保持部１０２中のウェハを受け渡しするウェハ搬送ユニット１０３とを備え、さらに前記ウェハ搬送ユニット１０３との間でウェハをやりとりする研磨プラテンユニット１０４および１０５を備えている。このうち研磨プラテンユニット１０４はＣｕ層のＣＭＰに、また研磨プラテンユニット１０５はバリアメタル層のＣＭＰに使われる。
さらに前記基台１０１上には前記研磨プラテン１０４，１０５で研磨されたウェハを洗浄する洗浄ユニット１０６と、図７Ｂの熱処理工程を行うための炉１０７とが設けられている。
そこで図１Ｇの状態の被処理基板が前記ウェハカセット保持部１０２中のウェハカセット１０２Ａ〜１０２Ｃのいずれかに保持されると、前記ウェハ搬送ユニット１０３がこれを研磨プラテンユニット１０４に搬送し、前記Ｃｕ層３４が研磨される。前記研磨プラテンユニット１０４におけるＣＭＰ工程の結果、図７Ａの構造の試料が得られ、これが前記洗浄ユニット１０６における洗浄の後、前記ウェハ搬送ユニット１０３を介して炉１０７に送られる。
炉１０７では図７Ｂで説明した熱処理工程が行われ、得られた試料は前記ウェハ搬送ユニット１０３を介して研磨プラテン１０５に送られる。
研磨プラテン１０５においては図７ＣのＣＭＰ工程が行われ、得られた試料は前記洗浄ユニット１０６で洗浄の後、前記ウェハカセット保持部１０２に戻される。なお、ウェハ搬送ユニット１０３には、研磨プラテン１０４および１０５で処理され純水が付着したウェハを搬送するウェットユニットと、ウェハカセット１０２Ａ〜１０２Ｃ、洗浄ユニット１０６および炉１０７から送られる乾燥状態のウェハを搬送するドライユニットとが含まれる。
図８のＣＭＰ装置１００を使うことにより、図７Ａ〜７Ｃの工程を枚葉プロセスにより、他の工程と協同しながら効率的に実行することができる。
なお図８のＣＭＰ装置１００において基台上に炉１０７が設けられていない場合には、研磨プラテン１０４で処理された図７Ａの状態の試料を外部の炉に搬送することにより、所望の処理を行うことが可能である。
なお本実施例では図７Ｂの熱処理工程を、大気圧の窒素雰囲気中において行う例を説明したが、前記窒素雰囲気に非酸化性ガス、例えば水素ガスを添加することも可能である。またこの熱処理を１３３×１０−５Ｐａ（１０−５Ｔｏｒｒ）以下の真空雰囲気において行うことも可能である。前記熱処理工程の温度が２５０℃よりも低い場合には、図７Ｂの工程において十分な応力の緩和が達成されず、前記Ｃｕ配線パターン３４Ａ中に応力が残留してしまう。一方、前記熱処理工程の温度が５００℃を超えると、特に層間絶縁膜として低誘電率有機絶縁膜を使っている場合、層間絶縁膜が熱処理に耐えられなくなる。このことから、図７Ｂの工程における熱処理は、２５０℃〜４００℃の範囲の温度で行うのが好ましい。
さらに、本実施例においてＣｕ配線パターン３４Ａを形成した場合、図７Ｃの構造に対して先の実施例の酸化処理および酸化膜除去処理を行うことも可能である。
さらに以上の各実施例においてＣｕ配線パターン３４Ａは銅合金であってもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
図２は、従来の多層配線購造において生じる欠陥の発生機構を示す図；
図３Ａ，３Ｂは従来の多層配線構造において生じる欠陥の発生機構を別の図；
図４Ａ〜４Ｃは、本発明の第１実施例による多層配線構造の形成方法を示す図；
図５は本発明第１実施例による多層配線構造を有する半導体装置の構成を示す図；
図６は、本発明の第１実施例による多層配線構造により得られるＣｕ原子の拡散の抑制を示す図；
図７Ａ〜７Ｃは、本発明の第２実施例による多層配線構造の形成方法を示す図；
図８は、本発明の第２実施例において使われるＣＭＰ装置の構成を示す図である。
発明を実施するための最良の態様
［第１実施例］
以下、本発明の第１実施例を説明する。
本実施例においては最初に、先に説明した図１Ａ〜図１Ｈの工程を行ない、図１Ｈに示すように、層間絶縁膜２８中にバリアメタル膜３２を介してＣｕ配線パターン３４Ａが形成され、また層間絶縁膜２４中にバリアメタル膜３２を介してＣｕプラグ３４Ｂが形成された構造が得られる。
ただし本実施例では、前記層間絶縁膜２４および２８として、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマを使い、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜を使う。プラズマＣＶＤ法によるＳｉＣ膜の成膜は、例えばトリメチルシランを原料に使い、約４００℃の基板温度で５０〜７００Ｗの高周波パワーを供給しながら実行するのが好ましい。また前記バリアメタル膜３２としては、厚さが１０〜２０ｎｍ程度のＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜を使うことができる。これらのバリアメタル膜はスパッタリング法あるいは反応性スパッタリング法により形成することができる。
勿論、前記層間絶縁膜２８としては有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの無機シロキサン膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ２膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
図４Ａは、図１Ｈの状態における、前記Ｃｕ配線パターン３４Ａの破線で囲んだ表面部分を拡大して示す図である。
図４Ａを参照するに、Ｃｕ配線パターン３４Ａは先に図３Ａ，３Ｂで説明したように粒界３４ｂで画成された多数のＣｕ結晶粒３４ｇより構成されており、ＣＭＰ工程により平坦化された主面３４ａを有しているのがわかる。
本実施例では図１Ｈの工程の後、図１Ｉの工程の前に、図１Ｈの構造に対して酸素プラズマ処理を行ない、図４Ｂに示すように前記Ｃｕ配線パターン３４Ａの表面３４ａに酸化膜３４Ｏを形成する。
本実施例では前記酸化処理は、被処理基板を処理容器中において室温に保持し、１３．３Ｐａ（０．１Ｔｏｒｒ）の圧力下、５０−１００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中に酸素ガスを約１００ＳＣＣＭの流量で供給することにより、前記Ｃｕ配線パターン３４Ａの表面３４ａにＣｕの酸化膜３４Ｏを形成する。例えば上記のプラズマ酸化処理を５分間行うことにより、前記酸化膜３４Ｏを２５．４ｎｍの平均膜厚で形成できる。またこのプラズマ酸化処理を２分間行った場合には、前記酸化膜３４Ｏを１１ｎｍの平均膜厚に形成できる。
このようにして形成された酸化膜３４ＯはＣｕＯあるいはＣｕ２Ｏ、あるいはＣｕＯとＣｕ２Ｏの混合物よりなり、結晶粒界３４ｂに対応して膜厚が変化することを特徴とする。またこのような酸化膜３４Ｏの形成に伴い、酸素原子が前記表面３４ａから結晶粒界に沿ってＣｕ配線パターン３４Ａの内部に侵入し、その結果、特に前記表面３４ａから内部に連続して延在する結晶粒界３４ｂには、酸素濃度の高い領域３４ｏが形成される。このような高酸素濃度領域３４ｏにおいても酸素はＣｕ結晶３４ｇを構成するＣｕ原子と結合し、１ないし数原子層程度のＣｕＯあるいはＣｕ２Ｏよりなる酸化膜を形成しているものと考えられる。
本実施例では、図４Ｂの工程の後、図１Ｉの工程の代わりに図４Ｃの工程を行ない、ＮＨ３プラズマあるいは水素プラズマを使って前記酸化膜３４Ｏを除去する。
例えばかかる酸化膜除去工程は、被処理基板を処理容器中において４００℃の温度に保持し、２４０Ｐａ（１．８Ｔｏｒｒ）の圧力下、２００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中にＮＨ３ガスを４０００ＳＣＣＭの流量で供給することにより、前記酸化膜３４Ｏはプラズマ励起された水素ラジカルとの反応により除去され、その結果、図４Ｃに示すようにＣｕ配線パターン３４Ａの表面には、前記結晶粒３４ｇに対応した凹凸３４ａ’が形成される。図４Ｃに示すように、このように前記酸化膜３４Ｏを除去した後も、前記結晶粒界に形成された酸化膜３４ｏは残留する。なお図４Ｃの酸化膜除去工程はＮＨ３ガスの代わりに水素ガスを供給することで行うことも可能である。
なお、先に従来技術に関連して説明した図１Ｉの工程は、特開平２０００−２００８３２号公報などにおいてＣｕ配線層上にＳｉＮやＳｉＣなどの無機バリア膜を形成する際に、Ｃｕ配線層表面をＨ２，Ｎ２，ＮＨ３あるいは希ガスなどの非酸化性プラズマ雰囲気に曝露することで汚染を除去し、前記無機バリア層とＣｕ配線層との密着性を向上させるために設けられているものであるが、図４Ｃの工程は、先の図４Ｂの工程で形成された酸化膜３４Ｏの除去のために設けられるものであり、同じようなＮＨ３プラズマあるいは水素プラズマを使うにしても、プロセスの意味合いは従来のものとは異なっていることに注意すべきである。
図４Ｃの工程の結果、前記Ｃｕ配線パターン３４Ａの表面には、前記表面に到達している結晶粒界の部分を除き、酸素原子は存在しない。しかし、図４Ｃの構造はＣｕ配線パターン３４Ａの表面に酸素が存在しない場合のみを表すものではなく、前記表面での酸素濃度が前記結晶粒界中における酸素濃度よりも低い状態をも表している。
図４Ｃの工程の後、先に説明したのと同様に図１Ｊ以降の工程が実行され、図５に示す多層配線構造が得られる。ただし本実施例においては前記配線パターン３４Ａの表面に凹凸３４ａ’が形成され、また前記結晶粒界３４ｂのうち、前記表面３４ａ’から配線パターン３４Ａ内部に向かって延在する部分には、酸素原子濃度の高い酸化膜３４ｏが形成されている。
本実施例においてはこのように前記配線パターン３４Ａの表面に凹凸３４ａ’が存在するため配線パターン３４Ａの表面を通ってＣｕ原子が移動する際に拡散距離が増大し、その結果、配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制される。
また図６に示すように本実施例においては前記配線パターン３４Ａの表面近傍において結晶粒界に酸化膜ないし高酸素濃度領域３４ｏが形成されているためこれらの領域においてはＣｕ原子が酸素原子によりピニングされ、表面へのＣｕ原子の拡散が効果的に抑制される。その結果、このような多層配線構造を有する半導体装置を動作させた場合、あるいは通電試験を行った場合などにおいて生じていた、図２で説明したボイド形成の問題が解消される。
なお、本実施例において前記酸化処理はプラズマ酸化処理としたが、これを酸素雰囲気中での急速熱処理により行うことも可能である。ただし酸素の侵入が結晶粒界３４ｏに沿って配線パターン３４Ａの内部深くまで生じた場合には配線パターン３４Ａの電気抵抗が増大するため、前記酸化膜３４Ｏの形成は、３０ｎｍ以下、例えば先に説明したように２５．４ｎｍ程度あるいはそれ以下に留めるのが好ましい。
このようにして処理した配線パターン３４Ａの表面状態を走査型電子顕微鏡（ＳＥＭ）により検査したところ、図２で説明したボイド２０Ｘの割合が、このような処理を行わなかった比較対照例と比較して、面積比で６０％低減されているのが確認されている。
［第２実施例］
次に本発明の第２実施例による多層配線構造の形成工程を説明する。
本実施例においては最初に、先に説明した図１Ａ〜図１Ｇの工程を行ない、図１Ｇに示すように、前記バリアメタル膜３２上に、前記図１Ｆの配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４が電解めっき法などにより形成される。
先にも説明したように、本実施例においても前記層間絶縁膜２４および２８としては、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマが使われ、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜が使われる。さらにバリアメタル膜３２としてはＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜が使われる。
また本実施例においても前記層間絶縁膜２８としては、有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの無機シロキサン膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ２膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
本実施例では図１Ｇの工程の後、図７Ａの工程が実行され、前記バリアメタル膜３２上に堆積しているＣｕ層３４が、前記バリアメタル膜３２をストッパに、ＣＭＰ法により除去される。
先にも説明したように、図１Ｇの工程において前記Ｃｕ層３４を再結晶させる熱処理が行われていても、前記Ｃｕ層３４の内部には局所的な残留応力が残留している可能性があり、また図１ＨのＣＭＰ工程において前記Ｃｕ層３４中には新たに応力が蓄積される可能性がある。すなわち、図７Ａの状態では、前記Ｃｕ配線パターン３４Ａ中に実質的な残留応力が存在する可能性があり、このような残留応力が、先に図３Ａ，３Ｂで説明したＣｕ原子の界面拡散による欠陥３４Ｘの発生をもたらすと考えられる。
そこで、本実施例においては前記図７Ａの工程に引き続いて図７Ｂの工程を行ない、図７Ａの構造を不活性雰囲気中、２５０℃以上、４００℃以下の温度で熱処理する。例えばかかる熱処理を大気圧の窒素雰囲気中で１０分間程度行うことにより、前記Ｃｕ配線パターン３４Ａ中には応力緩和が生じ、これに伴うＣｕ原子の拡散の結果、図７Ｂに示すように前記Ｃｕ配線パターン３４Ａ上には、先に図３Ａ，３Ｂで説明したのと同様な突起３４Ｘが形成される。このような突起３４Ｘは、一般に１μｍ以下の高さを有している。
次に図７Ｂの工程において前記ＳｉＣ膜３０をストッパにＣＭＰ工程を行ない、前記ＳｉＣ膜３０上のバリアメタル膜３２およびＳｉＣ膜３０を除去する。この工程により、前記Ｃｕ配線パターン３４Ａの表面も研磨により平坦化され、その結果、図７Ｃに示すように前記突起３４Ｘは除去される。
図７Ｃの工程の後、図１Ｉのクリーニング工程において前記Ｃｕ配線パターン３４Ａ表面の不純物が除去され、さらに図１Ｊ以降の工程を行うことにより、図１Ｋに示す構造の多層配線構造を有する半導体装置が得られる。
図７ＣのＣＭＰ工程では前記Ｃｕ配線パターン３４Ａ中に研磨に伴う応力が蓄積される可能性はあるが、前記バリアメタル膜３２およびＳｉＣ膜３０は合計しても１００ｎｍ未満の膜厚しか有していないため、このような研磨工程を行っても、前記Ｃｕ配線パターン３４Ａ中に実質的な、すなわち熱処理により突起３４Ｘが形成されるような応力が蓄積されることはない。
このように本実施例によれば、前記配線パターン３４Ａおよびビアプラグ３４Ｂ中に残留応力のない配線構造を、ダマシン法あるいはデュアルダマシン法により形成することができる。本実施例のシングルダマシン法への拡張は自明であり、説明を省略する。
図８は、本実施例において使われるＣＭＰ装置１００の構成を示す。ただし図示のＣＭＰ装置１００は本実施例に必須なものではなく、他の装置により本実施例を実施することも可能である。
図８を参照するに、ＣＭＰ装置１００は基台１０１上にウェハカセット１０２Ａ〜１０２Ｃを保持するウェハカセット保持部１０２と、前記ウェハカセット保持部１０２中のウェハを受け渡しするウェハ搬送ユニット１０３とを備え、さらに前記ウェハ搬送ユニット１０３との間でウェハをやりとりする研磨プラテンユニット１０４および１０５を備えている。このうち研磨プラテンユニット１０４はＣｕ層のＣＭＰに、また研磨プラテンユニット１０５はバリアメタル層のＣＭＰに使われる。
さらに前記基台１０１上には前記研磨プラテン１０４，１０５で研磨されたウェハを洗浄する洗浄ユニット１０６と、図７Ｂの熱処理工程を行うための炉１０７とが設けられている。
そこで図１Ｇの状態の被処理基板が前記ウェハカセット保持部１０２中のウェハカセット１０２Ａ〜１０２Ｃのいずれかに保持されると、前記ウェハ搬送ユニット１０３がこれを研磨プラテンユニット１０４に搬送し、前記Ｃｕ層３４が研磨される。前記研磨プラテンユニット１０４におけるＣＭＰ工程の結果、図７Ａの構造の試料が得られ、これが前記洗浄ユニット１０６における洗浄の後、前記ウェハ搬送ユニット１０３を介して炉１０７に送られる。
炉１０７では図７Ｂで説明した熱処理工程が行われ、得られた試料は前記ウェハ搬送ユニット１０３を介して研磨プラテン１０５に送られる。
研磨プラテン１０５においては図７ＣのＣＭＰ工程が行われ、得られた試料は前記洗浄ユニット１０６で洗浄の後、前記ウェハカセット保持部１０２に戻される。なお、ウェハ搬送ユニット１０３には、研磨プラテン１０４および１０５で処理され純水が付着したウェハを搬送するウェットユニットと、ウェハカセット１０２Ａ〜１０２Ｃ、洗浄ユニット１０６および炉１０７から送られる乾燥状態のウェハを搬送するドライユニットとが含まれる。
図８のＣＭＰ装置１００を使うことにより、図７Ａ〜７Ｃの工程を枚葉プロセスにより、他の工程と協同しながら効率的に実行することができる。
なお図８のＣＭＰ装置１００において基台上に炉１０７が設けられていない場合には、研磨プラテン１０４で処理された図７Ａの状態の試料を外部の炉に搬送することにより、所望の処理を行うことが可能である。
なお本実施例では図７Ｂの熱処理工程を、大気圧の窒素雰囲気中において行う例を説明したが、前記窒素雰囲気に非酸化性ガス、例えば水素ガスを添加することも可能である。またこの熱処理を１３３×１０−５Ｐａ（１０−５Ｔｏｒｒ）以下の真空雰囲気において行うことも可能である。前記熱処理工程の温度が２５０℃よりも低い場合には、図７Ｂの工程において十分な応力の緩和が達成されず、前記Ｃｕ配線パターン３４Ａ中に応力が残留してしまう。一方、前記熱処理工程の温度が５００℃を超えると、特に層間絶縁膜として低誘電率有機絶縁膜を使っている場合、層間絶縁膜が熱処理に耐えられなくなる。このことから、図７Ｂの工程における熱処理は、２５０℃〜４００℃の範囲の温度で行うのが好ましい。
さらに、本実施例においてＣｕ配線パターン３４Ａを形成した場合、図７Ｃの構造に対して先の実施例の酸化処理および酸化膜除去処理を行うことも可能である。
さらに以上の各実施例においてＣｕ配線パターン３４Ａは銅合金であってもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
【書類名】明細書
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に多層配線構造を有する半導体装置及びその製造方法に関する。
微細化技術の進展に伴い、半導体集積回路の集積密度は年々向上しているが、かかる集積密度の増大に伴い、半導体集積回路中における配線抵抗および配線容量に起因する配線遅延の問題が顕在化している。かかる配線遅延の問題に鑑み、最近では低抵抗のＣｕを配線パターンとして使用し、また低誘電率の有機膜を層間絶縁膜として使用する技術が研究されている。
従来よりＣｕをドライエッチングによりパターニングする有効な方法が知られていないため、Ｃｕを配線パターンに使う場合には、層間絶縁膜中に配線溝及びコンタクトホールを先に形成し、これをＣｕで埋めるいわゆるデュアルダマシン法が使われている。デュアルダマシン法では、コンタクトホールと配線溝をＣｕ等の配線材料により埋め込み、さらに化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により不要部分の配線材料を研磨・除去することによりコンタクトホール及び配線溝に埋め込まれた、平坦化された配線パターンを形成する。デュアルダマシン法によれば、幅の狭い高アスペクト比の配線パターンをエッチングにより形成する必要がなく、また配線間の微細なスペースを層間絶縁膜により埋め込む必要もなく、非常に微細化された配線パターンを容易に形成することができる。デュアルダマシン法による多層配線構造の形成は、配線のアスペクト比が高くなるほど、また配線総数が増大するほど有効であり、超微細化半導体装置の製造コストの削減に大きく寄与する。
【背景技術】
図１Ａの（Ａ）〜図１Ｃの（Ｋ）は従来の典型的なデュアルダマシン法による多層配線構造の形成工程を示す。
図１Ａの（Ａ）を参照するに、図示を省略するトランジスタなどの活性素子が形成されたＳｉ基板１１上には、絶縁膜１１Ａを介してポリシリコン，Ｗ，Ｃｕ等の下層配線パターン２０が形成されており、前記下層配線パターン２０上にはＳｉＮあるいはＳｉＣよりなる第１のエッチングストッパ膜２２がプラズマＣＶＤ法などの堆積法により形成される。以下の説明は、前記下層配線パターン２０がＣｕ配線パターンである場合について行う。
前記エッチングストッパ膜２２上にはさらに低誘電率無機絶縁膜あるいは有機炭化水素ポリマなどの低誘電率有機絶縁膜よりなる第１の層間絶縁膜２４が典型的にはスピンオン法により形成され、さらに前記層間絶縁膜２４上にはＳｉＮあるいはＳｉＣなどよりなる第２のエッチングストッパ膜２６がプラズマＣＶＤ法より形成される。
前記エッチングストッパ膜２６上には第２の層間絶縁膜２８が同様にして形成され、前記層間絶縁膜２８上にはさらにＳｉＮあるいはＳｉＣなどよりなる第３のエッチングストッパ膜３０が、プラズマＣＶＤ法などにより形成される。
図１Ａの工程（Ａ）では前記エッチングストッパ膜３０上にレジストパターンＲ１が形成されるが、前記レジストパターンＲ１中にはレジスト開口部Ｒａが、多層配線構造中に形成される第１層目の配線溝に対応して形成される。
次に図１Ａの工程（Ｂ）で、前記レジストパターンＲ１をマスクに前記ＳｉＮ膜３０に対してドライエッチングを行ない、前記レジスト開口部Ｒａに対応した開口部を前記エッチングストッパ膜３０中に形成する。さらに、前記開口部の形成の後、前記レジストパターンＲ１をアッシングにより除去し、前記ＳｉＮ膜３０をマスクに前記層間絶縁膜２８をドライエッチングし、前記層間絶縁膜２８中に前記レジスト開口部Ｒａに対応した配線溝２８Ａを形成する。
次に図１Ａの工程（Ｃ）で前記図１Ａの工程（Ｂ）の構造上に、前記エッチングストッパ膜３０を覆うように、また前記配線溝２８Ａを充填するようにレジスト膜Ｒ２を形成し、さらにこれをパターニングして前記配線溝２８Ａ中に、前記配線溝中に形成されるビアホールに対応したレジスト開口部Ｒｂを形成する。
さらに図１Ａの工程（Ｄ）において前記エッチングストッパ膜２６を、前記レジストパターンＲ２をマスクにドライエッチングし、前記レジスト開口部Ｒｂに対応した開口部を前記エッチングストッパ膜２６中に形成する。
図１Ａの工程（Ｄ）では、さらに前記層間絶縁膜２４を前記エッチングストッパ膜２６および３０をマスクにドライエッチングすることにより、前記層間絶縁膜２４中に、前記レジスト開口部Ｒｂに対応して、前記エッチングストッパ膜２２を露出するビアホール２４Ａを形成する。
さらに図１Ｂの工程（Ｅ）において前記ビアホール２４Ａの底に露出されたエッチングストッパ膜２２をエッチングにより除去し、ビアホール２４Ａの底にＣｕ配線パターン２０を露出した後、図１Ｂの工程（Ｆ）において図１Ｂの工程（Ｅ）の構造上にＴａＮ膜などの導電性窒化膜を含むバリアメタル膜３２をスパッタリング法等により堆積し、前記配線溝２８Ａ及びビアホール２４Ａの表面を前記バリアメタル膜３２およびシードＣｕ膜により覆う。
なお、図１Ｂの工程（Ｅ）の構造を形成するにあたり、先にビアホール２４Ａを形成し、その後で配線溝２８Ａを形成する工程を採用することも可能である。
次に図１Ｂの工程（Ｇ）において前記配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４を電解めっき法により形成し、さらにこれを窒素あるいはＡｒなどの不活性雰囲気中で熱処理することによりＣｕ層３４中の結晶粒を成長させ、安定な微構造を形成する。
次に図１Ｂの工程（Ｈ）において前記層間絶縁膜２８上のＣｕ層３４、バリアメタル膜３２およびエッチングストッパ膜３０を化学機械研磨（ＣＭＰ）により除去し、図１Ｂの工程（Ｈ）に示す平坦化された構造を得る。図１Ｂの工程（Ｈ）構造においては前記配線溝２８Ａを充填するようにＣｕ配線パターン３４Ａが形成され、さらに前記Ｃｕ配線パターン３４Ａから前記ビアホール２４Ａを充填するようにＣｕプラグ３４Ｂが延出する。前記Ｃｕ配線パターン３４ＡとＣｕプラグ３４Ｂとは第1の配線層３１を構成する。
次に図１Ｂの工程（Ｈ）の構造は図１Ｃの工程（Ｉ）においてＨ2，ＮＨ3，Ｎ2あるいは希ガスのプラズマにより処理され、その結果、図１Ｂの工程（Ｈ）のＣＭＰ工程の際にＣｕ配線パターン３４Ａの表面に生じた汚染がプラズマにより除去される。
図１Ｃの工程（Ｉ）の後、図１Ｃの工程（Ｊ）において図１Ｃの工程（Ｉ）の構造上に前記Ｃｕ配線パターン３４Ａを覆うように、ＳｉＮなどよりなるキャップ膜３５が形成され、さらにこのキャップ膜３５を先のエッチングストッパ膜２２と同様に使って図１Ａの工程（Ａ）〜図１Ｃの工程（Ｈ）を繰り返すことにより、図１Ｃの工程（Ｋ）に示すように、前記第１の配線層３１上に第２の配線層４１が形成された多層配線構造が形成される。
前記キャップ膜３５を設けることにより、Ｃｕ配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制され、上層の配線層形成プロセスに伴って下層配線層中に生じる欠陥の発生が、また様々な条件下における多層配線構造の使用に伴って配線層中に生じる欠陥の発生が抑制される。また先に説明した図１Ｃの工程（Ｉ）の表面処理工程を行うことにより、前記配線パターン３４Ａとキャップ層３５との密着性が向上する。図１Ｃの工程（Ｉ）による密着性の向上については、特開２０００−２００８３２号公報を参照。
【発明の開示】
【発明が解決しようとする課題】
一方、このようなＣｕ多層配線構造を有する半導体装置に対して高温で通電試験を行った場合、Ｃｕ原子が配線層表面を移動し、後にボイドなどの欠陥を生成させる現象が知られている。例えば通電試験は試験時間を短縮するため４００℃程度の温度で行われることが多いが、このような試験の結果、図２に示すように、Ｃｕ配線層２０中にボイドないし欠陥２０Ｘが形成されることがある。ただし図２は図１Ｋ中、破線で囲んだ部分の拡大図である。
図２を参照するに、前記Ｃｕ配線層２０は各々結晶粒界２０ｂで画成された多数のＣｕ結晶粒２０ｇより構成されているのがわかる。図示は省略するが、同様な微構造は、Ｃｕプラグ３４Ｂ中にも形成されている。
このようなボイド２０Ｘの形成は、Ｃｕ配線層２０中においてＣｕ原子が結晶粒界２０ｂに沿って図中に矢印で示すように拡散し、その結果形成されるものと考えられる。同様な欠陥は、配線パターン３４Ａにおいても、またビアプラグ３４Ｂにおいても生じ得る。このようなボイドの形成は、特にＣｕプラグ３４Ｂとコンタクトしている部分に発生した場合、多層配線構造の信頼性に対して深刻な問題となる。
また従来、図１Ｃの工程（Ｉ）のプラズマによる表面処理工程の後、図１Ｃの工程（Ｊ）のキャップ層３５の堆積に先立って、被処理基板を４００℃程度の温度に加熱することが行われているが、このような工程において、図３（Ａ），（Ｂ）に示すように、Ｃｕ配線パターン３４Ａの表面に突起３４Ｘが形成されることがある。ただし図３（Ａ），（Ｂ）は図１Ｃの工程（Ｉ）中、破線で囲んだ部分のそれぞれ拡大断面図および拡大平面図を示す。
図３（Ａ），（Ｂ）を参照するに、前記Ｃｕ配線パターン３４Ａは各々結晶粒界３４ｂにより画成された多数のＣｕ結晶粒３４ｇより構成されており、前記突起３４Ｘは主に三つの結晶粒界３４ｂが交わるいわゆる三重点に対応して形成されているのがわかる。
このように突起３４Ｘは結晶粒界３４ｂに対応して形成されており、このことから、突起３４Ｘも結晶粒界３４ｂに沿って生じるＣｕ原子の移動により形成されるものと考えられる。ただし突起３４Ｘの場合には、結晶粒界に沿って生じるＣｕ原子の移動は、Ｃｕ配線パターン３４Ａ中に存在する残留応力の緩和に伴って発生するものと考えられる。このような突起３４Ｘが形成されると、薄いキャップ膜３５のバリア機能が損なわれる恐れがあり、多層配線構造に信頼性に対する深刻な問題となる。
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明の他のより具体的な課題は、欠陥が少なく信頼性の高い金属配線パターンを有する多層配線構造を提供することにある。
【課題を解決するための手段】
本発明の他の課題は、金属配線パターンを有する多層配線構造の形成の際に、結晶粒界に沿った金属原子の移動を効果的に抑制できる多層配線構造の製造方法を提供することにある。
本発明の他の課題は、
第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする多層配線構造を提供することにある。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去し、前記配線溝中に金属配線パターンを形成する工程とよりなる多層配線構造の形成方法において、
前記化学機械研磨工程の後、前記金属配線パターンの表面を酸化し、酸化膜を形成する工程と、
前記酸化膜を除去する工程とをさらに含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去する工程と、
前記化学機械研磨工程の後、前記金属層を熱処理する工程と、
前記熱処理工程の後、前記金属配線層の表面を平坦化する工程を含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているが、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決する。
【発明の効果】
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１Ｂの工程（Ｇ）のＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｃの工程（Ｈ）の化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
本発明のその他の特徴および利点は、以下に図面を参照しながら行う発明の詳細な説明より明らかとなろう。
【図面の簡単な説明】
【図１Ａ】（Ａ）〜（Ｄ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その１）である。
【図１Ｂ】（Ｅ）〜（Ｈ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その２）である。
【図１Ｃ】（Ｉ）〜（Ｋ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その３）である。
【図２】従来の多層配線構造において生じる欠陥の発生機構を示す図である。
【図３】（Ａ），（Ｂ）は従来の多層配線構造において生じる欠陥の発生機構を示す別の図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例による多層配線構造の形成方法を示す図である。
【図５】本発明第１実施例による多層配線構造を有する半導体装置の構成を示す図である。
【図６】本発明の第１実施例による多層配線構造により得られるＣｕ原子の拡散の抑制を示す図である。
【図７】（Ａ）〜（Ｃ）は、本発明の第２実施例による多層配線構造の形成方法を示す図である。
【図８】本発明の第２実施例において使われるＣＭＰ装置の構成を示す図である。
【発明を実施するための最良の形態】
［第１実施例］
以下、本発明の第１実施例を説明する。
本実施例においては最初に、先に説明した図１Ａの工程（Ａ）〜図１Ｃの工程（Ｈ）の工程を行ない、図１Ｃの工程（Ｈ）に示すように、層間絶縁膜２８中にバリアメタル膜３２を介してＣｕ配線パターン３４Ａが形成され、また層間絶縁膜２４中にバリアメタル膜３２を介してＣｕプラグ３４Ｂが形成された構造が得られる。
ただし本実施例では、前記層間絶縁膜２４および２８として、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマを使い、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜を使う。プラズマＣＶＤ法によるＳｉＣ膜の成膜は、例えばトリメチルシランを原料に使い、約４００℃の基板温度で５０〜７００Ｗの高周波パワーを供給しながら実行するのが好ましい。また前記バリアメタル膜３２としては、厚さが１０〜２０ｎｍ程度のＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜を使うことができる。これらのバリアメタル膜はスパッタリング法あるいは反応性スパッタリング法により形成することができる。
勿論、前記層間絶縁膜２８としては有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（hydrogen silsesquioxane）などの無機シロキサン膜、ＭＳＱ（methyl silsesquioxane）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ2膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
図４の（Ａ）は、図１Ｃの工程（Ｈ）の状態における、前記Ｃｕ配線パターン３４Ａの破線で囲んだ表面部分を拡大して示す図である。
図４の（Ａ）を参照するに、Ｃｕ配線パターン３４Ａは先に図３の（Ａ），（Ｂ）で説明したように粒界３４ｂで画成された多数のＣｕ結晶粒３４ｇより構成されており、ＣＭＰ工程により平坦化された主面３４ａを有しているのがわかる。
本実施例では図１Ｃの工程（Ｈ）の工程の後、図１Ｃの工程（Ｉ）の前に、図１Ｃの工程（Ｈ）の構造に対して酸素プラズマ処理を行ない、図４の（Ｂ）Ｂに示すように前記Ｃｕ配線パターン３４Ａの表面３４ａに酸化膜３４Ｏを形成する。
本実施例では前記酸化処理は、被処理基板を処理容器中において室温に保持し、１３．３Ｐａ（０．１Ｔｏｒｒ）の圧力下、５０−１００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中に酸素ガスを約１００ＳＣＣＭの流量で供給することにより、前記Ｃｕ配線パターン３４Ａの表面３４ａにＣｕの酸化膜３４Ｏを形成する。例えば上記のプラズマ酸化処理を５分間行うことにより、前記酸化膜３４Ｏを２５．４ｎｍの平均膜厚で形成できる。またこのプラズマ酸化処理を２分間行った場合には、前記酸化膜３４Ｏを１１ｎｍの平均膜厚に形成できる。
このようにして形成された酸化膜３４ＯはＣｕＯあるいはＣｕ2Ｏ、あるいはＣｕＯとＣｕ2Ｏの混合物よりなり、結晶粒界３４ｂに対応して膜厚が変化することを特徴とする。またこのような酸化膜３４Ｏの形成に伴い、酸素原子が前記表面３４ａから結晶粒界に沿ってＣｕ配線パターン３４Ａの内部に侵入し、その結果、特に前記表面３４ａから内部に連続して延在する結晶粒界３４ｂには、酸素濃度の高い領域３４ｏが形成される。このような高酸素濃度領域３４ｏにおいても酸素はＣｕ結晶３４ｇを構成するＣｕ原子と結合し、１ないし数原子層程度のＣｕＯあるいはＣｕ2Ｏよりなる酸化膜を形成しているものと考えられる。
本実施例では、図４の（Ｂ）の工程の後、図１Ｃの工程（Ｉ）の代わりに図４の（Ｃ）の工程を行ない、ＮＨ3プラズマあるいは水素プラズマを使って前記酸化膜３４Ｏを除去する。
例えばかかる酸化膜除去工程は、被処理基板を処理容器中において４００℃の温度に保持し、２４０Ｐａ（１．８Ｔｏｒｒ）の圧力下、２００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中にＮＨ3ガスを４０００ＳＣＣＭの流量で供給することにより、前記酸化膜３４Ｏはプラズマ励起された水素ラジカルとの反応により除去され、その結果、図４の（Ｃ）に示すようにＣｕ配線パターン３４Ａの表面には、前記結晶粒３４ｇに対応した凹凸３４ａ’が形成される。図４の（Ｃ）に示すように、このように前記酸化膜３４Ｏを除去した後も、前記結晶粒界に形成された酸化膜３４ｏは残留する。なお図４の（Ｃ）の酸化膜除去工程はＮＨ3ガスの代わりに水素ガスを供給することで行うことも可能である。
なお、先に従来技術に関連して説明した図１Ｃの工程（Ｉ）は、特開平２０００−２００８３２号公報などにおいてＣｕ配線層上にＳｉＮやＳｉＣなどの無機バリア膜を形成する際に、Ｃｕ配線層表面をＨ2，Ｎ2，ＮＨ3あるいは希ガスなどの非酸化性プラズマ雰囲気に曝露することで汚染を除去し、前記無機バリア層とＣｕ配線層との密着性を向上させるために設けられているものであるが、図４の工程（Ｃ）は、先の図４の工程（Ｂ）で形成された酸化膜３４Ｏの除去のために設けられるものであり、同じようなＮＨ3プラズマあるいは水素プラズマを使うにしても、プロセスの意味合いは従来のものとは異なっていることに注意すべきである。
図４の工程（Ｃ）の結果、前記Ｃｕ配線パターン３４Ａの表面には、前記表面に到達している結晶粒界の部分を除き、酸素原子は存在しない。しかし、図４の（Ｃ）の構造はＣｕ配線パターン３４Ａの表面に酸素が存在しない場合のみを表すものではなく、前記表面での酸素濃度が前記結晶粒界中における酸素濃度よりも低い状態をも表している。
図４の工程（Ｃ）の後、先に説明したのと同様に図１Ｃの工程（Ｊ）以降の工程が実行され、図５に示す多層配線構造が得られる。ただし本実施例においては前記配線パターン３４Ａの表面に凹凸３４ａ’が形成され、また前記結晶粒界３４ｂのうち、前記表面３４ａ’から配線パターン３４Ａ内部に向かって延在する部分には、酸素原子濃度の高い酸化膜３４ｏが形成されている。
本実施例においてはこのように前記配線パターン３４Ａの表面に凹凸３４ａ’が存在するため配線パターン３４Ａの表面を通ってＣｕ原子が移動する際に拡散距離が増大し、その結果、配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制される。
また図６に示すように本実施例においては前記配線パターン３４Ａの表面近傍において結晶粒界に酸化膜ないし高酸素濃度領域３４ｏが形成されているためこれらの領域においてはＣｕ原子が酸素原子によりピニングされ、表面へのＣｕ原子の拡散が効果的に抑制される。その結果、このような多層配線構造を有する半導体装置を動作させた場合、あるいは通電試験を行った場合などにおいて生じていた、図２で説明したボイド形成の問題が解消される。
なお、本実施例において前記酸化処理はプラズマ酸化処理としたが、これを酸素雰囲気中での急速熱処理により行うことも可能である。ただし酸素の侵入が結晶粒界３４ｏに沿って配線パターン３４Ａの内部深くまで生じた場合には配線パターン３４Ａの電気抵抗が増大するため、前記酸化膜３４Ｏの形成は、３０ｎｍ以下、例えば先に説明したように２５．４ｎｍ程度あるいはそれ以下に留めるのが好ましい。
このようにして処理した配線パターン３４Ａの表面状態を走査型電子顕微鏡（ＳＥＭ）により検査したところ、図２で説明したボイド２０Ｘの割合が、このような処理を行わなかった比較対照例と比較して、面積比で６０％低減されているのが確認されている。
［第２実施例］
次に本発明の第２実施例による多層配線構造の形成工程を説明する。
本実施例においては最初に、先に説明した図１Ａの工程（Ａ）〜図１Ｂの工程（Ｇ）を行ない、図１Ｂの（Ｇ）に示すように、前記バリアメタル膜３２上に、前記図１Ｂの（Ｆ）の配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４が電解めっき法などにより形成される。
先にも説明したように、本実施例においても前記層間絶縁膜２４および２８としては、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマが使われ、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜が使われる。さらにバリアメタル膜３２としてはＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜が使われる。
また本実施例においても前記層間絶縁膜２８としては、有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（hydrogen silsesquioxane）などの無機シロキサン膜、ＭＳＱ（methyl silsesquioxane）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ2膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
本実施例では図１Ｂの工程（Ｇ）の後、図７の工程（Ａ）が実行され、前記バリアメタル膜３２上に堆積しているＣｕ層３４が、前記バリアメタル膜３２をストッパに、ＣＭＰ法により除去される。
先にも説明したように、図１Ｂの工程（Ｇ）において前記Ｃｕ層３４を再結晶させる熱処理が行われていても、前記Ｃｕ層３４の内部には局所的な残留応力が残留している可能性があり、また図１ＣのＣＭＰ工程（Ｈ）において前記Ｃｕ層３４中には新たに応力が蓄積される可能性がある。すなわち、図７の工程（Ａ）の状態では、前記Ｃｕ配線パターン３４Ａ中に実質的な残留応力が存在する可能性があり、このような残留応力が、先に図３の（Ａ），（Ｂ）で説明したＣｕ原子の界面拡散による欠陥３４Ｘの発生をもたらすと考えられる。
そこで、本実施例においては前記図７Ａの工程に引き続いて図７の工程（Ｂ）を行ない、図７の工程（Ａ）の構造を不活性雰囲気中、２５０℃以上、４００℃以下の温度で熱処理する。例えばかかる熱処理を大気圧の窒素雰囲気中で１０分間程度行うことにより、前記Ｃｕ配線パターン３４Ａ中には応力緩和が生じ、これに伴うＣｕ原子の拡散の結果、図７の工程（Ｂ）に示すように前記Ｃｕ配線パターン３４Ａ上には、先に図３の（Ａ），（Ｂ）で説明したのと同様な突起３４Ｘが形成される。このような突起３４Ｘは、一般に１μｍ以下の高さを有している。
次に図７の工程（Ｂ）において前記ＳｉＣ膜３０をストッパにＣＭＰ工程を行ない、前記ＳｉＣ膜３０上のバリアメタル膜３２およびＳｉＣ膜３０を除去する。この工程により、前記Ｃｕ配線パターン３４Ａの表面も研磨により平坦化され、その結果、図７の工程（Ｃ）に示すように前記突起３４Ｘは除去される。
図７の工程（Ｃ）の後、図１の工程（Ｉ）のクリーニング工程において前記Ｃｕ配線パターン３４Ａ表面の不純物が除去され、さらに図１Ｃの工程（Ｊ）以降の工程を行うことにより、図１Ｃの（Ｋ）に示す構造の多層配線構造を有する半導体装置が得られる。
図７の（Ｃ）のＣＭＰ工程では前記Ｃｕ配線パターン３４Ａ中に研磨に伴う応力が蓄積される可能性はあるが、前記バリアメタル膜３２およびＳｉＣ膜３０は合計しても１００ｎｍ未満の膜厚しか有していないため、このような研磨工程を行っても、前記Ｃｕ配線パターン３４Ａ中に実質的な、すなわち熱処理により突起３４Ｘが形成されるような応力が蓄積されることはない。
このように本実施例によれば、前記配線パターン３４Ａおよびビアプラグ３４Ｂ中に残留応力のない配線構造を、ダマシン法あるいはデュアルダマシン法により形成することができる。本実施例のシングルダマシン法への拡張は自明であり、説明を省略する。
図８は、本実施例において使われるＣＭＰ装置１００の構成を示す。ただし図示のＣＭＰ装置１００は本実施例に必須なものではなく、他の装置により本実施例を実施することも可能である。
図８を参照するに、ＣＭＰ装置１００は基台１０１上にウェハカセット１０２Ａ〜１０２Ｃを保持するウェハカセット保持部１０２と、前記ウェハカセット保持部１０２中のウェハを受け渡しするウェハ搬送ユニット１０３とを備え、さらに前記ウェハ搬送ユニット１０３との間でウェハをやりとりする研磨プラテンユニット１０４および１０５を備えている。このうち研磨プラテンユニット１０４はＣｕ層のＣＭＰに、また研磨プラテンユニット１０５はバリアメタル層のＣＭＰに使われる。
さらに前記基台１０１上には前記研磨プラテン１０４，１０５で研磨されたウェハを洗浄する洗浄ユニット１０６と、図７Ｂの熱処理工程を行うための炉１０７とが設けられている。
そこで図１Ｂの工程（Ｇ）の状態の被処理基板が前記ウェハカセット保持部１０２中のウェハカセット１０２Ａ〜１０２Ｃのいずれかに保持されると、前記ウェハ搬送ユニット１０３がこれを研磨プラテンユニット１０４に搬送し、前記Ｃｕ層３４が研磨される。前記研磨プラテンユニット１０４におけるＣＭＰ工程の結果、図７の（Ａ）の構造の試料が得られ、これが前記洗浄ユニット１０６における洗浄の後、前記ウェハ搬送ユニット１０３を介して炉１０７に送られる。
炉１０７では図７の（Ｂ）で説明した熱処理工程が行われ、得られた試料は前記ウェハ搬送ユニット１０３を介して研磨プラテン１０５に送られる。
研磨プラテン１０５においては図７のＣＭＰ工程（Ｃ）が行われ、得られた試料は前記洗浄ユニット１０６で洗浄の後、前記ウェハカセット保持部１０２に戻される。なお、ウェハ搬送ユニット１０３には、研磨プラテン１０４および１０５で処理され純水が付着したウェハを搬送するウェットユニットと、ウェハカセット１０２Ａ〜１０２Ｃ、洗浄ユニット１０６および炉１０７から送られる乾燥状態のウェハを搬送するドライユニットとが含まれる。
図８のＣＭＰ装置１００を使うことにより、図７の（Ａ）〜（Ｃ）の工程を枚葉プロセスにより、他の工程と協同しながら効率的に実行することができる。
なお図８のＣＭＰ装置１００において基台上に炉１０７が設けられていない場合には、研磨プラテン１０４で処理された図７の（Ａ）の状態の試料を外部の炉に搬送することにより、所望の処理を行うことが可能である。
なお本実施例では図７Ｂの熱処理工程を、大気圧の窒素雰囲気中において行う例を説明したが、前記窒素雰囲気に非酸化性ガス、例えば水素ガスを添加することも可能である。またこの熱処理を１３３×１０-5Ｐａ（１０-5Ｔｏｒｒ）以下の真空雰囲気において行うことも可能である。前記熱処理工程の温度が２５０℃よりも低い場合には、図７の工程（Ｂ）において十分な応力の緩和が達成されず、前記Ｃｕ配線パターン３４Ａ中に応力が残留してしまう。一方、前記熱処理工程の温度が５００℃を超えると、特に層間絶縁膜として低誘電率有機絶縁膜を使っている場合、層間絶縁膜が熱処理に耐えられなくなる。このことから、図７の工程（Ｂ）における熱処理は、２５０℃〜４００℃の範囲の温度で行うのが好ましい。
さらに、本実施例においてＣｕ配線パターン３４Ａを形成した場合、図７の（Ｃ）の構造に対して先の実施例の酸化処理および酸化膜除去処理を行うことも可能である。
さらに以上の各実施例においてＣｕ配線パターン３４Ａは銅合金であってもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に多層配線構造を有する半導体装置及びその製造方法に関する。
微細化技術の進展に伴い、半導体集積回路の集積密度は年々向上しているが、かかる集積密度の増大に伴い、半導体集積回路中における配線抵抗および配線容量に起因する配線遅延の問題が顕在化している。かかる配線遅延の問題に鑑み、最近では低抵抗のＣｕを配線パターンとして使用し、また低誘電率の有機膜を層間絶縁膜として使用する技術が研究されている。
従来よりＣｕをドライエッチングによりパターニングする有効な方法が知られていないため、Ｃｕを配線パターンに使う場合には、層間絶縁膜中に配線溝及びコンタクトホールを先に形成し、これをＣｕで埋めるいわゆるデュアルダマシン法が使われている。デュアルダマシン法では、コンタクトホールと配線溝をＣｕ等の配線材料により埋め込み、さらに化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により不要部分の配線材料を研磨・除去することによりコンタクトホール及び配線溝に埋め込まれた、平坦化された配線パターンを形成する。デュアルダマシン法によれば、幅の狭い高アスペクト比の配線パターンをエッチングにより形成する必要がなく、また配線間の微細なスペースを層間絶縁膜により埋め込む必要もなく、非常に微細化された配線パターンを容易に形成することができる。デュアルダマシン法による多層配線構造の形成は、配線のアスペクト比が高くなるほど、また配線総数が増大するほど有効であり、超微細化半導体装置の製造コストの削減に大きく寄与する。
【背景技術】
図１Ａの（Ａ）〜図１Ｃの（Ｋ）は従来の典型的なデュアルダマシン法による多層配線構造の形成工程を示す。
図１Ａの（Ａ）を参照するに、図示を省略するトランジスタなどの活性素子が形成されたＳｉ基板１１上には、絶縁膜１１Ａを介してポリシリコン，Ｗ，Ｃｕ等の下層配線パターン２０が形成されており、前記下層配線パターン２０上にはＳｉＮあるいはＳｉＣよりなる第１のエッチングストッパ膜２２がプラズマＣＶＤ法などの堆積法により形成される。以下の説明は、前記下層配線パターン２０がＣｕ配線パターンである場合について行う。
前記エッチングストッパ膜２２上にはさらに低誘電率無機絶縁膜あるいは有機炭化水素ポリマなどの低誘電率有機絶縁膜よりなる第１の層間絶縁膜２４が典型的にはスピンオン法により形成され、さらに前記層間絶縁膜２４上にはＳｉＮあるいはＳｉＣなどよりなる第２のエッチングストッパ膜２６がプラズマＣＶＤ法より形成される。
前記エッチングストッパ膜２６上には第２の層間絶縁膜２８が同様にして形成され、前記層間絶縁膜２８上にはさらにＳｉＮあるいはＳｉＣなどよりなる第３のエッチングストッパ膜３０が、プラズマＣＶＤ法などにより形成される。
図１Ａの工程（Ａ）では前記エッチングストッパ膜３０上にレジストパターンＲ１が形成されるが、前記レジストパターンＲ１中にはレジスト開口部Ｒａが、多層配線構造中に形成される第１層目の配線溝に対応して形成される。
次に図１Ａの工程（Ｂ）で、前記レジストパターンＲ１をマスクに前記ＳｉＮ膜３０に対してドライエッチングを行ない、前記レジスト開口部Ｒａに対応した開口部を前記エッチングストッパ膜３０中に形成する。さらに、前記開口部の形成の後、前記レジストパターンＲ１をアッシングにより除去し、前記ＳｉＮ膜３０をマスクに前記層間絶縁膜２８をドライエッチングし、前記層間絶縁膜２８中に前記レジスト開口部Ｒａに対応した配線溝２８Ａを形成する。
次に図１Ａの工程（Ｃ）で前記図１Ａの工程（Ｂ）の構造上に、前記エッチングストッパ膜３０を覆うように、また前記配線溝２８Ａを充填するようにレジスト膜Ｒ２を形成し、さらにこれをパターニングして前記配線溝２８Ａ中に、前記配線溝中に形成されるビアホールに対応したレジスト開口部Ｒｂを形成する。
さらに図１Ａの工程（Ｄ）において前記エッチングストッパ膜２６を、前記レジストパターンＲ２をマスクにドライエッチングし、前記レジスト開口部Ｒｂに対応した開口部を前記エッチングストッパ膜２６中に形成する。
図１Ａの工程（Ｄ）では、さらに前記層間絶縁膜２４を前記エッチングストッパ膜２６および３０をマスクにドライエッチングすることにより、前記層間絶縁膜２４中に、前記レジスト開口部Ｒｂに対応して、前記エッチングストッパ膜２２を露出するビアホール２４Ａを形成する。
さらに図１Ｂの工程（Ｅ）において前記ビアホール２４Ａの底に露出されたエッチングストッパ膜２２をエッチングにより除去し、ビアホール２４Ａの底にＣｕ配線パターン２０を露出した後、図１Ｂの工程（Ｆ）において図１Ｂの工程（Ｅ）の構造上にＴａＮ膜などの導電性窒化膜を含むバリアメタル膜３２をスパッタリング法等により堆積し、前記配線溝２８Ａ及びビアホール２４Ａの表面を前記バリアメタル膜３２およびシードＣｕ膜により覆う。
なお、図１Ｂの工程（Ｅ）の構造を形成するにあたり、先にビアホール２４Ａを形成し、その後で配線溝２８Ａを形成する工程を採用することも可能である。
次に図１Ｂの工程（Ｇ）において前記配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４を電解めっき法により形成し、さらにこれを窒素あるいはＡｒなどの不活性雰囲気中で熱処理することによりＣｕ層３４中の結晶粒を成長させ、安定な微構造を形成する。
次に図１Ｂの工程（Ｈ）において前記層間絶縁膜２８上のＣｕ層３４、バリアメタル膜３２およびエッチングストッパ膜３０を化学機械研磨（ＣＭＰ）により除去し、図１Ｂの工程（Ｈ）に示す平坦化された構造を得る。図１Ｂの工程（Ｈ）構造においては前記配線溝２８Ａを充填するようにＣｕ配線パターン３４Ａが形成され、さらに前記Ｃｕ配線パターン３４Ａから前記ビアホール２４Ａを充填するようにＣｕプラグ３４Ｂが延出する。前記Ｃｕ配線パターン３４ＡとＣｕプラグ３４Ｂとは第1の配線層３１を構成する。
次に図１Ｂの工程（Ｈ）の構造は図１Ｃの工程（Ｉ）においてＨ2，ＮＨ3，Ｎ2あるいは希ガスのプラズマにより処理され、その結果、図１Ｂの工程（Ｈ）のＣＭＰ工程の際にＣｕ配線パターン３４Ａの表面に生じた汚染がプラズマにより除去される。
図１Ｃの工程（Ｉ）の後、図１Ｃの工程（Ｊ）において図１Ｃの工程（Ｉ）の構造上に前記Ｃｕ配線パターン３４Ａを覆うように、ＳｉＮなどよりなるキャップ膜３５が形成され、さらにこのキャップ膜３５を先のエッチングストッパ膜２２と同様に使って図１Ａの工程（Ａ）〜図１Ｃの工程（Ｈ）を繰り返すことにより、図１Ｃの工程（Ｋ）に示すように、前記第１の配線層３１上に第２の配線層４１が形成された多層配線構造が形成される。
前記キャップ膜３５を設けることにより、Ｃｕ配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制され、上層の配線層形成プロセスに伴って下層配線層中に生じる欠陥の発生が、また様々な条件下における多層配線構造の使用に伴って配線層中に生じる欠陥の発生が抑制される。また先に説明した図１Ｃの工程（Ｉ）の表面処理工程を行うことにより、前記配線パターン３４Ａとキャップ層３５との密着性が向上する。図１Ｃの工程（Ｉ）による密着性の向上については、特開２０００−２００８３２号公報を参照。
【発明の開示】
【発明が解決しようとする課題】
一方、このようなＣｕ多層配線構造を有する半導体装置に対して高温で通電試験を行った場合、Ｃｕ原子が配線層表面を移動し、後にボイドなどの欠陥を生成させる現象が知られている。例えば通電試験は試験時間を短縮するため４００℃程度の温度で行われることが多いが、このような試験の結果、図２に示すように、Ｃｕ配線層２０中にボイドないし欠陥２０Ｘが形成されることがある。ただし図２は図１Ｋ中、破線で囲んだ部分の拡大図である。
図２を参照するに、前記Ｃｕ配線層２０は各々結晶粒界２０ｂで画成された多数のＣｕ結晶粒２０ｇより構成されているのがわかる。図示は省略するが、同様な微構造は、Ｃｕプラグ３４Ｂ中にも形成されている。
このようなボイド２０Ｘの形成は、Ｃｕ配線層２０中においてＣｕ原子が結晶粒界２０ｂに沿って図中に矢印で示すように拡散し、その結果形成されるものと考えられる。同様な欠陥は、配線パターン３４Ａにおいても、またビアプラグ３４Ｂにおいても生じ得る。このようなボイドの形成は、特にＣｕプラグ３４Ｂとコンタクトしている部分に発生した場合、多層配線構造の信頼性に対して深刻な問題となる。
また従来、図１Ｃの工程（Ｉ）のプラズマによる表面処理工程の後、図１Ｃの工程（Ｊ）のキャップ層３５の堆積に先立って、被処理基板を４００℃程度の温度に加熱することが行われているが、このような工程において、図３（Ａ），（Ｂ）に示すように、Ｃｕ配線パターン３４Ａの表面に突起３４Ｘが形成されることがある。ただし図３（Ａ），（Ｂ）は図１Ｃの工程（Ｉ）中、破線で囲んだ部分のそれぞれ拡大断面図および拡大平面図を示す。
図３（Ａ），（Ｂ）を参照するに、前記Ｃｕ配線パターン３４Ａは各々結晶粒界３４ｂにより画成された多数のＣｕ結晶粒３４ｇより構成されており、前記突起３４Ｘは主に三つの結晶粒界３４ｂが交わるいわゆる三重点に対応して形成されているのがわかる。
このように突起３４Ｘは結晶粒界３４ｂに対応して形成されており、このことから、突起３４Ｘも結晶粒界３４ｂに沿って生じるＣｕ原子の移動により形成されるものと考えられる。ただし突起３４Ｘの場合には、結晶粒界に沿って生じるＣｕ原子の移動は、Ｃｕ配線パターン３４Ａ中に存在する残留応力の緩和に伴って発生するものと考えられる。このような突起３４Ｘが形成されると、薄いキャップ膜３５のバリア機能が損なわれる恐れがあり、多層配線構造に信頼性に対する深刻な問題となる。
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明の他のより具体的な課題は、欠陥が少なく信頼性の高い金属配線パターンを有する多層配線構造を提供することにある。
【課題を解決するための手段】
本発明の他の課題は、金属配線パターンを有する多層配線構造の形成の際に、結晶粒界に沿った金属原子の移動を効果的に抑制できる多層配線構造の製造方法を提供することにある。
本発明の他の課題は、
第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする多層配線構造を提供することにある。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去し、前記配線溝中に金属配線パターンを形成する工程とよりなる多層配線構造の形成方法において、
前記化学機械研磨工程の後、前記金属配線パターンの表面を酸化し、酸化膜を形成する工程と、
前記酸化膜を除去する工程とをさらに含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
本発明の他の課題は、
層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去する工程と、
前記化学機械研磨工程の後、前記金属層を熱処理する工程と、
前記熱処理工程の後、前記金属配線層の表面を平坦化する工程を含むことを特徴とする多層配線構造の形成方法を提供することにある。
本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているが、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決する。
【発明の効果】
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１Ｂの工程（Ｇ）のＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｃの工程（Ｈ）の化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
本発明のその他の特徴および利点は、以下に図面を参照しながら行う発明の詳細な説明より明らかとなろう。
【図面の簡単な説明】
【図１Ａ】（Ａ）〜（Ｄ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その１）である。
【図１Ｂ】（Ｅ）〜（Ｈ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その２）である。
【図１Ｃ】（Ｉ）〜（Ｋ）は、デュアルダマシン法を使った従来の多層配線構造の形成工程を示す図（その３）である。
【図２】従来の多層配線構造において生じる欠陥の発生機構を示す図である。
【図３】（Ａ），（Ｂ）は従来の多層配線構造において生じる欠陥の発生機構を示す別の図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例による多層配線構造の形成方法を示す図である。
【図５】本発明第１実施例による多層配線構造を有する半導体装置の構成を示す図である。
【図６】本発明の第１実施例による多層配線構造により得られるＣｕ原子の拡散の抑制を示す図である。
【図７】（Ａ）〜（Ｃ）は、本発明の第２実施例による多層配線構造の形成方法を示す図である。
【図８】本発明の第２実施例において使われるＣＭＰ装置の構成を示す図である。
【発明を実施するための最良の形態】
［第１実施例］
以下、本発明の第１実施例を説明する。
本実施例においては最初に、先に説明した図１Ａの工程（Ａ）〜図１Ｃの工程（Ｈ）の工程を行ない、図１Ｃの工程（Ｈ）に示すように、層間絶縁膜２８中にバリアメタル膜３２を介してＣｕ配線パターン３４Ａが形成され、また層間絶縁膜２４中にバリアメタル膜３２を介してＣｕプラグ３４Ｂが形成された構造が得られる。
ただし本実施例では、前記層間絶縁膜２４および２８として、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマを使い、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜を使う。プラズマＣＶＤ法によるＳｉＣ膜の成膜は、例えばトリメチルシランを原料に使い、約４００℃の基板温度で５０〜７００Ｗの高周波パワーを供給しながら実行するのが好ましい。また前記バリアメタル膜３２としては、厚さが１０〜２０ｎｍ程度のＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜を使うことができる。これらのバリアメタル膜はスパッタリング法あるいは反応性スパッタリング法により形成することができる。
勿論、前記層間絶縁膜２８としては有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（hydrogen silsesquioxane）などの無機シロキサン膜、ＭＳＱ（methyl silsesquioxane）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ2膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
図４の（Ａ）は、図１Ｃの工程（Ｈ）の状態における、前記Ｃｕ配線パターン３４Ａの破線で囲んだ表面部分を拡大して示す図である。
図４の（Ａ）を参照するに、Ｃｕ配線パターン３４Ａは先に図３の（Ａ），（Ｂ）で説明したように粒界３４ｂで画成された多数のＣｕ結晶粒３４ｇより構成されており、ＣＭＰ工程により平坦化された主面３４ａを有しているのがわかる。
本実施例では図１Ｃの工程（Ｈ）の工程の後、図１Ｃの工程（Ｉ）の前に、図１Ｃの工程（Ｈ）の構造に対して酸素プラズマ処理を行ない、図４の（Ｂ）Ｂに示すように前記Ｃｕ配線パターン３４Ａの表面３４ａに酸化膜３４Ｏを形成する。
本実施例では前記酸化処理は、被処理基板を処理容器中において室温に保持し、１３．３Ｐａ（０．１Ｔｏｒｒ）の圧力下、５０−１００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中に酸素ガスを約１００ＳＣＣＭの流量で供給することにより、前記Ｃｕ配線パターン３４Ａの表面３４ａにＣｕの酸化膜３４Ｏを形成する。例えば上記のプラズマ酸化処理を５分間行うことにより、前記酸化膜３４Ｏを２５．４ｎｍの平均膜厚で形成できる。またこのプラズマ酸化処理を２分間行った場合には、前記酸化膜３４Ｏを１１ｎｍの平均膜厚に形成できる。
このようにして形成された酸化膜３４ＯはＣｕＯあるいはＣｕ2Ｏ、あるいはＣｕＯとＣｕ2Ｏの混合物よりなり、結晶粒界３４ｂに対応して膜厚が変化することを特徴とする。またこのような酸化膜３４Ｏの形成に伴い、酸素原子が前記表面３４ａから結晶粒界に沿ってＣｕ配線パターン３４Ａの内部に侵入し、その結果、特に前記表面３４ａから内部に連続して延在する結晶粒界３４ｂには、酸素濃度の高い領域３４ｏが形成される。このような高酸素濃度領域３４ｏにおいても酸素はＣｕ結晶３４ｇを構成するＣｕ原子と結合し、１ないし数原子層程度のＣｕＯあるいはＣｕ2Ｏよりなる酸化膜を形成しているものと考えられる。
本実施例では、図４の（Ｂ）の工程の後、図１Ｃの工程（Ｉ）の代わりに図４の（Ｃ）の工程を行ない、ＮＨ3プラズマあるいは水素プラズマを使って前記酸化膜３４Ｏを除去する。
例えばかかる酸化膜除去工程は、被処理基板を処理容器中において４００℃の温度に保持し、２４０Ｐａ（１．８Ｔｏｒｒ）の圧力下、２００Ｗの高周波プラズマを供給することにより行う。その際、前記処理容器中にＮＨ3ガスを４０００ＳＣＣＭの流量で供給することにより、前記酸化膜３４Ｏはプラズマ励起された水素ラジカルとの反応により除去され、その結果、図４の（Ｃ）に示すようにＣｕ配線パターン３４Ａの表面には、前記結晶粒３４ｇに対応した凹凸３４ａ’が形成される。図４の（Ｃ）に示すように、このように前記酸化膜３４Ｏを除去した後も、前記結晶粒界に形成された酸化膜３４ｏは残留する。なお図４の（Ｃ）の酸化膜除去工程はＮＨ3ガスの代わりに水素ガスを供給することで行うことも可能である。
なお、先に従来技術に関連して説明した図１Ｃの工程（Ｉ）は、特開平２０００−２００８３２号公報などにおいてＣｕ配線層上にＳｉＮやＳｉＣなどの無機バリア膜を形成する際に、Ｃｕ配線層表面をＨ2，Ｎ2，ＮＨ3あるいは希ガスなどの非酸化性プラズマ雰囲気に曝露することで汚染を除去し、前記無機バリア層とＣｕ配線層との密着性を向上させるために設けられているものであるが、図４の工程（Ｃ）は、先の図４の工程（Ｂ）で形成された酸化膜３４Ｏの除去のために設けられるものであり、同じようなＮＨ3プラズマあるいは水素プラズマを使うにしても、プロセスの意味合いは従来のものとは異なっていることに注意すべきである。
図４の工程（Ｃ）の結果、前記Ｃｕ配線パターン３４Ａの表面には、前記表面に到達している結晶粒界の部分を除き、酸素原子は存在しない。しかし、図４の（Ｃ）の構造はＣｕ配線パターン３４Ａの表面に酸素が存在しない場合のみを表すものではなく、前記表面での酸素濃度が前記結晶粒界中における酸素濃度よりも低い状態をも表している。
図４の工程（Ｃ）の後、先に説明したのと同様に図１Ｃの工程（Ｊ）以降の工程が実行され、図５に示す多層配線構造が得られる。ただし本実施例においては前記配線パターン３４Ａの表面に凹凸３４ａ’が形成され、また前記結晶粒界３４ｂのうち、前記表面３４ａ’から配線パターン３４Ａ内部に向かって延在する部分には、酸素原子濃度の高い酸化膜３４ｏが形成されている。
本実施例においてはこのように前記配線パターン３４Ａの表面に凹凸３４ａ’が存在するため配線パターン３４Ａの表面を通ってＣｕ原子が移動する際に拡散距離が増大し、その結果、配線パターン３４Ａの表面に沿ったＣｕ原子の移動が抑制される。
また図６に示すように本実施例においては前記配線パターン３４Ａの表面近傍において結晶粒界に酸化膜ないし高酸素濃度領域３４ｏが形成されているためこれらの領域においてはＣｕ原子が酸素原子によりピニングされ、表面へのＣｕ原子の拡散が効果的に抑制される。その結果、このような多層配線構造を有する半導体装置を動作させた場合、あるいは通電試験を行った場合などにおいて生じていた、図２で説明したボイド形成の問題が解消される。
なお、本実施例において前記酸化処理はプラズマ酸化処理としたが、これを酸素雰囲気中での急速熱処理により行うことも可能である。ただし酸素の侵入が結晶粒界３４ｏに沿って配線パターン３４Ａの内部深くまで生じた場合には配線パターン３４Ａの電気抵抗が増大するため、前記酸化膜３４Ｏの形成は、３０ｎｍ以下、例えば先に説明したように２５．４ｎｍ程度あるいはそれ以下に留めるのが好ましい。
このようにして処理した配線パターン３４Ａの表面状態を走査型電子顕微鏡（ＳＥＭ）により検査したところ、図２で説明したボイド２０Ｘの割合が、このような処理を行わなかった比較対照例と比較して、面積比で６０％低減されているのが確認されている。
［第２実施例］
次に本発明の第２実施例による多層配線構造の形成工程を説明する。
本実施例においては最初に、先に説明した図１Ａの工程（Ａ）〜図１Ｂの工程（Ｇ）を行ない、図１Ｂの（Ｇ）に示すように、前記バリアメタル膜３２上に、前記図１Ｂの（Ｆ）の配線溝２８Ａおよびビアホール２４Ａを充填するようにＣｕ層３４が電解めっき法などにより形成される。
先にも説明したように、本実施例においても前記層間絶縁膜２４および２８としては、例えばダウケミカル社より登録商標ＳｉＬＫとして市販されている低誘電率芳香族炭化水素ポリマが使われ、また前記エッチングストッパ膜２２として、プラズマＣＶＤ法により形成したＳｉＣ膜が使われる。さらにバリアメタル膜３２としてはＴａＮ膜とＴａ膜とを積層した通常のバリアメタル膜が使われる。
また本実施例においても前記層間絶縁膜２８としては、有機炭化水素ポリマ膜以外にも、有機ＳＯＧ膜、ＨＳＱ（hydrogen silsesquioxane）などの無機シロキサン膜、ＭＳＱ（methyl silsesquioxane）などの有機シロキサン膜、さらには低誘電率多孔質膜、あるいは従来のＳｉＯ2膜を使うことも可能である。さらに前記バリアメタル膜３２としてはＴｉ膜あるいはＴｉＮ膜を使うことも可能である。
本実施例では図１Ｂの工程（Ｇ）の後、図７の工程（Ａ）が実行され、前記バリアメタル膜３２上に堆積しているＣｕ層３４が、前記バリアメタル膜３２をストッパに、ＣＭＰ法により除去される。
先にも説明したように、図１Ｂの工程（Ｇ）において前記Ｃｕ層３４を再結晶させる熱処理が行われていても、前記Ｃｕ層３４の内部には局所的な残留応力が残留している可能性があり、また図１ＣのＣＭＰ工程（Ｈ）において前記Ｃｕ層３４中には新たに応力が蓄積される可能性がある。すなわち、図７の工程（Ａ）の状態では、前記Ｃｕ配線パターン３４Ａ中に実質的な残留応力が存在する可能性があり、このような残留応力が、先に図３の（Ａ），（Ｂ）で説明したＣｕ原子の界面拡散による欠陥３４Ｘの発生をもたらすと考えられる。
そこで、本実施例においては前記図７Ａの工程に引き続いて図７の工程（Ｂ）を行ない、図７の工程（Ａ）の構造を不活性雰囲気中、２５０℃以上、４００℃以下の温度で熱処理する。例えばかかる熱処理を大気圧の窒素雰囲気中で１０分間程度行うことにより、前記Ｃｕ配線パターン３４Ａ中には応力緩和が生じ、これに伴うＣｕ原子の拡散の結果、図７の工程（Ｂ）に示すように前記Ｃｕ配線パターン３４Ａ上には、先に図３の（Ａ），（Ｂ）で説明したのと同様な突起３４Ｘが形成される。このような突起３４Ｘは、一般に１μｍ以下の高さを有している。
次に図７の工程（Ｂ）において前記ＳｉＣ膜３０をストッパにＣＭＰ工程を行ない、前記ＳｉＣ膜３０上のバリアメタル膜３２およびＳｉＣ膜３０を除去する。この工程により、前記Ｃｕ配線パターン３４Ａの表面も研磨により平坦化され、その結果、図７の工程（Ｃ）に示すように前記突起３４Ｘは除去される。
図７の工程（Ｃ）の後、図１の工程（Ｉ）のクリーニング工程において前記Ｃｕ配線パターン３４Ａ表面の不純物が除去され、さらに図１Ｃの工程（Ｊ）以降の工程を行うことにより、図１Ｃの（Ｋ）に示す構造の多層配線構造を有する半導体装置が得られる。
図７の（Ｃ）のＣＭＰ工程では前記Ｃｕ配線パターン３４Ａ中に研磨に伴う応力が蓄積される可能性はあるが、前記バリアメタル膜３２およびＳｉＣ膜３０は合計しても１００ｎｍ未満の膜厚しか有していないため、このような研磨工程を行っても、前記Ｃｕ配線パターン３４Ａ中に実質的な、すなわち熱処理により突起３４Ｘが形成されるような応力が蓄積されることはない。
このように本実施例によれば、前記配線パターン３４Ａおよびビアプラグ３４Ｂ中に残留応力のない配線構造を、ダマシン法あるいはデュアルダマシン法により形成することができる。本実施例のシングルダマシン法への拡張は自明であり、説明を省略する。
図８は、本実施例において使われるＣＭＰ装置１００の構成を示す。ただし図示のＣＭＰ装置１００は本実施例に必須なものではなく、他の装置により本実施例を実施することも可能である。
図８を参照するに、ＣＭＰ装置１００は基台１０１上にウェハカセット１０２Ａ〜１０２Ｃを保持するウェハカセット保持部１０２と、前記ウェハカセット保持部１０２中のウェハを受け渡しするウェハ搬送ユニット１０３とを備え、さらに前記ウェハ搬送ユニット１０３との間でウェハをやりとりする研磨プラテンユニット１０４および１０５を備えている。このうち研磨プラテンユニット１０４はＣｕ層のＣＭＰに、また研磨プラテンユニット１０５はバリアメタル層のＣＭＰに使われる。
さらに前記基台１０１上には前記研磨プラテン１０４，１０５で研磨されたウェハを洗浄する洗浄ユニット１０６と、図７Ｂの熱処理工程を行うための炉１０７とが設けられている。
そこで図１Ｂの工程（Ｇ）の状態の被処理基板が前記ウェハカセット保持部１０２中のウェハカセット１０２Ａ〜１０２Ｃのいずれかに保持されると、前記ウェハ搬送ユニット１０３がこれを研磨プラテンユニット１０４に搬送し、前記Ｃｕ層３４が研磨される。前記研磨プラテンユニット１０４におけるＣＭＰ工程の結果、図７の（Ａ）の構造の試料が得られ、これが前記洗浄ユニット１０６における洗浄の後、前記ウェハ搬送ユニット１０３を介して炉１０７に送られる。
炉１０７では図７の（Ｂ）で説明した熱処理工程が行われ、得られた試料は前記ウェハ搬送ユニット１０３を介して研磨プラテン１０５に送られる。
研磨プラテン１０５においては図７のＣＭＰ工程（Ｃ）が行われ、得られた試料は前記洗浄ユニット１０６で洗浄の後、前記ウェハカセット保持部１０２に戻される。なお、ウェハ搬送ユニット１０３には、研磨プラテン１０４および１０５で処理され純水が付着したウェハを搬送するウェットユニットと、ウェハカセット１０２Ａ〜１０２Ｃ、洗浄ユニット１０６および炉１０７から送られる乾燥状態のウェハを搬送するドライユニットとが含まれる。
図８のＣＭＰ装置１００を使うことにより、図７の（Ａ）〜（Ｃ）の工程を枚葉プロセスにより、他の工程と協同しながら効率的に実行することができる。
なお図８のＣＭＰ装置１００において基台上に炉１０７が設けられていない場合には、研磨プラテン１０４で処理された図７の（Ａ）の状態の試料を外部の炉に搬送することにより、所望の処理を行うことが可能である。
なお本実施例では図７Ｂの熱処理工程を、大気圧の窒素雰囲気中において行う例を説明したが、前記窒素雰囲気に非酸化性ガス、例えば水素ガスを添加することも可能である。またこの熱処理を１３３×１０-5Ｐａ（１０-5Ｔｏｒｒ）以下の真空雰囲気において行うことも可能である。前記熱処理工程の温度が２５０℃よりも低い場合には、図７の工程（Ｂ）において十分な応力の緩和が達成されず、前記Ｃｕ配線パターン３４Ａ中に応力が残留してしまう。一方、前記熱処理工程の温度が５００℃を超えると、特に層間絶縁膜として低誘電率有機絶縁膜を使っている場合、層間絶縁膜が熱処理に耐えられなくなる。このことから、図７の工程（Ｂ）における熱処理は、２５０℃〜４００℃の範囲の温度で行うのが好ましい。
さらに、本実施例においてＣｕ配線パターン３４Ａを形成した場合、図７の（Ｃ）の構造に対して先の実施例の酸化処理および酸化膜除去処理を行うことも可能である。
さらに以上の各実施例においてＣｕ配線パターン３４Ａは銅合金であってもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
本発明によれば、層間絶縁膜中の配線溝を充填するように形成された金属配線パターン中の結晶粒界に酸素を導入することにより、かかる結晶粒界に沿った金属配線パターン表面への金属元素の拡散が抑制され、かかる多層配線構造を有する半導体装置の動作中、例えば通電試験の際に多層配線構造を構成する金属配線パターンに生じるボイドなどの欠陥の発生が抑制される。また本発明によれば、前記金属配線パターン表面に凹凸が、酸化膜の形成および除去工程の結果、金属配線パターン中の結晶粒のモフォロジーに対応して形成され、これに伴い金属配線パターン表面に沿った金属原子の拡散距離が増大する。その結果、金属原子の金属配線パターン外部への、拡散による流出が抑制される。
また本発明によれば、化学機械研磨を行った後の状態で金属層を熱処理することにより、前記金属層中に残留している応力が効果的に緩和される。かかる応力の緩和に伴い前記金属層の表面には金属原子のストレスマイグレーションにより先に図３Ａ，３Ｂで説明したような突起が形成されることがあるが、本発明ではその後で金属層の表面を平坦化することにより、このような突起が除去され、その結果、表面が平坦化され、しかも応力が完全に緩和された金属層あるいは金属配線パターンが得られる。特に前記熱処理を、前記化学機械研磨の結果、前記配線溝中に金属配線パターンが形成された状態で行った場合には、その後の平坦化工程は単にバリアメタル膜を層間絶縁膜表面から除去するだけのわずかな研磨処理で十分であり、平坦化工程により金属配線パターン中に再び残留応力が導入されるのが効果的に回避できる。このような金属層中の残留応力は、例えば図１ＧのＣｕ層３４の場合、再結晶化および結晶粒成長のために行われる熱処理の結果、Ｃｕ層３４の全体としては緩和されているものの、このような厚いＣｕ層３４が形成された状態で熱処理を行っただけでは、Ｃｕ層３４の内部には局所的な残留応力が存在していると考えられる。また、図１Ｈの化学機械研磨の際にも、前記金属配線パターン中に新たに残留応力が導入される可能性がある。本発明は、このような従来の問題点を解決することができる。
Claims (18)
- 第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする多層配線構造。 - 前記酸素原子は、前記結晶粒界において前記配線パターンを形成する金属元素と結合し、酸化物を形成することを特徴とする請求項１記載の多層配線構造。
- 前記配線パターンは銅配線パターンよりなり、前記酸化物はＣｕＯあるいはＣｕ２Ｏよりなることを特徴とする請求項１記載の多層配線構造。
- 前記配線パターンは銅配線パターンよりなり、前記酸化物はＣｕＯとＣｕ２Ｏの混合物よりなることを特徴とする請求項１記載の多層配線構造。
- 前記表面は酸化物を含まないことを特徴とする請求項１記載の多層配線構造。
- 前記凹凸は、前記配線パターン中の結晶粒に対応して形成されていることを特徴とする請求項１記載の多層配線構造。
- 層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去し、前記配線溝中に金属配線パターンを形成する工程とよりなる多層配線構造の形成方法において、
前記化学機械研磨工程の後、前記金属配線パターンの表面を酸化し、酸化膜を形成する工程と、
前記酸化膜を除去する工程とをさらに含むことを特徴とする多層配線構造の形成方法。 - 前記酸化膜を形成する工程は、前記金属配線パターンの表面を酸素プラズマで処理する工程を含むことを特徴とする請求項７記載の多層配線構造の形成方法。
- 前記酸化膜を形成する工程は、前記酸化膜を３０ｎｍ以下の膜厚に形成することを特徴とする請求項７記載の多層配線構造の形成方法。
- 前記酸化膜を除去する工程は、ドライプロセスにより行われることを特徴とする請求項７記載の多層配線構造の形成方法。
- 前記酸化膜を除去する工程は、還元性のプラズマ中において実行されることを特徴とする請求項７記載の多層配線構造の形成方法。
- 層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を金属層により充填する工程と、
前記金属層のうち、前記層間絶縁膜の表面上に堆積した部分を化学機械研磨により除去する工程と、
前記化学機械研磨工程の後、前記金属層を熱処理する工程と、
前記熱処理工程の後、前記金属配線層の表面を平坦化する工程を含むことを特徴とする多層配線構造の形成方法。 - 前記配線溝を前記金属層により充填する工程は、前記層間絶縁膜の上主面および前記配線溝の表面をバリアメタル膜で覆う工程と、前記金属層を前記バリアメタル膜上に堆積する工程とよりなり、前記化学機械研磨工程は、前記層間絶縁膜上の前記バリアメタル膜をストッパとして実行されることを特徴とする請求項１２記載の多層配線構造の形成方法。
- 前記熱処理工程は、前記金属配線層中において応力緩和が生じるような温度で実行されることを特徴とする請求項１２記載の多層配線構造の形成方法。
- 前記熱処理温度は２５０℃以上の温度で実行されることを特徴とする請求項１２記載の多層配線構造の形成方法。
- 前記平坦化工程は、前記金属層を、前記層間絶縁膜の上主面が露出するまで実行される別の化学機械研磨工程よりなることを特徴とする請求項１２記載の多層配線構造の形成方法。
- 前記配線溝を前記金属層により充填する工程は、前記層間絶縁膜の上主面および前記配線溝の表面をバリアメタル膜で覆う工程と、前記金属層を前記バリアメタル膜上に堆積する工程とよりなり、前記化学機械研磨工程は、前記層間絶縁膜上の前記バリアメタル膜をストッパとして実行され、前記平坦化工程は、前記金属層および前記バリアメタル膜を、前記層間絶縁膜の前記上主面が露出するまで研磨する別の化学機械研磨工程よりなることを特徴とする請求項１２記載の多層配線構造の形成方法。
- 基板と、前記基板上に形成された多層配線構造とよりなる半導体装置であって、
前記多層配線構造は、
第１の層間絶縁膜と、
前記第１の層間絶縁上に形成された第２の層間絶縁膜と、
前記第１の層間絶縁膜中に形成され第１のバリアメタル膜で側壁面および底面が覆われた配線溝と、
前記第２の層間絶縁膜中に形成され第２のバリアメタル膜で側壁面と底面が覆われたビアホールと、
前記配線溝を充填する配線パターンと、
前記ビアホールを充填するビアプラグとよりなり、
前記ビアプラグは前記配線パターンの表面にコンタクトし、
前記配線パターンは前記表面に凹凸を有し、
前記配線パターンは、前記配線パターン中において前記表面から前記配線パターン内部に向かって延在する結晶粒界に沿って、前記表面におけるよりも高い濃度で酸素原子を含むことを特徴とする半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2002/013677 WO2004061931A1 (ja) | 2002-12-26 | 2002-12-26 | 多層配線構造を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2004061931A1 true JPWO2004061931A1 (ja) | 2006-05-18 |
Family
ID=32697313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004564427A Pending JPWO2004061931A1 (ja) | 2002-12-26 | 2002-12-26 | 多層配線構造を有する半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7416985B2 (ja) |
| JP (1) | JPWO2004061931A1 (ja) |
| CN (2) | CN101271861B (ja) |
| WO (1) | WO2004061931A1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746942B2 (en) * | 2000-09-05 | 2004-06-08 | Sony Corporation | Semiconductor thin film and method of fabricating semiconductor thin film, apparatus for fabricating single crystal semiconductor thin film, and method of fabricating single crystal thin film, single crystal thin film substrate, and semiconductor device |
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| JP5380838B2 (ja) * | 2005-06-22 | 2014-01-08 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US8735734B2 (en) | 2009-07-23 | 2014-05-27 | Lexmark International, Inc. | Z-directed delay line components for printed circuit boards |
| US20110017504A1 (en) * | 2009-07-23 | 2011-01-27 | Keith Bryan Hardin | Z-Directed Ferrite Bead Components for Printed Circuit Boards |
| US8198547B2 (en) * | 2009-07-23 | 2012-06-12 | Lexmark International, Inc. | Z-directed pass-through components for printed circuit boards |
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| US8198548B2 (en) * | 2009-07-23 | 2012-06-12 | Lexmark International, Inc. | Z-directed capacitor components for printed circuit boards |
| US20110017581A1 (en) * | 2009-07-23 | 2011-01-27 | Keith Bryan Hardin | Z-Directed Switch Components for Printed Circuit Boards |
| US8237061B2 (en) * | 2009-07-23 | 2012-08-07 | Lexmark International, Inc. | Z-directed filter components for printed circuit boards |
| US8273996B2 (en) * | 2009-07-23 | 2012-09-25 | Lexmark International, Inc. | Z-directed connector components for printed circuit boards |
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| US8658245B2 (en) | 2011-08-31 | 2014-02-25 | Lexmark International, Inc. | Spin coat process for manufacturing a Z-directed component for a printed circuit board |
| US9009954B2 (en) | 2011-08-31 | 2015-04-21 | Lexmark International, Inc. | Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material |
| US8752280B2 (en) | 2011-09-30 | 2014-06-17 | Lexmark International, Inc. | Extrusion process for manufacturing a Z-directed component for a printed circuit board |
| US9078374B2 (en) | 2011-08-31 | 2015-07-07 | Lexmark International, Inc. | Screening process for manufacturing a Z-directed component for a printed circuit board |
| US8790520B2 (en) | 2011-08-31 | 2014-07-29 | Lexmark International, Inc. | Die press process for manufacturing a Z-directed component for a printed circuit board |
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| US8822838B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for reducing radiated emissions |
| US8912452B2 (en) | 2012-03-29 | 2014-12-16 | Lexmark International, Inc. | Z-directed printed circuit board components having different dielectric regions |
| US8822840B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for controlling transmission line impedance |
| US8830692B2 (en) | 2012-03-29 | 2014-09-09 | Lexmark International, Inc. | Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component |
| JP7484437B2 (ja) | 2020-06-02 | 2024-05-16 | 株式会社レゾナック | 金属粒子フィルム、金属粒子フィルムの製造方法、及び、貫通電極を有する基体の製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6001730A (en) * | 1997-10-20 | 1999-12-14 | Motorola, Inc. | Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers |
| JP3786512B2 (ja) * | 1997-11-27 | 2006-06-14 | 京セラ株式会社 | 多層配線基板の製造方法 |
| JP3500564B2 (ja) * | 1997-12-19 | 2004-02-23 | 富士通株式会社 | 半導体装置の製造方法 |
| US6492266B1 (en) * | 1998-07-09 | 2002-12-10 | Advanced Micro Devices, Inc. | Method of forming reliable capped copper interconnects |
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| US6927160B1 (en) * | 1999-06-09 | 2005-08-09 | National Semiconductor Corporation | Fabrication of copper-containing region such as electrical interconnect |
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| JP2001160558A (ja) | 1999-12-02 | 2001-06-12 | Nec Corp | 半導体装置の製造方法及び製造装置 |
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| JP2001284355A (ja) * | 2000-03-30 | 2001-10-12 | Sony Corp | 半導体装置およびその製造方法 |
| US6674167B1 (en) * | 2000-05-31 | 2004-01-06 | Micron Technology, Inc. | Multilevel copper interconnect with double passivation |
| JP2002033385A (ja) * | 2000-07-13 | 2002-01-31 | Toshiba Corp | 半導体装置の製造方法及び半導体装置の評価方法 |
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| JP2004327561A (ja) * | 2003-04-22 | 2004-11-18 | Ebara Corp | 基板処理方法及び基板処理装置 |
-
2002
- 2002-12-26 JP JP2004564427A patent/JPWO2004061931A1/ja active Pending
- 2002-12-26 WO PCT/JP2002/013677 patent/WO2004061931A1/ja active Application Filing
- 2002-12-26 CN CN2008100913847A patent/CN101271861B/zh not_active Expired - Fee Related
- 2002-12-26 CN CNB028294831A patent/CN100399520C/zh not_active Expired - Fee Related
-
2005
- 2005-01-26 US US11/042,355 patent/US7416985B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050212137A1 (en) | 2005-09-29 |
| US7416985B2 (en) | 2008-08-26 |
| WO2004061931A1 (ja) | 2004-07-22 |
| CN101271861A (zh) | 2008-09-24 |
| CN1650408A (zh) | 2005-08-03 |
| CN100399520C (zh) | 2008-07-02 |
| CN101271861B (zh) | 2011-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081210 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090210 |