JPS63239856A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPS63239856A JPS63239856A JP62071438A JP7143887A JPS63239856A JP S63239856 A JPS63239856 A JP S63239856A JP 62071438 A JP62071438 A JP 62071438A JP 7143887 A JP7143887 A JP 7143887A JP S63239856 A JPS63239856 A JP S63239856A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に、バイポーラトランジスタとＭＩＳＦＥＴとを有
する半導体集積回路装置（バイポーラ−０ＭＯ８ＬＳＩ
）に適用して有効な技術に関するものである。
、特に、バイポーラトランジスタとＭＩＳＦＥＴとを有
する半導体集積回路装置（バイポーラ−０ＭＯ８ＬＳＩ
）に適用して有効な技術に関するものである。
従来、バイポーラ−０ＭＯ８ＬＳＩについては１例えば
ダイジェスト オブ テクニカル ペーパーズ オブ
アイイーディーエム、 １９８５年、Ｐ。
ダイジェスト オブ テクニカル ペーパーズ オブ
アイイーディーエム、 １９８５年、Ｐ。
４２３（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ ｏｆ ＩＥＤＭ １９８５゜ｐ、４２３）
において論じられている。
ａｐｅｒｓ ｏｆ ＩＥＤＭ １９８５゜ｐ、４２３）
において論じられている。
このバイポーラ−ＣＭＯ５ＬＳＩにおいては、半導体基
板上のエピタキシャル層にフィールド絶縁膜を形成し、
このフィールド絶縁膜で囲まれた活性領域表面に絶縁膜
を形成する１次に、一層目の多結晶シリコン膜によりＭ
ＩＳＦＥＴのゲート電極を形成した後、バイポーラトラ
ンジスタのベース領域をイオン打ち込みにより形成する
０次に、ｎチャネル及びｐチャネルＭＩＳＦＥＴのソー
ス領域及びドレイン領域をイオン打ち込みにより形成す
る。このＰチャネルＭＩＳＦＥＴのソース領域及びドレ
イン領域の形成のためのイオン打ち込みの際、所定のマ
スクを用いてバイポーラトランジスタのグラフトベース
領域も形成する。次に、前記絶縁膜の一部をエツチング
により除去した後、全面に二層目の多結晶シリコン膜を
形成する１次に、この多結晶シリコン膜に例えばヒ素を
ドープした後、この多結晶シリコン膜をパターンニング
して、形成すべきエミッタ領域に対応する部分のみを残
す。次に、この状態で７ニールを行うことにより、前記
多結晶シリコン膜中のヒ素をエピタキシャル層中に拡散
させて、前記ベース領域中にエミッタ領域を形成する。
板上のエピタキシャル層にフィールド絶縁膜を形成し、
このフィールド絶縁膜で囲まれた活性領域表面に絶縁膜
を形成する１次に、一層目の多結晶シリコン膜によりＭ
ＩＳＦＥＴのゲート電極を形成した後、バイポーラトラ
ンジスタのベース領域をイオン打ち込みにより形成する
０次に、ｎチャネル及びｐチャネルＭＩＳＦＥＴのソー
ス領域及びドレイン領域をイオン打ち込みにより形成す
る。このＰチャネルＭＩＳＦＥＴのソース領域及びドレ
イン領域の形成のためのイオン打ち込みの際、所定のマ
スクを用いてバイポーラトランジスタのグラフトベース
領域も形成する。次に、前記絶縁膜の一部をエツチング
により除去した後、全面に二層目の多結晶シリコン膜を
形成する１次に、この多結晶シリコン膜に例えばヒ素を
ドープした後、この多結晶シリコン膜をパターンニング
して、形成すべきエミッタ領域に対応する部分のみを残
す。次に、この状態で７ニールを行うことにより、前記
多結晶シリコン膜中のヒ素をエピタキシャル層中に拡散
させて、前記ベース領域中にエミッタ領域を形成する。
このエミッタ領域上の多結晶シリコン膜はそのまま残さ
れてエミッタ電極として用いられる０次に、全面にパッ
シベーション用の絶縁膜を形成し、この絶縁膜にコンタ
クトホールを形成した後、全面にアルミニウム膜を形成
する０次に、このアルミニウム膜をパターンニングして
、バイポーラトランジスタのエミッタ。
れてエミッタ電極として用いられる０次に、全面にパッ
シベーション用の絶縁膜を形成し、この絶縁膜にコンタ
クトホールを形成した後、全面にアルミニウム膜を形成
する０次に、このアルミニウム膜をパターンニングして
、バイポーラトランジスタのエミッタ。
ベース及びコレクタ用のアルミニウム電極並びにＭＩＳ
ＦＥＴのソース領域及びドレイン領域用のアルミニウム
電極を形成する。
ＦＥＴのソース領域及びドレイン領域用のアルミニウム
電極を形成する。
しかしながら、上述の従来のバイポーラ−ＣＭＯ５ＬＳ
Ｉは次のような問題を有する。すなわち、バイポーラト
ランジスタにおいては、エミッタ領域とグラフトベース
領域とのマスク合わせ余裕を大きくとらなければならな
いため、ベース領域全体の面積が大きく、従ってバイポ
ーラトランジスタの素子面積が大きい、このため、ＬＳ
Ｉの高集積化が難しいのみならず、ベース抵抗並びにコ
レクター基板間及びベース−コレクタ間の寄生容量が大
きいので高速動作化を十分に図ることができない。
Ｉは次のような問題を有する。すなわち、バイポーラト
ランジスタにおいては、エミッタ領域とグラフトベース
領域とのマスク合わせ余裕を大きくとらなければならな
いため、ベース領域全体の面積が大きく、従ってバイポ
ーラトランジスタの素子面積が大きい、このため、ＬＳ
Ｉの高集積化が難しいのみならず、ベース抵抗並びにコ
レクター基板間及びベース−コレクタ間の寄生容量が大
きいので高速動作化を十分に図ることができない。
本発明の目的は、バイポーラトランジスタとＭＩ ５Ｆ
ＥＴとを有する半導体集積回路装置においてバイポーラ
トランジスタの素子面積の低減を図ることができる技術
を提供することにある。
ＥＴとを有する半導体集積回路装置においてバイポーラ
トランジスタの素子面積の低減を図ることができる技術
を提供することにある。
本発明の他の目的は、バイポーラトランジスタとＭＩＳ
ＦＥＴとを有する半導体集積回路装置においてバイポー
ラトランジスタの高速動作化を図ることができる技術を
提供することにある。
ＦＥＴとを有する半導体集積回路装置においてバイポー
ラトランジスタの高速動作化を図ることができる技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１の発明においては、バイポーラトランジ
スタのエミッタ電極とベース電極とが同一の多結晶シリ
コン膜により構成されている。
スタのエミッタ電極とベース電極とが同一の多結晶シリ
コン膜により構成されている。
また、第２の発明においては、半導体基板上に設けられ
たエピタキシャル層の表面に部分的に開口を有する絶縁
膜を形成する工程と、多結晶シリコン膜を全面に形成す
る工程と、前記多結晶シリコン膜をパターンニングする
ことにより少なくとも前記バイポーラトランジスタのエ
ミッタ電極とベース電極とを同時に形成する工程とを具
備している。
たエピタキシャル層の表面に部分的に開口を有する絶縁
膜を形成する工程と、多結晶シリコン膜を全面に形成す
る工程と、前記多結晶シリコン膜をパターンニングする
ことにより少なくとも前記バイポーラトランジスタのエ
ミッタ電極とベース電極とを同時に形成する工程とを具
備している。
第１の発明における上記した手段によれば、多結晶シリ
コン膜からの不純物拡散によりエミッタ電極とベース電
極とに対してそれぞれ自己整合的にエミッタ領域とグラ
フトベース領域とを形成することが可能になるので、従
来のようにエミッタ領域とグラフトベース領域とのマス
ク合わせ余裕が不要になり、従ってこの分だけベース領
域全体の面積が小さくすることができるとともに、ベー
ス抵抗並びにコレクター基板間及びベース−コレクタ間
の寄生容量を小さくすることができる。これによって、
バイポーラトランジスタの索子面積の縮小を図ることが
できるとともに、高速動作化を十分に図ることができる
。また、エミッタ電極とベース電極とが同一の多結晶シ
リコン膜により構成されているので、ｍ造工程の増加も
ない。
コン膜からの不純物拡散によりエミッタ電極とベース電
極とに対してそれぞれ自己整合的にエミッタ領域とグラ
フトベース領域とを形成することが可能になるので、従
来のようにエミッタ領域とグラフトベース領域とのマス
ク合わせ余裕が不要になり、従ってこの分だけベース領
域全体の面積が小さくすることができるとともに、ベー
ス抵抗並びにコレクター基板間及びベース−コレクタ間
の寄生容量を小さくすることができる。これによって、
バイポーラトランジスタの索子面積の縮小を図ることが
できるとともに、高速動作化を十分に図ることができる
。また、エミッタ電極とベース電極とが同一の多結晶シ
リコン膜により構成されているので、ｍ造工程の増加も
ない。
また、第２の発明における上記した手段によれば、多結
晶シリコン膜からの不純物拡散によりエミッタ電極とベ
ース電極とに対してそれぞれ自己整合的にエミッタ領域
とグラフトベース領域とを形成することができるので、
従来のようにエミッタ領域とグラフトベース領域とのマ
スク合わせ余裕が不要になり、従ってこの分だけベース
領域全体の面積を小さくすることができるとともに、ベ
ース抵抗並びにコレクター基板間及びベース−コレクタ
間の寄生容量を小さくすることができる。
晶シリコン膜からの不純物拡散によりエミッタ電極とベ
ース電極とに対してそれぞれ自己整合的にエミッタ領域
とグラフトベース領域とを形成することができるので、
従来のようにエミッタ領域とグラフトベース領域とのマ
スク合わせ余裕が不要になり、従ってこの分だけベース
領域全体の面積を小さくすることができるとともに、ベ
ース抵抗並びにコレクター基板間及びベース−コレクタ
間の寄生容量を小さくすることができる。
これによって、製造工程を増加させることなくバイポー
ラトランジスタの素子面積の縮小を図ることができると
ともに、高速動作化を十分に図ることができる。
ラトランジスタの素子面積の縮小を図ることができると
ともに、高速動作化を十分に図ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図であり、第２図は。
８ＬＳＩを示す平面図であり、第２図は。
第１図のＸ−Ｘ線に沿っての断面図である。
第１図及び第２図に示すように１本実施例によるバイポ
ーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ°型の埋め込
み層２１．２１及び例えばｐ°型の埋め込み層３が設け
られ、前記半導体基板１上に例えばシリコン層のような
エピタキシャルＭ４が設けられている。なお、このエピ
タキシャル層４を成長する前の半導体基板１の表面を第
２図における一点鎖線で示す。このエピタキシャル層４
中には、例えばｎウェル５１．５□及びＰウェル６がそ
れぞれ前記埋め込み層２１．２□及び埋め込み層３に対
応して設けられている。
ーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ°型の埋め込
み層２１．２１及び例えばｐ°型の埋め込み層３が設け
られ、前記半導体基板１上に例えばシリコン層のような
エピタキシャルＭ４が設けられている。なお、このエピ
タキシャル層４を成長する前の半導体基板１の表面を第
２図における一点鎖線で示す。このエピタキシャル層４
中には、例えばｎウェル５１．５□及びＰウェル６がそ
れぞれ前記埋め込み層２１．２□及び埋め込み層３に対
応して設けられている。
前記エピタキシャル層４の表面には例えばＳｉＯ２膜の
ようなフィールド絶縁膜７が選択的に設けられ、これに
より素子分離が行われている。このフィールド絶縁膜７
で囲まれた部分における前記ｎウェル５２．５□及びｐ
ウェル６の表面には例えばＳｉＯ□膜のような絶縁膜８
が設けられている。
ようなフィールド絶縁膜７が選択的に設けられ、これに
より素子分離が行われている。このフィールド絶縁膜７
で囲まれた部分における前記ｎウェル５２．５□及びｐ
ウェル６の表面には例えばＳｉＯ□膜のような絶縁膜８
が設けられている。
前記ｎウェル５ｉの表面に設けられたこの絶縁膜８には
開口８ａ、８ｂが設けられ、これらの開口９ａ、 ８ｂ
を通じてそれぞれエミッタ電極９及びベース電極１０が
ｎウェル５．中に設けられた例えばｎ゛型のエミッタ領
域１１及び例えばｐ゛型のグラフトベース領域１２上に
それぞれ設けられている。前記エミッタ電極９は、例え
ばｗ型の多結晶シリコン＠１２ａと例えばタングステン
シリサイド（ＷＳｉ、）膜やモリブデンシリサイド（Ｍ
ｏＳｉｔ ）膜のような高融点金属シリサイド膜１３と
から成る。また、前記ベース電極１０は、例えばｐ゛型
の多結晶シリコン膜１２ｂと前記高融点金属シリサイド
１１１１３とから成る。
開口８ａ、８ｂが設けられ、これらの開口９ａ、 ８ｂ
を通じてそれぞれエミッタ電極９及びベース電極１０が
ｎウェル５．中に設けられた例えばｎ゛型のエミッタ領
域１１及び例えばｐ゛型のグラフトベース領域１２上に
それぞれ設けられている。前記エミッタ電極９は、例え
ばｗ型の多結晶シリコン＠１２ａと例えばタングステン
シリサイド（ＷＳｉ、）膜やモリブデンシリサイド（Ｍ
ｏＳｉｔ ）膜のような高融点金属シリサイド膜１３と
から成る。また、前記ベース電極１０は、例えばｐ゛型
の多結晶シリコン膜１２ｂと前記高融点金属シリサイド
１１１１３とから成る。
これらのエミッタ電極９及びベース電極１０は、後述の
コレクタ電極１Ｂ、ゲート電極２３．２８、ソース電極
１９．２４．ドレイン電極２０．２５とともに同一の多
結晶シリコン１１１１２及び高融点金属シリサイド膜１
３から同時に形成されたものである。また、エミッタ領
域１１は、前記エミッタ電極９を構成するｎ◆型の多結
晶シリコン１ｌ１１２ａからの不純物拡散によりこのエ
ミッタ電極９に対して自己整合的に形成されたものであ
る。さらに、前記グラフトベース領域１２のうちの前記
ベース電極１０に接する部分は、このベース電極１０を
構成するｐ゛型の多結晶シリコン１１１１２ ｂからの
不純物拡散により形成されたものであり、その他の部分
は例えばエミッタ電極９及びベース電極１０をマスクと
して行う不純物のイオン打ち込みによりこれらのエミッ
タ電極９及びベース電極１０に対して自己整合的に形成
されたものである。これによって、グラフトベース領域
１２に対する電気的接続はこのベース電極１０により行
うことができるので、従来のようにグラフトベース領域
にアルミニウム電極を形成して電気的接続を行うために
このグラフトベース領域上に設けられた絶縁膜にコンタ
クトホールを形成する必要がなくなる。このため、この
コンタクトホールと真性ベース領域及びエミッタ電極と
のマスク合わせ余裕を考慮する必要がなくなるので、こ
の分だけ素子寸法を縮小することができる。従って、素
子の占有面積の低減により高集積化を図ることができる
とともに、半導体基板１と後述のコレクタ領域との間の
寄生容量並びにコレクタ領域とグラフトベース領域１２
及び後述の真性ベース領域１６との間の寄生容量を低減
してＬＳＩの高速動作化を図ることができる。なお、符
号１４は例えば５１０２膜のような絶縁膜であり、符号
１５は例えばＳｉｎ、のような絶縁物から成る側壁であ
る。さらに、前記エミッタ領域１１は、前記グラフトベ
ース領域１２に接続されている例えばｐ型の真性ベース
領域１６中に設けられている。そして、これらのエミッ
タ領域１１、真性ベース領域１６及びこの真性ベース領
域１６の下方のｎウェル５１から成るコレクタ領域によ
り、ｎｐｎ型バイポーラトランジスタＱ１が構成されて
いる。なお、符号１７は前記埋め込み層２１と接続され
ている例えばｎ“型のコレクタ取り出し領域である。こ
のコレクタ取り出し領域１７上には、前記エミッタ電極
９と同様に例えばｎ°型の多結晶シリコン膜１２ａと前
記高融点金属シリサイド膜１３とから成るコレクタ電極
１８が設けられている。なお、このコレクタ電極１８を
省略して例えばアルミニウム配線を前記コレクタ取り出
し領域１７に直接接続する構造としてもよい。
コレクタ電極１Ｂ、ゲート電極２３．２８、ソース電極
１９．２４．ドレイン電極２０．２５とともに同一の多
結晶シリコン１１１１２及び高融点金属シリサイド膜１
３から同時に形成されたものである。また、エミッタ領
域１１は、前記エミッタ電極９を構成するｎ◆型の多結
晶シリコン１ｌ１１２ａからの不純物拡散によりこのエ
ミッタ電極９に対して自己整合的に形成されたものであ
る。さらに、前記グラフトベース領域１２のうちの前記
ベース電極１０に接する部分は、このベース電極１０を
構成するｐ゛型の多結晶シリコン１１１１２ ｂからの
不純物拡散により形成されたものであり、その他の部分
は例えばエミッタ電極９及びベース電極１０をマスクと
して行う不純物のイオン打ち込みによりこれらのエミッ
タ電極９及びベース電極１０に対して自己整合的に形成
されたものである。これによって、グラフトベース領域
１２に対する電気的接続はこのベース電極１０により行
うことができるので、従来のようにグラフトベース領域
にアルミニウム電極を形成して電気的接続を行うために
このグラフトベース領域上に設けられた絶縁膜にコンタ
クトホールを形成する必要がなくなる。このため、この
コンタクトホールと真性ベース領域及びエミッタ電極と
のマスク合わせ余裕を考慮する必要がなくなるので、こ
の分だけ素子寸法を縮小することができる。従って、素
子の占有面積の低減により高集積化を図ることができる
とともに、半導体基板１と後述のコレクタ領域との間の
寄生容量並びにコレクタ領域とグラフトベース領域１２
及び後述の真性ベース領域１６との間の寄生容量を低減
してＬＳＩの高速動作化を図ることができる。なお、符
号１４は例えば５１０２膜のような絶縁膜であり、符号
１５は例えばＳｉｎ、のような絶縁物から成る側壁であ
る。さらに、前記エミッタ領域１１は、前記グラフトベ
ース領域１２に接続されている例えばｐ型の真性ベース
領域１６中に設けられている。そして、これらのエミッ
タ領域１１、真性ベース領域１６及びこの真性ベース領
域１６の下方のｎウェル５１から成るコレクタ領域によ
り、ｎｐｎ型バイポーラトランジスタＱ１が構成されて
いる。なお、符号１７は前記埋め込み層２１と接続され
ている例えばｎ“型のコレクタ取り出し領域である。こ
のコレクタ取り出し領域１７上には、前記エミッタ電極
９と同様に例えばｎ°型の多結晶シリコン膜１２ａと前
記高融点金属シリサイド膜１３とから成るコレクタ電極
１８が設けられている。なお、このコレクタ電極１８を
省略して例えばアルミニウム配線を前記コレクタ取り出
し領域１７に直接接続する構造としてもよい。
一方、前記ｎウェル５２の表面に設けられた前記絶縁膜
８には開口８ｃ、８ｄが設けられ、これらの開口８ｃ、
８ｄを通じてそれぞれソース電極１９及びドレイン電極
２０が、このｎウェル５□中に設けられた例えばプ型の
ソース領域２１及びドレイン領域２２上に設けられてい
る。これらのソース電極１９及びドレイン電極２０は、
前記ベース電極１０と同様に例えばｐ°型の多結晶シリ
コン膜１２ｂと前記高融点金属シリサイド膜１３とから
成る。また、前記絶縁膜８上には、前記エミッタ電極９
と同様に例えばｎ°型の多結晶シリコン膜１２ａと前記
高融点金属シリサイド膜１３とから成るゲート電極２３
が設けられている。前記ソース領域２１及びドレイン領
域２２は、このゲート電極２３に対して自己整合的に設
けられている。また、これらのソース領域２１及びドレ
イン領域２２のうちのそれぞれ前記ソース電極１９及び
ドレイン電極２０に接する部分は、これらのソース電極
１９及びドレイン電極２０を構成するｐ゛型の多結晶シ
リコン膜１２ｂからの不純物拡散により形成されたもの
である。従って、これらのゲート電極２３、ソース領域
２１及びドレイン領域２２によすｐチャネ／Ｌ／ＭＯ８
ＦＥＴ（ＭＩＳＦＥＴ）Ｑ、が構成されている。前記ソ
ース領域２１及びドレイン領域２２のうちの前記ゲート
電極２３の端部の下方の部分には、例えばｐ°型の低不
純物濃度部２１．２２が設けられている。前記ｐチャネ
ルＭＯ８ＦＥＴＱ２は、この低不純物濃度部２１．２２
によりドレイン領域２２近傍の電界を緩和した、いわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造を有する。
８には開口８ｃ、８ｄが設けられ、これらの開口８ｃ、
８ｄを通じてそれぞれソース電極１９及びドレイン電極
２０が、このｎウェル５□中に設けられた例えばプ型の
ソース領域２１及びドレイン領域２２上に設けられてい
る。これらのソース電極１９及びドレイン電極２０は、
前記ベース電極１０と同様に例えばｐ°型の多結晶シリ
コン膜１２ｂと前記高融点金属シリサイド膜１３とから
成る。また、前記絶縁膜８上には、前記エミッタ電極９
と同様に例えばｎ°型の多結晶シリコン膜１２ａと前記
高融点金属シリサイド膜１３とから成るゲート電極２３
が設けられている。前記ソース領域２１及びドレイン領
域２２は、このゲート電極２３に対して自己整合的に設
けられている。また、これらのソース領域２１及びドレ
イン領域２２のうちのそれぞれ前記ソース電極１９及び
ドレイン電極２０に接する部分は、これらのソース電極
１９及びドレイン電極２０を構成するｐ゛型の多結晶シ
リコン膜１２ｂからの不純物拡散により形成されたもの
である。従って、これらのゲート電極２３、ソース領域
２１及びドレイン領域２２によすｐチャネ／Ｌ／ＭＯ８
ＦＥＴ（ＭＩＳＦＥＴ）Ｑ、が構成されている。前記ソ
ース領域２１及びドレイン領域２２のうちの前記ゲート
電極２３の端部の下方の部分には、例えばｐ°型の低不
純物濃度部２１．２２が設けられている。前記ｐチャネ
ルＭＯ８ＦＥＴＱ２は、この低不純物濃度部２１．２２
によりドレイン領域２２近傍の電界を緩和した、いわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造を有する。
前記ｐウェル６の表面に設けられた前記絶縁膜８には開
口８ｅ、８ｆが設けられ、これらの開口８ｅ、８ｆを通
じてそれぞれソース電極２４及びドレイン電極２５がこ
のｐウェル６中に設けられた例えばｎ′″型のソース領
域２６及びドレイン領域２７上に設けられている。また
、前記絶縁膜８上にはゲート電極２８が設けられている
。これらのゲート電極２８、ソース電極２４及びドレイ
ン電極２５は、前記エミッタ電極９と同様に例えばｎ′
″型の多結晶シリコンＩＩ！１２ａと前記高融点金属シ
リサイド膜１３とから成る。前記ソース領域２６及びド
レイン領域２７は、このゲート電極２８に対して自己整
合的に設けられている。これらのゲート電極２８、ソー
ス領域２６及びドレイン領域２７によりｎチャネルＭＯ
８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ、が構成されている。前記
ソース領域２６及びドレイン領域２７のうちの前記ゲー
ト電極２８の端部の下方の部分には１例えばｎ°型の低
不純物濃度部２６ａ、２？ａが設けられている。従って
、前記ｎチャネルＭＯ８ＦＥＴＱ３は、前記ｐチャネル
ＭＯ８ＦＥＴＱ、と同様に、この低不純物濃度部２６ａ
、２７ｂによりドレイン領域２７近傍の電界を緩和した
ＬＤＤ構造を有する。このｎチャネルＭＯ８ＦＥＴＱ、
と前記ｐチャネルＭＯ８ＦＥＴＱ、とにより０ＭＯ８（
相補型ＭＩＳＦＥＴ）が構成されている。なお、これら
のｐチャネルＭＯ８ＦＥＴＱ、及びｎチャネルＭＯ５Ｆ
ＥＴＱ３は必ずしも上述のようにＬＤＤ構造とする必要
はなし１゜ 既述のように、前記ソース電極１９．２４、ドレイン電
極２０．２５等は、前記エミッタ電極９、ベース電極１
０等と同時に形成されたものであるので、これらのソー
ス電極１９．２４、ドレイン電極２０．２５等を形成す
ることによる製造工程の増加はない、また、前記ソース
電極１９．２４及びドレイン電極２０゜２５をソース領
域２１．２６及びドレイン領域２２．２７に電気的に接
続するために従来のようにこれらのソース領域２１．２
６及びドレイン領域２２．２７上に直接コンタクトホー
ルを設けていないので、このコンタクトホールとゲート
電極２３．２８及びフィールド絶縁膜７どのマスク合わ
せ余裕が不要となり、この分だけ素子寸法を縮小するこ
とができる。従って、ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ＊及びｎチャネルＭＯ８ＦＥＴＱ、の素子面積の低
減により高集積化を図ることができるとともに、ソース
領域２１及びドレイン領域２２とｎウェル５□との間の
寄生容量並びにソース領域２６及びドレイン領域２７と
の間の寄生容量を低減して高速動作化を図ることができ
る。
口８ｅ、８ｆが設けられ、これらの開口８ｅ、８ｆを通
じてそれぞれソース電極２４及びドレイン電極２５がこ
のｐウェル６中に設けられた例えばｎ′″型のソース領
域２６及びドレイン領域２７上に設けられている。また
、前記絶縁膜８上にはゲート電極２８が設けられている
。これらのゲート電極２８、ソース電極２４及びドレイ
ン電極２５は、前記エミッタ電極９と同様に例えばｎ′
″型の多結晶シリコンＩＩ！１２ａと前記高融点金属シ
リサイド膜１３とから成る。前記ソース領域２６及びド
レイン領域２７は、このゲート電極２８に対して自己整
合的に設けられている。これらのゲート電極２８、ソー
ス領域２６及びドレイン領域２７によりｎチャネルＭＯ
８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ、が構成されている。前記
ソース領域２６及びドレイン領域２７のうちの前記ゲー
ト電極２８の端部の下方の部分には１例えばｎ°型の低
不純物濃度部２６ａ、２？ａが設けられている。従って
、前記ｎチャネルＭＯ８ＦＥＴＱ３は、前記ｐチャネル
ＭＯ８ＦＥＴＱ、と同様に、この低不純物濃度部２６ａ
、２７ｂによりドレイン領域２７近傍の電界を緩和した
ＬＤＤ構造を有する。このｎチャネルＭＯ８ＦＥＴＱ、
と前記ｐチャネルＭＯ８ＦＥＴＱ、とにより０ＭＯ８（
相補型ＭＩＳＦＥＴ）が構成されている。なお、これら
のｐチャネルＭＯ８ＦＥＴＱ、及びｎチャネルＭＯ５Ｆ
ＥＴＱ３は必ずしも上述のようにＬＤＤ構造とする必要
はなし１゜ 既述のように、前記ソース電極１９．２４、ドレイン電
極２０．２５等は、前記エミッタ電極９、ベース電極１
０等と同時に形成されたものであるので、これらのソー
ス電極１９．２４、ドレイン電極２０．２５等を形成す
ることによる製造工程の増加はない、また、前記ソース
電極１９．２４及びドレイン電極２０゜２５をソース領
域２１．２６及びドレイン領域２２．２７に電気的に接
続するために従来のようにこれらのソース領域２１．２
６及びドレイン領域２２．２７上に直接コンタクトホー
ルを設けていないので、このコンタクトホールとゲート
電極２３．２８及びフィールド絶縁膜７どのマスク合わ
せ余裕が不要となり、この分だけ素子寸法を縮小するこ
とができる。従って、ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ＊及びｎチャネルＭＯ８ＦＥＴＱ、の素子面積の低
減により高集積化を図ることができるとともに、ソース
領域２１及びドレイン領域２２とｎウェル５□との間の
寄生容量並びにソース領域２６及びドレイン領域２７と
の間の寄生容量を低減して高速動作化を図ることができ
る。
なお、前記高融点金属シリサイド膜１３の代わりに例え
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記エミッタ電極９、ベース電極１０、コレクタ電極
１８．ソース電極１９．２４． ドレイン電極２０．
２５及びゲート電極２３．２Ｂは、例えばｎ・型又はｐ
０型の多結晶シリコン膜のみにより構成してもよい、さ
らに、前記ｐチャネルＭＯ８ＦＥＴＱ。
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記エミッタ電極９、ベース電極１０、コレクタ電極
１８．ソース電極１９．２４． ドレイン電極２０．
２５及びゲート電極２３．２Ｂは、例えばｎ・型又はｐ
０型の多結晶シリコン膜のみにより構成してもよい、さ
らに、前記ｐチャネルＭＯ８ＦＥＴＱ。
及びｎチャネルＭＯ５ＦＥＴＱ、のしきい値電圧の調節
のために、前記ゲート電極２３．２ａを構成するｎ゛型
多結晶シリコン膜１２ｂの代わりにｐ・型多結晶シリコ
ン［１２ｂを用いてもよい。
のために、前記ゲート電極２３．２ａを構成するｎ゛型
多結晶シリコン膜１２ｂの代わりにｐ・型多結晶シリコ
ン［１２ｂを用いてもよい。
次に、上述のように構成された本実施例によるバイポー
ラ−ＣＭＯ５ＬＳＩの製造方法の一例について説明する
。
ラ−ＣＭＯ５ＬＳＩの製造方法の一例について説明する
。
第３図に示すように、まず半導体基板１中に埋め込み層
２□、２□、３をイオン打込み拡散等によりそれぞれ形
成した後、この半導体基板１上に例えばエピタキシャル
成長によりエピタキシャル層４を形成する。次に、この
エピタキシャル層４中に例えばそれぞれｎ型不純物及び
ｐ型不純物のイオン打ち込みによりｎウェル５１．５□
及びｐウェル６を形成する０次に、例えば選択酸化によ
り前記エピタキシャル層４の表面にフィールド絶Ｉ＃膜
７を形成する。次に、ｎウェル５□中に例えばホウ素の
ようなｐ型不純物を選択的にイオン打ち込みすることに
より真性ベース領域１６を形成する。
２□、２□、３をイオン打込み拡散等によりそれぞれ形
成した後、この半導体基板１上に例えばエピタキシャル
成長によりエピタキシャル層４を形成する。次に、この
エピタキシャル層４中に例えばそれぞれｎ型不純物及び
ｐ型不純物のイオン打ち込みによりｎウェル５１．５□
及びｐウェル６を形成する０次に、例えば選択酸化によ
り前記エピタキシャル層４の表面にフィールド絶Ｉ＃膜
７を形成する。次に、ｎウェル５□中に例えばホウ素の
ようなｐ型不純物を選択的にイオン打ち込みすることに
より真性ベース領域１６を形成する。
次に、このｎウェル５１中に例えばリンのようなｎ型不
純物を選択的にイオン打ち込みすることによりコレクタ
取り出し領域１７を形成する。この後、アニールを行う
ことにより前記不純物を電気的に活性化する０次に、前
記フィールド絶縁膜７で囲まれたｎウェル５□、５□及
びｐウェル６の表面に例えば熱酸化により絶縁ｌｌｌ８
を形成する０次に。
純物を選択的にイオン打ち込みすることによりコレクタ
取り出し領域１７を形成する。この後、アニールを行う
ことにより前記不純物を電気的に活性化する０次に、前
記フィールド絶縁膜７で囲まれたｎウェル５□、５□及
びｐウェル６の表面に例えば熱酸化により絶縁ｌｌｌ８
を形成する０次に。
この絶縁膜８の所定部分をエツチング除去して関口８ａ
〜８ｆを形成する０次に１例えばＣＶＤ法により全面に
例えば膜厚１５００人程度０多結晶シリコン１１１１２
を形成した後、この多結晶シリコン［１２の上に例えば
ｓｉｏ、Ｈのような絶縁膜２９を形成し、この絶縁膜２
９を所定形状にパターンニングする。次に、このパター
ンニングされた絶縁１１２９をマスクとして前記多結晶
シリコンｌｌ１１２中に例えばヒ素のようなｎ型不純物
をイオン打ち込みする。
〜８ｆを形成する０次に１例えばＣＶＤ法により全面に
例えば膜厚１５００人程度０多結晶シリコン１１１１２
を形成した後、この多結晶シリコン［１２の上に例えば
ｓｉｏ、Ｈのような絶縁膜２９を形成し、この絶縁膜２
９を所定形状にパターンニングする。次に、このパター
ンニングされた絶縁１１２９をマスクとして前記多結晶
シリコンｌｌ１１２中に例えばヒ素のようなｎ型不純物
をイオン打ち込みする。
次に、前記絶縁［１１２９をエツチング除去した後、こ
の多結晶シリコン膜１２の全面に例えばホウ素のような
ｐ型不純物をイオン打ち込みする。なお、このｐ型不純
物のイオン打ち込みは、前記ｎ型不純物による不純物補
償後においても十分なｐ型不純物濃度が得られるような
条件で行う。
の多結晶シリコン膜１２の全面に例えばホウ素のような
ｐ型不純物をイオン打ち込みする。なお、このｐ型不純
物のイオン打ち込みは、前記ｎ型不純物による不純物補
償後においても十分なｐ型不純物濃度が得られるような
条件で行う。
これによって、第４図に示すように ｎ＋型多結晶シリ
コン膜１２ａ及びｐ゛型多結晶シリコン膜１２ｂが形成
される０次に、例えばスパッタ法により全面に例えば膜
厚１５００人程度０多融点金属シリサイド膜１３を形成
した後、この高融点金属シリサイドｆｌｉ１３の上に例
えば膜厚１５００〜２０００人程度の絶縁膜１４を形成
する。
コン膜１２ａ及びｐ゛型多結晶シリコン膜１２ｂが形成
される０次に、例えばスパッタ法により全面に例えば膜
厚１５００人程度０多融点金属シリサイド膜１３を形成
した後、この高融点金属シリサイドｆｌｉ１３の上に例
えば膜厚１５００〜２０００人程度の絶縁膜１４を形成
する。
次に、これらの絶縁膜１４．高融点金属シリサイド膜１
３及び前記多結晶シリコン膜１２を例えば反応性イオン
エツチング（ＲＩＥ）のような異方性エツチングにより
順次パターンニングして、第５図に示すように、エミッ
タ電極９．ベース電極１０、コレクタ電極１Ｂ、ゲート
電極２３．２８、ソース電極１９゜２４及びドレイン電
極２０．２５を形成する。これによって、これらの電極
９．１０．１８．１９．２０．２３．２４゜２５．２８
を同時に形成することができる。つまり。
３及び前記多結晶シリコン膜１２を例えば反応性イオン
エツチング（ＲＩＥ）のような異方性エツチングにより
順次パターンニングして、第５図に示すように、エミッ
タ電極９．ベース電極１０、コレクタ電極１Ｂ、ゲート
電極２３．２８、ソース電極１９゜２４及びドレイン電
極２０．２５を形成する。これによって、これらの電極
９．１０．１８．１９．２０．２３．２４゜２５．２８
を同時に形成することができる。つまり。
同−の導体膜（同一の製造工程で形成された導体膜）で
構成することができる。
構成することができる。
次に、熱処理を行うことにより、これらの電極９．１０
．１９．２０．２４．２５を構成する多結晶シリコン膜
１２ａ、１２ｂ中のｎ型又はｐ型不純物をｎウェル５０
．５２及びｐウェル６中に拡散させて、エミッタ領域１
工、グラフトベース領域１２、ソース領域２１．２６及
びドレイン領域２２．２７を形成する。次に、ゲート電
極２３をマスクとしてｎウェル５２中に例えばホウ素の
ようなｐ型不純物を選択的にイオン打ち込みすることに
より低不純物濃度部２１ａ、２２ａを形成する。次に、
同様にしてゲート電極２ＢをマスクとしてＰウェル６ａ
中に例えばリンのようなｎ型不純物を選択的にイオン打
ち込みすることにより低不純物濃度部２６ａ、２７ａを
形成する。
．１９．２０．２４．２５を構成する多結晶シリコン膜
１２ａ、１２ｂ中のｎ型又はｐ型不純物をｎウェル５０
．５２及びｐウェル６中に拡散させて、エミッタ領域１
工、グラフトベース領域１２、ソース領域２１．２６及
びドレイン領域２２．２７を形成する。次に、ゲート電
極２３をマスクとしてｎウェル５２中に例えばホウ素の
ようなｐ型不純物を選択的にイオン打ち込みすることに
より低不純物濃度部２１ａ、２２ａを形成する。次に、
同様にしてゲート電極２ＢをマスクとしてＰウェル６ａ
中に例えばリンのようなｎ型不純物を選択的にイオン打
ち込みすることにより低不純物濃度部２６ａ、２７ａを
形成する。
次に、全面に例えば５ｉＯｚ膜のような絶縁膜を形成し
た後１例えばＲＩＥによりこの絶縁膜を基板表面と垂直
方向に異方性エツチングすることによって、前記エミッ
タ電極９、ベース電極１０．コレクタ電極１８．ゲート
電極２３．２８．ソース電極１９゜２４及びドレイン電
極２０．２５の側面に側壁１５を形成する０次に、この
側壁１５をマスクとして、ｎウェル５１，５□中には例
えばホウ素のようなｐ型不純物を、ｐウェル６中には例
えばリンのようなｎ型不純物を選択的にイオン打ち込み
することにより前記グラフトベース領域１２．ソース領
域２１．２６及びドレイン領域２２．２７を基板表面と
平行な方向に拡大して第２図に示す状態にする。
た後１例えばＲＩＥによりこの絶縁膜を基板表面と垂直
方向に異方性エツチングすることによって、前記エミッ
タ電極９、ベース電極１０．コレクタ電極１８．ゲート
電極２３．２８．ソース電極１９゜２４及びドレイン電
極２０．２５の側面に側壁１５を形成する０次に、この
側壁１５をマスクとして、ｎウェル５１，５□中には例
えばホウ素のようなｐ型不純物を、ｐウェル６中には例
えばリンのようなｎ型不純物を選択的にイオン打ち込み
することにより前記グラフトベース領域１２．ソース領
域２１．２６及びドレイン領域２２．２７を基板表面と
平行な方向に拡大して第２図に示す状態にする。
この後、全面にパッシベーション用の絶縁膜（図示せず
）を形成した後、この絶縁膜にコンタクトホールを形成
する１次に、全面に例えばアルミニウム膜を形成し、こ
のアルミニウム膜をエツチングによりパターンニングし
て所定の配線（図示せず）を形成し、これによって目的
とするバイポーラ−ＣＭＯ３ＬＳＩを完成させる。
）を形成した後、この絶縁膜にコンタクトホールを形成
する１次に、全面に例えばアルミニウム膜を形成し、こ
のアルミニウム膜をエツチングによりパターンニングし
て所定の配線（図示せず）を形成し、これによって目的
とするバイポーラ−ＣＭＯ３ＬＳＩを完成させる。
以上１本発明を実施例にもとづき具体的に説明したが０
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、本発明は、バイポーラ−Ｃ：ＭＯＳによるスタ
チックＲＡＭ （Ｒａｎｄｏ＋ｉ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）＋ダイナミックＲＡＭ、ゲートアレイ等の各
種ＬＳＩに適用することができる。
チックＲＡＭ （Ｒａｎｄｏ＋ｉ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）＋ダイナミックＲＡＭ、ゲートアレイ等の各
種ＬＳＩに適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、第１の発明によれば、バイポーラトランジス
タの素子面積の縮小を図ることができるとともに、高速
動作化を十分に図ることができる。
タの素子面積の縮小を図ることができるとともに、高速
動作化を十分に図ることができる。
また、第２の発明によれば、製造工程を増加させること
なくバイポーラトランジスタの素子面積の縮小を図るこ
とができるとともに、高速動作化を十分に図ることがで
きる。
なくバイポーラトランジスタの素子面積の縮小を図るこ
とができるとともに、高速動作化を十分に図ることがで
きる。
第１図は、本発明の一実施例によるバイポーラＣＭＯ５
ＬＳＩを示す平面図。 第２図は、第１図のｘ−Ｘ線に沿っての断面図。 第３図〜第５図は、第１図及び第２図に示すバイポーラ
−０ＭＯ８ＬＳＩの製造方法を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２い２□、３・・・埋め込
み層、４・・・エピタキシャル層、５□５５２・・・ｎ
ウェル、６・・・ｐウェル、７・・・フィールド絶縁膜
、８・・・絶縁膜、９・・・エミッタ電極、１ｏ・・・
ベース電極、１１・・・エミッタ領域、１２ａ・・・ｎ
３型多結晶シリコン膜、１２ｂ・・・ｐ゛型多結晶シリ
コン膜、１３・・・高融点金属シリサイド膜、１５・・
・側壁、１６・・・ベース領域、１７・・・コレクタ取
り出し領域、１８・・・コレクタ電極、１９．２４・・
・ソース電極、 ２０．２５・・・ドレイン電極、２３
．２８・・・ゲート電極、Ｑｌ・・・ｎｐｎ型バイポー
ラトランジスタ、Ｑｌ”・Ｐチャネ／Ｌ／ＭＯＳ Ｆ
Ｅ Ｔ、 Ｑ３− ｎ ｆヤネルＭＯ５ＦＥＴである。
ＬＳＩを示す平面図。 第２図は、第１図のｘ−Ｘ線に沿っての断面図。 第３図〜第５図は、第１図及び第２図に示すバイポーラ
−０ＭＯ８ＬＳＩの製造方法を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２い２□、３・・・埋め込
み層、４・・・エピタキシャル層、５□５５２・・・ｎ
ウェル、６・・・ｐウェル、７・・・フィールド絶縁膜
、８・・・絶縁膜、９・・・エミッタ電極、１ｏ・・・
ベース電極、１１・・・エミッタ領域、１２ａ・・・ｎ
３型多結晶シリコン膜、１２ｂ・・・ｐ゛型多結晶シリ
コン膜、１３・・・高融点金属シリサイド膜、１５・・
・側壁、１６・・・ベース領域、１７・・・コレクタ取
り出し領域、１８・・・コレクタ電極、１９．２４・・
・ソース電極、 ２０．２５・・・ドレイン電極、２３
．２８・・・ゲート電極、Ｑｌ・・・ｎｐｎ型バイポー
ラトランジスタ、Ｑｌ”・Ｐチャネ／Ｌ／ＭＯＳ Ｆ
Ｅ Ｔ、 Ｑ３− ｎ ｆヤネルＭＯ５ＦＥＴである。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
半導体集積回路装置であって、前記バイポーラトランジ
スタのエミッタ電極とベース電極とが同一の多結晶シリ
コン膜により構成されていることを特徴とする半導体集
積回路装置。 ２、前記ＭＩＳＦＥＴのソース電極及びドレイン電極が
前記多結晶シリコン膜により構成されていることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 ３、前記バイポーラトランジスタがｎｐｎ型バイポーラ
トランジスタであり、前記ＭＩＳＦＥＴがｎチャネルＭ
ＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補型
ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体集積回路装置。４、前記バ
イポーラトランジスタの前記ベース電極と前記ｐチャネ
ルＭＩＳＦＥＴの前記ソース電極及び前記ドレイン電極
とがｐ型の前記多結晶シリコン膜により構成され、前記
バイポーラトランジスタの前記エミッタ電極と前記ｎチ
ャネルＭＩＳＦＥＴの前記ソース電極及び前記ドレイン
電極とがｎ型の前記多結晶シリコン膜により構成されて
いることを特徴とする特許請求の範囲第３項記載の半導
体集積回路装置。 ５、前記バイポーラトランジスタのエミッタ領域並びに
前記ｎチャネルＭＩＳＦＥＴのソース領域及びドレイン
領域の少なくとも一部が前記ｎ型の多結晶シリコン膜か
らのｎ型不純物の拡散により形成され、前記バイポーラ
トランジスタのグラフトベース領域の少なくとも一部及
び前記ｐチャネルＭＩＳＦＥＴのソース領域及びドレイ
ン領域の少なくとも一部が前記ｐ型の多結晶シリコン膜
からのｐ型不純物の拡散により形成されていることを特
徴とする特許請求の範囲第４項記載の半導体集積回路装
置。 ６、前記ＭＩＳＦＥＴのゲート電極が前記多結晶シリコ
ン膜により構成されていることを特徴とする特許請求の
範囲第１項〜第５項のいずれか一項記載の半導体集積回
路装置。 ７、前記多結晶シリコン膜上に高融点金属膜又は高融点
金属シリサイド膜が設けられていることを特徴とする特
許請求の範囲第１項〜第６項のいずれか一項記載の半導
体集積回路装置。 ８、バイポーラトランジスタとＭＩＳＦＥＴとを有する
半導体集積回路装置の製造方法であって、半導体基板上
に設けられたエピタキシャル層の表面に部分的に開口を
有する絶縁膜を形成する工程と、多結晶シリコン膜を全
面に形成する工程と、前記多結晶シリコン膜をパターン
ニングすることにより少なくとも前記バイポーラトラン
ジスタのエミッタ電極とベース電極とを同時に形成する
工程とを具備することを特徴とする半導体集積回路装置
の製造方法。 ９、前記多結晶シリコン膜の前記パターンニングにより
前記ＭＩＳＦＥＴのソース電極及びドレイン電極が同時
に形成されることを特徴とする特許請求の範囲第８項記
載の半導体集積回路装置の製造方法。 １０、前記バイポーラトランジスタがｎｐｎ型バイポー
ラトランジスタであり、前記ＭＩＳＦＥＴがｎチャネル
ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補
型ＭＩＳＦＥＴであることを特徴とする特許請求の範囲
第８項又は第９項記載の半導体集積回路装置の製造方法
。 １１、前記バイポーラトランジスタの前記ベース電極と
前記ｐチャネルＭＩＳＦＥＴの前記ソース電極及び前記
ドレイン電極とがｐ型化された前記多結晶シリコン膜に
より構成され、前記バイポーラトランジスタの前記エミ
ッタ電極と前記ｎチャネルＭＩＳＦＥＴの前記ソース電
極及び前記ドレイン電極とがｎ型化された前記多結晶シ
リコン膜により構成されていることを特徴とする特許請
求の範囲第１０項記載の半導体集積回路装置の製造方法
。 １２、前記バイポーラトランジスタのエミッタ領域並び
に前記ｎチャネルＭＩＳＦＥＴのソース領域及びドレイ
ン領域の少なくとも一部が前記ｎ型の多結晶シリコン膜
からのｎ型不純物の拡散により形成され、前記バイポー
ラトランジスタのグラフトベース領域の少なくとも一部
及び前記ｐチャネルＭＩＳＦＥＴのソース領域及びドレ
イン領域の少なくとも一部が前記ｐ型の多結晶シリコン
膜からのｐ型不純物の拡散により形成されることを特徴
とする特許請求の範囲第１１項記載の半導体集積回路装
置の製造方法。 １３、前記多結晶シリコン膜の前記パターンニングによ
り前記ＭＩＳＦＥＴのゲート電極が同時に形成されるこ
とを特徴とする特許請求の範囲第８項〜第１２項のいず
れか一項記載の半導体集積回路装置の製造方法。 １４、前記多結晶シリコン膜上に高融点金属膜又は高融
点金属シリサイド膜が形成されることを特徴とする特許
請求の範囲第８項〜第１３項のいずれか一項記載の半導
体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071438A JPS63239856A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路装置及びその製造方法 |
| US07/159,925 US5026654A (en) | 1987-03-27 | 1988-02-24 | Method of manufacturing a semiconductor device utilizing a single polycrystalline layer for all electrodes |
| KR1019880002705A KR880011924A (ko) | 1987-03-27 | 1988-03-15 | 반도체 집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071438A JPS63239856A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239856A true JPS63239856A (ja) | 1988-10-05 |
Family
ID=13460543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071438A Pending JPS63239856A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5026654A (ja) |
| JP (1) | JPS63239856A (ja) |
| KR (1) | KR880011924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP0518611A2 (en) * | 1991-06-10 | 1992-12-16 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5288651A (en) * | 1989-11-09 | 1994-02-22 | Kabushiki Kaisha Toshiba | Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD |
| GB2245418A (en) * | 1990-06-20 | 1992-01-02 | Koninkl Philips Electronics Nv | A semiconductor device and a method of manufacturing such a device |
| KR940003589B1 (ko) * | 1991-02-25 | 1994-04-25 | 삼성전자 주식회사 | BiCMOS 소자의 제조 방법 |
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| JP3022689B2 (ja) * | 1992-08-31 | 2000-03-21 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
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| US9613805B1 (en) * | 2015-12-11 | 2017-04-04 | Infineon Technologies Ag | Method for forming a semiconductor device |
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1987
- 1987-03-27 JP JP62071438A patent/JPS63239856A/ja active Pending
-
1988
- 1988-02-24 US US07/159,925 patent/US5026654A/en not_active Expired - Fee Related
- 1988-03-15 KR KR1019880002705A patent/KR880011924A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR880011924A (ko) | 1988-10-31 |
| US5026654A (en) | 1991-06-25 |
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