JPS63153863A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＭＯＳトランジスタのソース、ドレーンに選択エピタキ
シャル成長を行なう前に、半導体シリコン基板ｌの結晶
方位とは異なる方位に優先エツチングして、ソース、ド
レーン領域のゲート側が浅く、該領域中央部が深い溝を
形成後、選択エピタキシャル成長を行なうと、注入イオ
ンのプロファイルが改善され、ショートチャネルが避け
られる。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に関するものであり、
さらに詳しく述べるならば、ＭＯＳ）ランジスタのショ
ートチャネル化を防止するように改良された選択エピタ
キシャル成長工程を有することを特徴とする半導体装置
の製造方法に関するものである。

〔従来の技術〕

ＭＯＳトランジスタのゲート長がますます短くなってい
るために、ソース、ドレーン領域におけるイオン注入深
さくｘＪ）を浅くすることが必要になるが、現在のイオ
ン注入技術ではアニール温度を９００℃まで下げても、
０．２μｍのイオン注入深さくｘｊ）を達成することは
困難である。そのため選択エピタキシャル成長膜をソー
ス、ドレーン領域に形成し、その成長膜を通してイオン
を注入し、イオン注入深さくＸｊ　’）を浅くすること
が行なわれている。

第２図および第３図は、選択エピタキシャル成長された
ソースおよびドレーンを有するＭｏＳトランジスタを示
す図面である。■は通常（１００）面を有する半導体シ
リコン基板、２はフィールド酸化膜、３はゲート、４は
ゲート酸化膜、５はポリシリコン、６は絶縁膜、７，７
′は選択エピタキシャル成長されたエピタキシャルＳｉ
膜（以下、選択エビＳｉ　と略称する）、８はソース領
域、９はドレーン領域である。このＭｏ３Ｉ−ランジス
タの製造工程では、通常のＬＯＧＯＳによりフィールド
酸化膜２を形成し、ゲート３を形成した後、ＣＶＤ酸化
膜（図示せず）を全面に形成し、ＣＶＤ酸化膜をソース
８、ドレーン９領域から除去し、表出された半導体シリ
コン基板ｌにエピタキシャル成長を行なって、厚さが０
．２−０．４μｍの選択エビＳｉ７．７’を形成する。

かかるＭｏ３）ランジスタでは、選択エビＳｉ７，７’
の厚さの分だけ半導体シリコン基板１へのイオン注入深
さが減少し、約０．０８μｍのイオン注入深さくＸｊ）
を達成される。この方法によれば、チャネル長が０．３
−〇、５μｍ程度のＭｏ３）ランジスタを容易に形成す
ることができる。

〔発明が解決しようとする問題点〕

本発明者は、従来の選択エピタキシャル成長されたソー
ス、ドレーンを有するＭｏ３）ランジスタの不純物プロ
ファイルを調査したところ第３図のＸ、で示されるよう
に、ソース（ドレーン）とゲート３との界面において深
くなっていることを確認した。また、選択エビＳｉ７，
７’の表面の形状を調査したところ、絶縁膜６との接触
端で数１０００オングストロームの僅な寸法ではあるが
、テーパ面７ａとなっていることも確認された。このよ
うなテーパ面の形成は絶縁膜６との接触端でポリシリコ
ンのエピタキシャル成長速度が遅いことに起因し、その
ためゲート３側に低くなるテーパが形成されていると考
えられる。なお、このテーパ面をファセットと称−する
ことにする。ファセット７ａの上から注入されたイオン
のプロファイル（Ｘ、）は、ファセット７ａの輪郭形状
に倣うとともに、アニール後もその輪郭形状が崩れない
。

よって、イオンのプロファイル（Ｘｊ）は凹凸状となり
、不純物の濃度コントロールが困難となり、また深く注
入された不純物がアニール時にゲート側に拡散するショ
ートチャネル効果により、ＭＯＳトランジスタの微細化
が困難になる。

以上のごとき調査により確定された本発明の課題は、フ
ァセットを形成させない効率的方法を提・　供すること
により、イオン注入される不純物の半導体基板内のプロ
ファイルを改善し、以て一層のゲート長短縮に寄与する
ことにある。

〔問題点を解決するための手段〕

本発明は、ゲート電極に設けられた絶縁膜の側壁面とフ
ィールド酸化膜をマスクにして、所定方位を有する半導
体単結晶基板の表面を、該方位とは異なる方位を優先的
にエツチングするエツチング液でエツチングし、しかる
後に、エツチングされた半導体単結晶基板の表面にエピ
タキシャル成長することを特徴とする。

〔作　用〕

本発明によると、従来の如く半導体単結晶基板の平坦表
面にエピタキシャル成長を行なうと、ファセットが発生
することは避けられないので、−シリコン基板の場合を
例にとると一通常使用されている（１００）基板の方位
である（１００）に対して角度を有する方向（例えば、
（１１１）／（１００）の角度は５４．７度、（１１０
）／（１００）の角度は９０度である）に優先的にエツ
チングが進行するエツチング液を用いると、基板面に平
行にエツチングが進行するのではなく、（１００）にあ
る角度をもつ斜の方向にエツチングが進行する。この結
果ファセット７ａ（第３図）とは逆方向のテーパの凹部
がシリコン基板表面に形成され、ゲート３側で浅くなる
エッチング溝、凹部等が作られるので、その上にエピタ
キシャル成長を行なうと、平坦な表面のエピタキシャル
層が得られ、そして不純物プロファイルが改善される。

なお、（１００）シリコン基板の例について説明を行な
ったが、その他の方位および／または半導体についても
、同様な作用が得られることは言うまでもない。

以下、実施例によりさらに詳しく本発明を説明する。

〔実施例〕

第１図に示すように、通常のＬＯＧＯＳによりフィール
ド酸化膜２を形成後、公知の方法でゲート酸化膜４、ポ
リシリコン５、絶縁膜６を形成する。

なお、半導体シリコン基板１は（１００）方位を有する
通常のものである。続いて、ＫＯＨ系エツチング液によ
り半導体シリコン基板１の表出面のエツチングを行なう
。このエツチング液はシリコンの（１１１）面を優先的
にエツチングするが、５ｉ（ｈ酸化膜２．６はエツチン
グしない選択性を有するものである。エツチングは深さ
がｔｏｏｏオングストローム程度になるように行なう。

この結果テーパ面１ｂと平坦面１ａを有する溝が形成さ
れる。

続いて、シリコンのエピタキシャル成長を行ない（第４
図）、選択エピＳｉ　７を厚さ０．２〜０．４μｍに形
成すると、その表面はほぼ平坦となり、ファセットの形
成はほぼ起らない０選択エピタキシャル成長の条件は、
温度９５０℃以下、圧力０．８　Ｔｏｒｒ、、原料ガス
５ｉＨＣｈ、が好ましい。

選択エピＳｉ　７の形成後イオン注入を行なうと、不純
物プロファイル（ｘｊ）を第４図に示す如き不純物導入
領域が形成される。この不純物プロファイルは凹凸がな
いため、ショートチャネル化の欠点を招かない。

第５図に示すように選択エピＳｉ　７の表面に厚さが約
３００オングストロームの酸化膜１０を形成した後、９
５０〜１０００℃にてアニールを行なう。

〔発明の効果〕

本発明によると、約０．０５μｍのイオン注入深さくＸ
、）を達成されるとともに、チャネル長が０、３−０．
５μｍ程度のＭＯＳトランジスタを容易に形成すること
ができ、また不純物のプロファイル、濃度の制御の再現
性が高められる。

【図面の簡単な説明】

第１図は、本発明の提案するところにより、選択エピタ
キシャル成長前に半導体基板をその結晶方位とは異なる
方位にエツチングする工程をしめす図面、 第２図は、選択エピタキシャル成長によりソース、ドレ
ーンを形成して、該成長層の厚さに相当する分だけ注入
イオンの深さを浅くしたＭＯＳトランジスタの概念図、 第３図は第２図の拡大図、 第４図は第１図の工程の後に選択エピタキシャル成長を
行なう工程を示す図面、 第５図は第４図の工程の後にアニールを行なう工程を示
す図面である。 １・・・半導体シリコン基板、 ２・・・フィールド酸化膜、 ３・・・ゲート、　　　　　　４・・・ゲート酸化膜、
５・・・ポリシリコン、　　　６・・・絶縁膜、７．７
′・・・選択エピタキシャル成長されたエピタキシャル
膜（選択エピＳｉ）、 ７ａ・・・ファセット、　　　　８・・・ソース領域、
９・・・ドレーン領域、　　　　ｌＯ・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳトランジスタを含む半導体装置を製造する際
   に、所定方位を有する半導体単結晶基板のソースおよび
   ドレーン領域上のエピタキシャル層を貫通させて不純物
   を半導体単結晶基板にイオン注入する工程を有する方法
   において、 ゲート電極に設けられた絶縁膜の側壁面とフィールド酸
   化膜をマスクにして、半導体基板表面を、前記方位とは
   異なる方位を優先的にエッチングするエッチング液でエ
   ッチングし、しかる後に、エッチングされた半導体単結
   晶基板の表面にエピタキシャル成長を行なうことを特徴
   とする半導体装置の製造方法。