JPS6248060A - 相補性回路技術による集積回路 - Google Patents
相補性回路技術による集積回路Info
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、基板バイアス電圧発生器を有する相補性回路
技術による集積回路に関する。
技術による集積回路に関する。
この種の回路では半導体基板は回路の接地電位ではなく
、基板バイアス電圧発生器により発生される基板バイア
ス電圧にある。埋め込まれているｎ伝導性の槽状半導体
領域を設けられているｐ伝導性の材料から成る半導体基
板では、基板バイアス電圧は約−２ないし一３Ｖの負の
電圧である。
、基板バイアス電圧発生器により発生される基板バイア
ス電圧にある。埋め込まれているｎ伝導性の槽状半導体
領域を設けられているｐ伝導性の材料から成る半導体基
板では、基板バイアス電圧は約−２ないし一３Ｖの負の
電圧である。
この場合・半導体基板上に槽状半導体領域の外側に設け
られている電界効果トランジスタのソース領域は接地電
位に接続されている。
られている電界効果トランジスタのソース領域は接地電
位に接続されている。
供給電圧のスイッチオンの瞬間に、いま考察しているｐ
伝導性の半導体基板は先ず、外部電位に接続されていな
い“フローティングの状態にある。その際に該基板は、
一方では槽状半導体領域と基板との間、また他方では接
地電位にあるソース領域と基板との間に存在している阻
止層キャパシタンスを経て一時的に正のバイアス電圧に
充電され、この正のバイアス電圧は基板バイアス電圧発
生器が有効になる際に初めて再び崩壊し、その出力端に
次第に形成される負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中に、半導体基板から基板
バイアス電圧発生層を経てその接地電位にある端子に導
き出されるより大きい電流が基板バイアス電圧発生器の
内部抵抗における電圧降下により半導体基板の正のバイ
アス電圧に通じ得る。しかし、正のバイアス電圧は集積
回路に対する高い安全性を危険にするおそれがある。
伝導性の半導体基板は先ず、外部電位に接続されていな
い“フローティングの状態にある。その際に該基板は、
一方では槽状半導体領域と基板との間、また他方では接
地電位にあるソース領域と基板との間に存在している阻
止層キャパシタンスを経て一時的に正のバイアス電圧に
充電され、この正のバイアス電圧は基板バイアス電圧発
生器が有効になる際に初めて再び崩壊し、その出力端に
次第に形成される負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中に、半導体基板から基板
バイアス電圧発生層を経てその接地電位にある端子に導
き出されるより大きい電流が基板バイアス電圧発生器の
内部抵抗における電圧降下により半導体基板の正のバイ
アス電圧に通じ得る。しかし、正のバイアス電圧は集積
回路に対する高い安全性を危険にするおそれがある。
なぜならば、一般に集積回路の損傷を意味する“ラッチ
・アンプ”作用が惹起され得るからである。
・アンプ”作用が惹起され得るからである。
“ランチ・アンプ”作用を理解するためには、柵状半導
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの端子と半導体基板上にこの領域の外側に位置
する第２のチャネル形式の電界効果トランジスタの端子
との間に一般に交互の伝導形式の４つの相続く半導体層
が存在しており、その際に前者のトランジスタの１つの
端子領域が第１の半導体層を、槽状半導体領域が第２の
半導体層を、半導体基板が第３の半導体調を、またｌ＆
者のトランジスタの１つの端子領域が第４の半導体層を
形成することから出発し得る。半導体基板の正のバイア
ス電圧の際には第３の半導体層と第４の半導体層との間
のｐｎ接合が、前記トランジスタ端子の間にこの４層構
造の内部の寄生的サイリスク作用に起因する電流経路が
生ずるまでに導通方向にバイアスされ得る。その後、こ
の電流経路は正の基板バイアス電圧の崩壊後も残留し、
集積回路を熱的に過負荷し得る。
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの端子と半導体基板上にこの領域の外側に位置
する第２のチャネル形式の電界効果トランジスタの端子
との間に一般に交互の伝導形式の４つの相続く半導体層
が存在しており、その際に前者のトランジスタの１つの
端子領域が第１の半導体層を、槽状半導体領域が第２の
半導体層を、半導体基板が第３の半導体調を、またｌ＆
者のトランジスタの１つの端子領域が第４の半導体層を
形成することから出発し得る。半導体基板の正のバイア
ス電圧の際には第３の半導体層と第４の半導体層との間
のｐｎ接合が、前記トランジスタ端子の間にこの４層構
造の内部の寄生的サイリスク作用に起因する電流経路が
生ずるまでに導通方向にバイアスされ得る。その後、こ
の電流経路は正の基板バイアス電圧の崩壊後も残留し、
集積回路を熱的に過負荷し得る。
本発明の目的は、冒頭に記載した種類の回路であって、
“ラッチ・アップ”作用の生起がほぼ回避される回路を
提供することである。
“ラッチ・アップ”作用の生起がほぼ回避される回路を
提供することである。
この目的は、本発明によれば、特許請求の範囲第１項お
よび第４項に記載の回路により達成される。特許請求の
範囲第２項、第３項、第５項および第６項には本発明の
好ましい実施態様があげられている。
よび第４項に記載の回路により達成される。特許請求の
範囲第２項、第３項、第５項および第６項には本発明の
好ましい実施態様があげられている。
本発明により得られる利点は特に、半導体基板に与えら
れており“ラッチ・アンプ”作用を惹起し得る望ましく
ない極性のバイアス電圧が簡単な手段によりこの危険を
排除する値に制限されることである。
れており“ラッチ・アンプ”作用を惹起し得る望ましく
ない極性のバイアス電圧が簡単な手段によりこの危険を
排除する値に制限されることである。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
図面には、ドープされた半導体材料、たとえばｎ伝導性
のシリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。基板１はその境
界面１ａまで延びているｎ伝導性の柵状の半導体領域２
を有する。半導体領域２の外側に基板ｌ内にｎ＋ドープ
された半導体領域３および４が埋め込まれており、これ
らの領域はｎチャネル電界効果トランジスタＴ１のソー
スおよびドレイン領域を形成している。領域３と領域４
との間に位置するチャネル範囲はゲート５により覆われ
ており、このゲート５は端子６を設けられており、また
たとえばＳ ｉ０２から成る薄い電気絶縁層７により境
界面１ａから隔てられている。ソース領域３は、接地電
位ＶＳＳにある端子８と接続されている。さらに、半導
体領域２内にはｐ＋ドープされた領域９およびＩＯが埋
め込まれており、これらの領域はｐチャネル電界効果ト
ランジスタＴ２のソースおよびドレイン領域を形成して
いる。領域９と領域ｌｏとの間に位置するチャネル範囲
はゲート１１により覆われており、このゲート５は端子
１２を設けられており、またたとえばＳ ｉ Ｏ２から
成る薄い電気絶縁層１３により境界面１ａから隔てられ
ている。Ｔ２のソース領域９は、供給電位Ｖｏｐを与え
られている端子１４と接続されている。端子１４と接続
されているｎ１ドープされた接触領域１５を介して半導
体領域２は供給電圧ＶＯＯに接続されている。
のシリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。基板１はその境
界面１ａまで延びているｎ伝導性の柵状の半導体領域２
を有する。半導体領域２の外側に基板ｌ内にｎ＋ドープ
された半導体領域３および４が埋め込まれており、これ
らの領域はｎチャネル電界効果トランジスタＴ１のソー
スおよびドレイン領域を形成している。領域３と領域４
との間に位置するチャネル範囲はゲート５により覆われ
ており、このゲート５は端子６を設けられており、また
たとえばＳ ｉ０２から成る薄い電気絶縁層７により境
界面１ａから隔てられている。ソース領域３は、接地電
位ＶＳＳにある端子８と接続されている。さらに、半導
体領域２内にはｐ＋ドープされた領域９およびＩＯが埋
め込まれており、これらの領域はｐチャネル電界効果ト
ランジスタＴ２のソースおよびドレイン領域を形成して
いる。領域９と領域ｌｏとの間に位置するチャネル範囲
はゲート１１により覆われており、このゲート５は端子
１２を設けられており、またたとえばＳ ｉ Ｏ２から
成る薄い電気絶縁層１３により境界面１ａから隔てられ
ている。Ｔ２のソース領域９は、供給電位Ｖｏｐを与え
られている端子１４と接続されている。端子１４と接続
されているｎ１ドープされた接触領域１５を介して半導
体領域２は供給電圧ＶＯＯに接続されている。
さらに、たとえば−２ないし一３Ｖの負の基板バイアス
電圧を発生する基板バイアス電圧発生器１６が設けられ
ている。この基板バイアス電圧発生器の出力端１７は、
半導体基板１内に埋め込まれているｐ＋ドープされた接
触領域１８と接続されている。それによって半導体基板
１は基板バイアス電圧発生器１６により発生された負の
基板バイアス電圧にあり、他方において半導体基板１内
に位置するトランジスタ、たとえばＴＩのソース＠域、
たとえば領域３は接地電位ｖｓｓにある。
電圧を発生する基板バイアス電圧発生器１６が設けられ
ている。この基板バイアス電圧発生器の出力端１７は、
半導体基板１内に埋め込まれているｐ＋ドープされた接
触領域１８と接続されている。それによって半導体基板
１は基板バイアス電圧発生器１６により発生された負の
基板バイアス電圧にあり、他方において半導体基板１内
に位置するトランジスタ、たとえばＴＩのソース＠域、
たとえば領域３は接地電位ｖｓｓにある。
それにより、なかんずく、半導体基板１内に位置するト
ランジスタのソース領域の阻止層キャパシタンスの減少
が達成される。
ランジスタのソース領域の阻止層キャパシタンスの減少
が達成される。
破線１９に沿って端子８と端子１４との間に位置する４
ｊｉｉｉ！構造３．１．２および９の内部に生起し得る
“ランチ・アンプ”作用を回避するため、基板バイアス
電圧発生器１６の端子１７はショットキ・ダイオードＤ
を介して、接地電位にある回路点と接続されている。図
示されている実施例では、この回路点は端子８に相当す
る。半導体基板１内に埋め込まれており境界面１ａまで
延びている約１０ ” ｃｍ−３のドーピング濃度を有
するｎ伝導性の半導体領域２０は、半導体領域２０と協
同してショットキ・ダイオードを成す金属接触部２１を
設けられている。金属接触部２１は好ましくは高融点金
属のケイ化物、特にケイ化タンタル（ＴａＳｉ２）から
成っている。しかし、それ自体は公知の仕方でショット
キ・ダイオードに対して使用される他の材料、たとえば
白金またはモリブデンを使用することも考えられる。さ
らに、金属接触部２１はアルミニウムから成っていても
よいし、また高融点金属のケイ化物から成る第１の部分
層とアルミニウムまたはＡｌＳｉから成り第１の部分層
の上側に位置する第２の部分層とを含む二重層から成っ
ていてもよい。金属接触部２１は基板バイアス電圧発生
器１６の出力端１７と接続されており、また半導体領域
２０はｎ＋ドープされた接触領域２２を経て端子８と接
続されている。
ｊｉｉｉ！構造３．１．２および９の内部に生起し得る
“ランチ・アンプ”作用を回避するため、基板バイアス
電圧発生器１６の端子１７はショットキ・ダイオードＤ
を介して、接地電位にある回路点と接続されている。図
示されている実施例では、この回路点は端子８に相当す
る。半導体基板１内に埋め込まれており境界面１ａまで
延びている約１０ ” ｃｍ−３のドーピング濃度を有
するｎ伝導性の半導体領域２０は、半導体領域２０と協
同してショットキ・ダイオードを成す金属接触部２１を
設けられている。金属接触部２１は好ましくは高融点金
属のケイ化物、特にケイ化タンタル（ＴａＳｉ２）から
成っている。しかし、それ自体は公知の仕方でショット
キ・ダイオードに対して使用される他の材料、たとえば
白金またはモリブデンを使用することも考えられる。さ
らに、金属接触部２１はアルミニウムから成っていても
よいし、また高融点金属のケイ化物から成る第１の部分
層とアルミニウムまたはＡｌＳｉから成り第１の部分層
の上側に位置する第２の部分層とを含む二重層から成っ
ていてもよい。金属接触部２１は基板バイアス電圧発生
器１６の出力端１７と接続されており、また半導体領域
２０はｎ＋ドープされた接触領域２２を経て端子８と接
続されている。
ショットキ・ダイオードＤの順方向しきい電圧は約０．
２Ｖであり、従ってｎチャネルトランジスタ、たとえば
ＴＩのソース＠域、たとえば領域３と半導体基板１との
間のｐｎ接合の順方向しきい電圧よりも小さい。いま半
導体基板がショットキ・ダイオードＤの順方向しきい電
圧を超える正の・マイアス電圧にあれば、ショットキ・
ダイオードＤは導通する。このことは、半導体基板１の
正のバイアス電圧がショットキ・ダイオードＤの順方向
しきい電圧に制服されることを意味する。しかし、それ
によって、半導体基板１のノマイアス電圧が、ｎチャネ
ルトランジスタ、たとえばＴ１のソース領域と半導体基
板ｌとの間のｐｎ接合の順方向しきい電圧に達し、また
はそれを超えるような値に上昇すること（このことは“
ラッチ・ア・ノブ”作用に通じ得る）が防止される。
２Ｖであり、従ってｎチャネルトランジスタ、たとえば
ＴＩのソース＠域、たとえば領域３と半導体基板１との
間のｐｎ接合の順方向しきい電圧よりも小さい。いま半
導体基板がショットキ・ダイオードＤの順方向しきい電
圧を超える正の・マイアス電圧にあれば、ショットキ・
ダイオードＤは導通する。このことは、半導体基板１の
正のバイアス電圧がショットキ・ダイオードＤの順方向
しきい電圧に制服されることを意味する。しかし、それ
によって、半導体基板１のノマイアス電圧が、ｎチャネ
ルトランジスタ、たとえばＴ１のソース領域と半導体基
板ｌとの間のｐｎ接合の順方向しきい電圧に達し、また
はそれを超えるような値に上昇すること（このことは“
ラッチ・ア・ノブ”作用に通じ得る）が防止される。
ショットキ・ダイオードのクランプ作用はたとえば、供
給電圧ＶＯＯのスイッチオンの際に半導体基板′１が端
子１４と端子８との間の容量性分圧により、基板バイア
ス電圧発生器１６がまだ十分な負のバイアス電圧を供給
しない間に正のノ〈イアスミ圧に高められるときに開始
する。続いて出力端１７における負のバイアス電圧が形
成し始めるときに初めて、ショットキ・ダイオードがそ
の順方向しきい電圧の下方超過の際に阻止状態となり、
従って前記のクランプ作用は妨げられる。作動中に、半
導体基板１および部分１８．１７および１６を経て接地
電位ＶＳＳにある端子１６ａに流れ出る大きな電流が生
じると、基板バイアス電圧発生器１６の内部抵抗Ｗに、
出力端１７、従ってまた半導体基板１が少なくとも一時
的に正のバイアス電圧に到達するような電圧降下が生じ
得る。この場合にもショットキ・ダイオードＤは順方向
しきい電圧の上方超過の際に導通し、従って出力端１７
における電圧は再びショットキ・ダイオードＤの順方向
しきい電圧に制服される。このクランプ作用は、半導体
基板１に再び負のバイアス電圧が生じ始めてショットキ
・ダイオードＤのＩ１１方向しきい電圧が下方超過され
れば直ちに、妨げられる。
給電圧ＶＯＯのスイッチオンの際に半導体基板′１が端
子１４と端子８との間の容量性分圧により、基板バイア
ス電圧発生器１６がまだ十分な負のバイアス電圧を供給
しない間に正のノ〈イアスミ圧に高められるときに開始
する。続いて出力端１７における負のバイアス電圧が形
成し始めるときに初めて、ショットキ・ダイオードがそ
の順方向しきい電圧の下方超過の際に阻止状態となり、
従って前記のクランプ作用は妨げられる。作動中に、半
導体基板１および部分１８．１７および１６を経て接地
電位ＶＳＳにある端子１６ａに流れ出る大きな電流が生
じると、基板バイアス電圧発生器１６の内部抵抗Ｗに、
出力端１７、従ってまた半導体基板１が少なくとも一時
的に正のバイアス電圧に到達するような電圧降下が生じ
得る。この場合にもショットキ・ダイオードＤは順方向
しきい電圧の上方超過の際に導通し、従って出力端１７
における電圧は再びショットキ・ダイオードＤの順方向
しきい電圧に制服される。このクランプ作用は、半導体
基板１に再び負のバイアス電圧が生じ始めてショットキ
・ダイオードＤのＩ１１方向しきい電圧が下方超過され
れば直ちに、妨げられる。
基板バイアス電圧発生器１６が半導体基板１の上に一緒
に集積されていることは目的にかなっている。
に集積されていることは目的にかなっている。
前記の実施例とならんで本発明は、ｎ伝導性の基板がｎ
伝導性の柵状の半導体ｔｒＩ域を設けられている実施例
をも含んでいる。その際にすべての半導体部分の伝導形
式およびすべての電圧の極性はそれぞれ反転される。こ
の場合、半導体領域２０は省略され、従って金属接触部
２１はｎ伝導性の半導体基板１と直接に接触し、その際
に金属接触部２１は基板バイアス電圧発生器１６の出力
端１７ではなく’Ｖｓｓにある回路点８と接続されてい
る。
伝導性の柵状の半導体ｔｒＩ域を設けられている実施例
をも含んでいる。その際にすべての半導体部分の伝導形
式およびすべての電圧の極性はそれぞれ反転される。こ
の場合、半導体領域２０は省略され、従って金属接触部
２１はｎ伝導性の半導体基板１と直接に接触し、その際
に金属接触部２１は基板バイアス電圧発生器１６の出力
端１７ではなく’Ｖｓｓにある回路点８と接続されてい
る。
本発明の好ましい応用は、メモリセルとモノリシックに
集積されている大きな集積密度を有するグイナミソク半
導体メモリの周辺回路への応用である。
集積されている大きな集積密度を有するグイナミソク半
導体メモリの周辺回路への応用である。
図面は本発明の実施例の概要を示す断面図である。
１・・・半導体基板、２・・・槽状半導体領域、３・・
・端子領域、６・・・端子、７・・・絶縁層、８・・・
回路点、１１・・・ゲート、１３・・・絶縁層、１４・
・・端子、】５・・・接触領域、１６・・・基板バイア
ス電圧発生器、１７・・・出力端、２０・・・半導体領
域、２１・・・金泥接触部、Ｄ・・・ショットキ・ダイ
オード、Ｔ１、Ｔ２・・・電界効果トランジスタ。
・端子領域、６・・・端子、７・・・絶縁層、８・・・
回路点、１１・・・ゲート、１３・・・絶縁層、１４・
・・端子、】５・・・接触領域、１６・・・基板バイア
ス電圧発生器、１７・・・出力端、２０・・・半導体領
域、２１・・・金泥接触部、Ｄ・・・ショットキ・ダイ
オード、Ｔ１、Ｔ２・・・電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １）互いに異なるチャネル形式の電界効果トランジスタ
（Ｔ１、Ｔ２）を有し、それらのうち少なくとも１つの
第１の電界効果トランジスタ（Ｔ１）はｐ伝導性の半導
体基板（１）内に、また少なくとも１つの第２の電界効
果トランジスタ（Ｔ２）は半導体基板内に設けられてい
るｎ伝導性の槽状半導体領域（２）内に配置されており
、この半導体領域（２）は供給電圧（Ｖ＿Ｄ＿Ｄ）と接
続されており、少なくとも１つの第１の電界効果トラン
ジスタ（Ｔ１）の端子領域（３）が接地電位（Ｖ＿Ｓ＿
Ｓ）を与えられており、また半導体基板（１）が、負の
基板バイアス電圧を発生する基板バイアス電圧発生器（
１６）と接続されており、この基板バイアス電圧発生器
（１６）に接地電位および供給電圧が供給される相補性
回路技術による集積回路において、半導体基板（１）内
に埋め込まれているｎ伝導性の半導体領域（２０）が、
この半導体領域（２０）と共にショットキ・ダイオード
（Ｄ）を形成する金属接触部（２１）を設けられており
、この金属接触部（２１）が基板バイアス電圧発生器（
１６）の出力端（１７）と接続されており、また上記半
導体領域（２０）が接地電位にある回路点（８）と接続
されていることを特徴とする相補性回路技術による集積
回路。 ２）基板バイアス電圧発生器（１６）が半導体基板（１
）上に一緒に集積されていることを特徴とする特許請求
の範囲第１項記載の集積回路。 ３）金属接触部（２１）が高融点金属のケイ化物、特に
ケイ化タンタルから成っていることを特徴とする特許請
求の範囲第１項または第２項記載の集積回路。 ４）互いに異なるチャネル形式の電界効果トランジスタ
（Ｔ１、Ｔ２）を有し、それらのうち少なくとも１つの
第１の電界効果トランジスタ（Ｔ１）はｎ伝導性の半導
体基板（１）内に、また少なくとも１つの第２の電界効
果トランジスタ（Ｔ２）は半導体基板内に設けられてい
るｐ伝導性の槽状半導体領域（２）内に配置されており
、この半導体領域（２）は供給電圧（Ｖ＿Ｄ＿Ｄ）と接
続されており、少なくとも１つの第１の電界効果トラン
ジスタ（Ｔ１）の端子領域（３）が接地電位（Ｖ＿Ｓ＿
Ｓ）を与えられており、また半導体基板（１）が、正の
基板バイアス電圧を発生する基板バイアス電圧発生器（
１６）の出力端（１７）と接続されており、この基板バ
イアス電圧発生器（１６）に接地電位および供給電圧が
供給される相補性回路技術による集積回路において、半
導体基板が、この半導体基板と共にショットキ・ダイオ
ード（Ｄ）を形成する金属接触部を設けられており、ま
たこの金属接触部が接地電位にある回路点（８）と接続
されていることを特徴とする相補性回路技術による集積
回路。 ５）基板バイアス電圧発生器（１６）が半導体基板（１
）上に一緒に集積されていることを特徴とする特許請求
の範囲第４項記載の集積回路。 ６）金属接触部（２１）が高融点金属のケイ化物、特に
ケイ化タンタルから成っていることを特徴とする特許請
求の範囲第４項または第５項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3530428 | 1985-08-26 | ||
| DE3530428.6 | 1985-08-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248060A true JPS6248060A (ja) | 1987-03-02 |
| JPH0738434B2 JPH0738434B2 (ja) | 1995-04-26 |
Family
ID=6279365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196476A Expired - Lifetime JPH0738434B2 (ja) | 1985-08-26 | 1986-08-21 | 相補性回路技術による集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4807010A (ja) |
| EP (1) | EP0213425B1 (ja) |
| JP (1) | JPH0738434B2 (ja) |
| AT (1) | ATE75877T1 (ja) |
| DE (1) | DE3685169D1 (ja) |
| HK (1) | HK87393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH0325968A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 二電源方式の半導体集積回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| US5023672A (en) * | 1989-11-15 | 1991-06-11 | Ford Microelectronics | Electrostatic discharge protection device for gallium arsenide resident integrated circuits |
| US5150177A (en) * | 1991-12-06 | 1992-09-22 | National Semiconductor Corporation | Schottky diode structure with localized diode well |
| DE19545554A1 (de) * | 1995-12-06 | 1997-06-12 | Siemens Ag | CMOS-Anordnung |
| US6043542A (en) * | 1997-01-29 | 2000-03-28 | Micron Technology, Inc. | Method and integrated circuit structure for preventing latch-up in CMOS integrated circuit devices |
| US8022446B2 (en) | 2007-07-16 | 2011-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated Schottky diode and power MOSFET |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| US4300152A (en) * | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| JPS56163585A (en) * | 1980-05-17 | 1981-12-16 | Semiconductor Res Found | Semiconductor memory |
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS5969956A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 半導体装置 |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| EP0166386A3 (de) * | 1984-06-29 | 1987-08-05 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
-
1986
- 1986-08-04 DE DE8686110756T patent/DE3685169D1/de not_active Expired - Lifetime
- 1986-08-04 EP EP86110756A patent/EP0213425B1/de not_active Expired - Lifetime
- 1986-08-04 AT AT86110756T patent/ATE75877T1/de not_active IP Right Cessation
- 1986-08-11 US US06/895,313 patent/US4807010A/en not_active Expired - Lifetime
- 1986-08-21 JP JP61196476A patent/JPH0738434B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-26 HK HK873/93A patent/HK87393A/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH0325968A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 二電源方式の半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4807010A (en) | 1989-02-21 |
| EP0213425A3 (en) | 1988-09-21 |
| HK87393A (en) | 1993-09-03 |
| ATE75877T1 (de) | 1992-05-15 |
| EP0213425B1 (de) | 1992-05-06 |
| JPH0738434B2 (ja) | 1995-04-26 |
| DE3685169D1 (de) | 1992-06-11 |
| EP0213425A2 (de) | 1987-03-11 |
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