JPS61263378A - ビデオテ−プレコ−ダ - Google Patents
ビデオテ−プレコ−ダInfo
- Publication number
- JPS61263378A JPS61263378A JP60103785A JP10378585A JPS61263378A JP S61263378 A JPS61263378 A JP S61263378A JP 60103785 A JP60103785 A JP 60103785A JP 10378585 A JP10378585 A JP 10378585A JP S61263378 A JPS61263378 A JP S61263378A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- period
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
ＶＴＲ内のクロック信号とＶＩＤＥＯ信号又はＳＹＮＣ
信号との同期に関するものである。
信号との同期に関するものである。
（従来技術とその問題点）
ＶＴＲ内のＣＰＵの動作をＶＩＤＥＯ信号に同期（通常
Ｖ周期）して制御すると位相制御９編集制御等に便利な
ことが多い。しかしＶＩＤＥＯ信号がない時にも動作し
ないと困るので、実際はＣＰＵ内でクロック信号を発生
しこれを基準信号に同期させることになる。同期させる
方法として位相の異なった。ものをカクンタリセット又
はプリセット等の方法で行りた時ＶＴＲ内のクロック周
期はその回のみ短くなるのでＣＰＵのソフトウェアは途
中で切れることになり動作異状となることがある。第３
図はクロック信号の発生と基準信号との同期回路の例で
あるｏｌはｖ、ＩＤ０ＥＯ信号入力、 ２ハＶＳＹＮ
Ｃセパレータ、３はパルス発生器、４はクロックパルス
発生器、５はリセット付カウンタ、６はリセット付並列
出力可能カウンタである。ＶＩＤＥＯ信号からＶ信号を
取り出し同期パルスを発生し、カウンタ５，６のリセッ
ト端子に加える。クロック信号発生器４で発生したクロ
ックをカウンタ５でカウントダウンし、Ｖ周期の１／１
６周期で出力する。
Ｖ周期）して制御すると位相制御９編集制御等に便利な
ことが多い。しかしＶＩＤＥＯ信号がない時にも動作し
ないと困るので、実際はＣＰＵ内でクロック信号を発生
しこれを基準信号に同期させることになる。同期させる
方法として位相の異なった。ものをカクンタリセット又
はプリセット等の方法で行りた時ＶＴＲ内のクロック周
期はその回のみ短くなるのでＣＰＵのソフトウェアは途
中で切れることになり動作異状となることがある。第３
図はクロック信号の発生と基準信号との同期回路の例で
あるｏｌはｖ、ＩＤ０ＥＯ信号入力、 ２ハＶＳＹＮ
Ｃセパレータ、３はパルス発生器、４はクロックパルス
発生器、５はリセット付カウンタ、６はリセット付並列
出力可能カウンタである。ＶＩＤＥＯ信号からＶ信号を
取り出し同期パルスを発生し、カウンタ５，６のリセッ
ト端子に加える。クロック信号発生器４で発生したクロ
ックをカウンタ５でカウントダウンし、Ｖ周期の１／１
６周期で出力する。
これをカウンタ６で１６分周し、出カフ、 ８．９．１
０からそれぞれＶ／８． Ｖ／４． Ｖ／２．Ｖ周期の
信号を取り出すことができる。
０からそれぞれＶ／８． Ｖ／４． Ｖ／２．Ｖ周期の
信号を取り出すことができる。
各カウンタはｖ周期毎にリセットされるので、出力信号
は、 ＶＩＤＥＯ信号に同期することになる。
は、 ＶＩＤＥＯ信号に同期することになる。
ＶＩＤＥＯ信号が切替った時に１位相の異った信号が入
ってきたり、断続することは通常ありうることで、この
時はＶ周期毎に出力されるカウンタ信号はカウントの途
中でリセットされるため、■信号は短くなり、他の信号
は短くなったり長くなったりする。この信号を用（・て
、ＣＰＵのソフトウェアの起動を行ったり、ＣＰＵ回路
のハードウェア回路の切替を行っている回路では動作異
状になったりすることがある。
ってきたり、断続することは通常ありうることで、この
時はＶ周期毎に出力されるカウンタ信号はカウントの途
中でリセットされるため、■信号は短くなり、他の信号
は短くなったり長くなったりする。この信号を用（・て
、ＣＰＵのソフトウェアの起動を行ったり、ＣＰＵ回路
のハードウェア回路の切替を行っている回路では動作異
状になったりすることがある。
（目的）
本発明はこれらの欠点を除去するために、同期回路を改
善したものである。
善したものである。
（実施例）
本発明はカウンタ出力の位相とＶＩＤＥＯ信号の位相が
一致した時のみ同期動作を行うようにしたものである。
一致した時のみ同期動作を行うようにしたものである。
以下本発明の実施例につ（・てブロック図を第１図に動
作フローを第２図に示し説明する。ＶＩＤＥＯ信号人力
１をＶシンクセパレータ２に入力させ■信号（ＲＥＦＶ
）を発生する。このＲＥＦＶに同期したパルスをパルス
発生器３で発生する。一方、クロック信号発生器４で発
生したクロック信号はカウンタ５でＶ／１６周期にカウ
ントダウンされカウンタ６に入力される。カウンタ６は
一！−〜１に分周した出力を並列に出力する。カウンタ
６の全量カフ〜１０をＡＮＤゲート１１に入力しカウン
タ出力が全て０”となるＶ／１６ ｓｅｃ前の状態のタ
イミングでモノステーブルマルチバイブレータ（以下間
と称す）１２をトリガーする。ＭＭ１２の反転出力Ｑで
ＭＭ １３を起動する。ＭＭ１２は時間遅れ動作を行う
ことになる。ＭＭ １３の出力ＱとＲＥＦＶに同期した
パルス信号のＡＮ’ＤをＡＮＤゲート１４でとり、この
出力で、カウンタ５と６をリセットし同期動作を行う。
作フローを第２図に示し説明する。ＶＩＤＥＯ信号人力
１をＶシンクセパレータ２に入力させ■信号（ＲＥＦＶ
）を発生する。このＲＥＦＶに同期したパルスをパルス
発生器３で発生する。一方、クロック信号発生器４で発
生したクロック信号はカウンタ５でＶ／１６周期にカウ
ントダウンされカウンタ６に入力される。カウンタ６は
一！−〜１に分周した出力を並列に出力する。カウンタ
６の全量カフ〜１０をＡＮＤゲート１１に入力しカウン
タ出力が全て０”となるＶ／１６ ｓｅｃ前の状態のタ
イミングでモノステーブルマルチバイブレータ（以下間
と称す）１２をトリガーする。ＭＭ１２の反転出力Ｑで
ＭＭ １３を起動する。ＭＭ１２は時間遅れ動作を行う
ことになる。ＭＭ １３の出力ＱとＲＥＦＶに同期した
パルス信号のＡＮ’ＤをＡＮＤゲート１４でとり、この
出力で、カウンタ５と６をリセットし同期動作を行う。
こつ動作では、ＲＥＦＶとカウンタ６の出力が同一位相
となった時に同期動作を行うので、カウンタ６の出力は
乱れることがなく、−変位相が同期すれば、ＲＥＦＶに
同期したカウンタ出カフ〜１０を得ることができる。
となった時に同期動作を行うので、カウンタ６の出力は
乱れることがなく、−変位相が同期すれば、ＲＥＦＶに
同期したカウンタ出カフ〜１０を得ることができる。
この方法で同期したカウンタ出力を得ることができるが
、同期する迄の時間が長くかかる欠点がある。ＲＥＦＶ
とカウンタの位相が一致しな（・時は同期動作を行わな
いので、クロック信号の周期の誤差が少（、安定してい
る程時間がかかることになる。そこで、ＲＥＦＶの有無
を判定するＳＹＮＣＡＢＳ 検出回路１６とＤタイプ
フリップフロップである同期検出回路１５． ＣＰＵ
１７を用い、カウンタ５の分周比をＣＰＵ１７で制御で
きる機能を持つものに変更する（これはＬＳＩ化された
カウンタとして容易に入手可能である）。ＣＰＵ１７に
第３図に示すフローチャートのソフトウェアを持たせる
ことにより、同期する迄の時間を短くすることができる
。−例として、ハードウェアのみの時は同期時間５０秒
であったが１秒以下に短縮することができた。
、同期する迄の時間が長くかかる欠点がある。ＲＥＦＶ
とカウンタの位相が一致しな（・時は同期動作を行わな
いので、クロック信号の周期の誤差が少（、安定してい
る程時間がかかることになる。そこで、ＲＥＦＶの有無
を判定するＳＹＮＣＡＢＳ 検出回路１６とＤタイプ
フリップフロップである同期検出回路１５． ＣＰＵ
１７を用い、カウンタ５の分周比をＣＰＵ１７で制御で
きる機能を持つものに変更する（これはＬＳＩ化された
カウンタとして容易に入手可能である）。ＣＰＵ１７に
第３図に示すフローチャートのソフトウェアを持たせる
ことにより、同期する迄の時間を短くすることができる
。−例として、ハードウェアのみの時は同期時間５０秒
であったが１秒以下に短縮することができた。
この動作はＲＥＦ Ｖがあり、同期が完了していない時
は強制的にカウンタ５の分周比を変えて出カフ〜１００
周期を変え、ＲＥＦＶと出カフ〜１ｏの位相の一致する
間隔を短くすることによってすみやかに同期作用を行う
ようにしたものである。
は強制的にカウンタ５の分周比を変えて出カフ〜１００
周期を変え、ＲＥＦＶと出カフ〜１ｏの位相の一致する
間隔を短くすることによってすみやかに同期作用を行う
ようにしたものである。
なお、出カフ〜１００周期が微少な範囲で変化しても回
路動作に影響を与えることはない。
路動作に影響を与えることはない。
（効果）
本発明によれば、ＣＰＵの動作に異状を発生することな
く、入力ＶＩＤＥＯ信号又はＳＹＮＣ信号とすみやかに
同期してＣＰＵを動作させることができる。
く、入力ＶＩＤＥＯ信号又はＳＹＮＣ信号とすみやかに
同期してＣＰＵを動作させることができる。
第、１図は本発明の実施例のブロック図、第：２図はフ
ローチャート、第３図は従来の同期回路Ω−例のブロッ
ク図である。 １：ＶＩＤＥＯ信号、２ ： ＶＳＹＮＣセパレータ。 ３：■同期ハルス発生器、４：クロツクパルス発生器、
５：カウンタ、６：カウンタ、７〜１０：カウンタ出力
、１１ ：ＡＮＤゲート、１２，１３：モノステーブル
マルチバイブレータ、 １４ ： ＡＮＤ ゲート。 １５：Ｄタイプフリップフロップ、１６： ＳＹＮＣア
ブセンス検出器、 １７ ： ＣＰＵ０ 第２図
ローチャート、第３図は従来の同期回路Ω−例のブロッ
ク図である。 １：ＶＩＤＥＯ信号、２ ： ＶＳＹＮＣセパレータ。 ３：■同期ハルス発生器、４：クロツクパルス発生器、
５：カウンタ、６：カウンタ、７〜１０：カウンタ出力
、１１ ：ＡＮＤゲート、１２，１３：モノステーブル
マルチバイブレータ、 １４ ： ＡＮＤ ゲート。 １５：Ｄタイプフリップフロップ、１６： ＳＹＮＣア
ブセンス検出器、 １７ ： ＣＰＵ０ 第２図
Claims (1)
- コンピュータ（以下ＣＰＵと称す）によつて制御され、
該ＣＰＵのプログラムが入力されるＶＩＤＥＯ信号又は
ＳＹＮＣ信号（以下基準信号と称す）に同期して動作し
、基準信号のない時は内部のクロック信号により動作す
るビデオテープレコーダにおいて、基準信号を検出する
回路と基準信号とクロック信号の同期回路とその同期検
出回路とを有し、基準信号がない時と同期した時は基準
信号と同一周期又はこれに近い周期でクロック信号を発
生し、基準信号があつて同期していない時はクロック信
号の周期を基準信号周期と異る周期になるように制御し
、位相が一致した時はクロック周期を元に戻すようにし
たことを特徴とするビデオテープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103785A JPS61263378A (ja) | 1985-05-17 | 1985-05-17 | ビデオテ−プレコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103785A JPS61263378A (ja) | 1985-05-17 | 1985-05-17 | ビデオテ−プレコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263378A true JPS61263378A (ja) | 1986-11-21 |
Family
ID=14363064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103785A Pending JPS61263378A (ja) | 1985-05-17 | 1985-05-17 | ビデオテ−プレコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263378A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853053A (ja) * | 1981-09-26 | 1983-03-29 | Matsushita Electric Ind Co Ltd | 基準信号発生装置 |
| JPS5856108A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | 制御ル−プの基準信号発生装置 |
| JPS58212276A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS59162658A (ja) * | 1983-03-08 | 1984-09-13 | Matsushita Electric Ind Co Ltd | 回転ヘツド型磁気録画再生装置 |
-
1985
- 1985-05-17 JP JP60103785A patent/JPS61263378A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853053A (ja) * | 1981-09-26 | 1983-03-29 | Matsushita Electric Ind Co Ltd | 基準信号発生装置 |
| JPS5856108A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | 制御ル−プの基準信号発生装置 |
| JPS58212276A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS59162658A (ja) * | 1983-03-08 | 1984-09-13 | Matsushita Electric Ind Co Ltd | 回転ヘツド型磁気録画再生装置 |
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