JPS61148939A - Frame synchronization system - Google Patents
Frame synchronization systemInfo
- Publication number
- JPS61148939A JPS61148939A JP59270957A JP27095784A JPS61148939A JP S61148939 A JPS61148939 A JP S61148939A JP 59270957 A JP59270957 A JP 59270957A JP 27095784 A JP27095784 A JP 27095784A JP S61148939 A JPS61148939 A JP S61148939A
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- JP
- Japan
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- frame
- frame synchronization
- bit
- data
- output
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＰＣＭデータ伝送等のデジタルデータ伝送にお
けるフレーム同期方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a frame synchronization method in digital data transmission such as PCM data transmission.
（発明の背景）
デジタルデータ伝送において、バーストエ２−が発生し
たとき、フレーム同期が取れなくなる危険性があシ、特
に長いバーストエラーが発生した場合にはフレーム同期
が不安定になる問題がちった０
（発明の目的）
本発明は上記にかんがみなされたもので、バーストエラ
ーが発生しやすい等、誤りが多発しやすい場合にフレー
ム同期がとりやすく上記の問題を解消し念フレーム同期
方式を提供することを目的とする。(Background of the Invention) In digital data transmission, when a burst error occurs, there is a risk of losing frame synchronization. In particular, when a long burst error occurs, frame synchronization becomes unstable. 0 (Object of the Invention) The present invention has been made in view of the above, and provides a frame synchronization method that makes it easy to achieve frame synchronization when errors are likely to occur frequently, such as when burst errors are likely to occur, and solves the above problems. The purpose is to
（発明の構成）
本発明は１７レーム毎□に、２種類の異なるパターンか
らなるフレーム同期データを交互にフレーム同期データ
とし、受信し友フレーム同期データのパターンの判別を
し、かつフレーム同期位相判別を行なって、少なくとも
何れか一方のフレーム同期がとれているときにフレーム
同期状態であると判定することを特徴とするものである
。(Structure of the Invention) The present invention alternately uses frame synchronization data consisting of two different patterns every 17 frames as frame synchronization data, determines the pattern of the received friend frame synchronization data, and determines the frame synchronization phase. The present invention is characterized in that it is determined that the frame is in a synchronized state when at least one of the frames is synchronized.
（発明の実施例） 以下、本発明を実施例により説明する。(Example of the invention) The present invention will be explained below with reference to Examples.
第１図は本発明によるフレーム構成を示す図であり、第
２図は本発明のフレーム構成による受信データを受ける
フレーム同期回路の一例を示すブロック図である。FIG. 1 is a diagram showing a frame structure according to the present invention, and FIG. 2 is a block diagram showing an example of a frame synchronization circuit that receives received data according to the frame structure of the present invention.
１フレームはフレーム同期データ、データワード、符号
誤り訂正ワード、符号誤り検出ワードとから構成されて
いる。フレーム同期データのビットパターンは２種類の
ビットパターンからなり、ｌフレーム毎に交互に異なら
してあり、そのビット長は同一ビット長に設定されてい
る。第１図において、Ａ５ は第１のフレーム同期デー
タを、Ｂｓは第２のフレーム同期データを示しており、
そのビットパターンは異なっている。データワード、符
号誤り訂正ワードおよび符号ａｂ検出ワードは一括して
、Ｎｌ、Ｎ２．・・・で示しである。以下、第１のフレ
ーム同期データλＢ を含むフレームをＡワードフレー
ム、第２の７レ一ム同期データＢｓを含むフレームをＢ
ワードフレームと記す。One frame is composed of frame synchronization data, data words, code error correction words, and code error detection words. The bit pattern of the frame synchronization data consists of two types of bit patterns, which are alternately different every frame, and whose bit lengths are set to be the same bit length. In FIG. 1, A5 indicates first frame synchronization data, Bs indicates second frame synchronization data,
Their bit patterns are different. The data word, code error correction word and code ab detection word are collectively Nl, N2 . ...is shown. Hereinafter, the frame containing the first frame synchronization data λB is the A word frame, and the frame containing the second 7-frame synchronization data Bs is the B word frame.
It is written as word frame.
入力端子ＩＮに供給された受信データはビット同期回路
ｌに供給してあり、ビット同期回路１によって受信デー
タのビットクロックパルスＢ Ｔ ＣＫが再生される。The received data supplied to the input terminal IN is supplied to the bit synchronization circuit 1, and the bit synchronization circuit 1 reproduces the bit clock pulse B T CK of the received data.
入力端子ＩＮＫ供給された受信データはＡワードフレー
ム同期パターン検出回路２およびＢワードフレーム同期
パターン検出回路３に供給してあり、ビットフロックパ
ルスＢＴＣＫに同期して受信データ中におけるフレーム
同期データＡｓ のビットパターンの検出が行なわれ、
同様に受信データ中におけるフレーム同期データＢＳの
ビットパターンの検出が行なわれる。The received data supplied to the input terminal INK is supplied to the A word frame synchronization pattern detection circuit 2 and the B word frame synchronization pattern detection circuit 3, and the bits of the frame synchronization data As in the received data are detected in synchronization with the bit block pulse BTCK. Pattern detection is performed,
Similarly, the bit pattern of the frame synchronization data BS in the received data is detected.
Ａワードフレーム同期パターン検出回路２およびＢワー
ドフレーム同期パターン検出回路３は友とえばビットク
ロックパルスＢＴＣＫに同期して受信データをパラレル
データに変換するシリアル／パラレルシフトレジスタ、
シフトレジスタの出力がフレーム同期データＡｓ（Ｂｓ
）のパターンと一致、ま九はたとえば誤シビットが２ビ
ット以内の相違で一致している等所定の相関関係を有す
る状態にあることを検出する検出回路とからなっており
、フレーム同期データＡｓ （Ｂｓ ）のパターンと一
致または所定相関関係にあるときＡワード同期データ検
出信号パルスＡＦＷおよびＢワード同期デー タ検出信
号パルスＢＦＷがそれぞれ各別に出力される。The A word frame synchronization pattern detection circuit 2 and the B word frame synchronization pattern detection circuit 3 are composed of, for example, a serial/parallel shift register that converts received data into parallel data in synchronization with the bit clock pulse BTCK;
The output of the shift register is frame synchronization data As(Bs
), the frame synchronization data As ( Bs), the A-word synchronous data detection signal pulse AFW and the B-word synchronous data detection signal pulse BFW are output separately.
一方、ビットクロックパルスＢＴＣＫはビットカウンタ
４に供給してカウントし、ビットカウンタ４から第３図
（ａ）、（ｂｌＫ示す如く２フレ一ム□間隔でそれぞれ
発生しかつ位相が１８０度ザれ念Ａワードフレームパル
スＡＦ８ＹＮＣおよびＢワードフレームパルスＢＦ８Ｙ
ＮＣが発生させられる。On the other hand, the bit clock pulse BTCK is supplied to the bit counter 4 for counting, and the bit clock pulse BTCK is generated from the bit counter 4 at intervals of 2 frames as shown in FIG. A word frame pulse AF8YNC and B word frame pulse BF8Y
NC is generated.
そこでＡワードフレームパルスＡＦ８ＹＮＣはＡワード
フレームに同期して、ＢワードフレームパルスＢＦ８Ｙ
ＮＣはＢワードフレームに同期してそれぞれ発生するこ
とになる。Therefore, the A word frame pulse AF8YNC is synchronized with the A word frame, and the B word frame pulse BF8Y
Each NC is generated in synchronization with the B word frame.
Ａワードフレーム同期パターン検出回路２の出力ＡＦＷ
とビットカウンタ４の出力ＡＦ８ＹＮＣとは位相一致判
別回−５に供給して両位相の一致が検出される。また同
様にＢワードフレーム同期パターン検出回路３の出力Ｂ
ＦＷとビットカウンタ４の出力ＢＦ８ＹＮＣとは位相一
致判別回路６に供給して両位相のｍ−が検出される。こ
こで位相−数構出回路５および６は所定アルゴリズム、
たとえば位相不一致が出力ＡＦ８ＹＮＣ（ＢＦＳＹＮＣ
）の数パルスに渡って発生したときに位相一致していな
いと判別させる。Output AFW of A word frame synchronization pattern detection circuit 2
and the output AF8YNC of the bit counter 4 are supplied to a phase coincidence determination circuit 5 to detect coincidence of both phases. Similarly, the output B of the B word frame synchronization pattern detection circuit 3
FW and the output BF8YNC of the bit counter 4 are supplied to a phase coincidence determination circuit 6, where m- of both phases is detected. Here, the phase-number construction circuits 5 and 6 use a predetermined algorithm,
For example, if the phase mismatch occurs, the output AF8YNC (BFSYNC
) occurs over several pulses, it is determined that the phases do not match.
位相一致判別回路５０位相一致出力ＡＷＤ （高電位出
力）と位相一致判別回路６０位相一致出力ＢＷＤと（高
電位出力）はノアゲート７に供給してあり、ノアゲート
７により何れか一方で位相の一致が判別されたことが検
出される。したがって位相−数構出、回路５および６で
位相一致が検出されない出力ＡＷＤ＝ＢＷＤ＝低電位の
ときのみノアゲート７の出力ＷＤは高電位となる。ま九
一方、Ａワード７レーム同期パターン検出回路２の出力
ＡＦＷとＢワード７レーム同期パターン検出回路３の出
力ＢＦＷとはオアゲート８に供給してあり、オアゲート
８の出力ＷＦとノアゲート７の出力ＷＤとはナントゲー
ト９に供給してあって、オアゲート８の出力によってナ
ントゲート９のゲートを開きノアゲート７の出力ＷＤを
反転したナントゲート９の出力によってビットカウンタ
４をイニシャライズする。The phase match output AWD (high potential output) of the phase match determination circuit 50 and the phase match output BWD (high potential output) of the phase match determination circuit 60 are supplied to the NOR gate 7, and the NOR gate 7 determines whether the phases match with either one. It is detected that the determination has been made. Therefore, the output WD of the NOR gate 7 becomes a high potential only when the output AWD=BWD=low potential and phase matching is not detected in the circuits 5 and 6. On the other hand, the output AFW of the A word 7 frame synchronization pattern detection circuit 2 and the output BFW of the B word 7 frame synchronization pattern detection circuit 3 are supplied to the OR gate 8, and the output WF of the OR gate 8 and the output of the NOR gate 7 WD is supplied to a Nant gate 9, and the output of the OR gate 8 opens the gate of the Nant gate 9, and the output of the Nant gate 9, which is an inversion of the output WD of the NOR gate 7, initializes the bit counter 4.
ビットカウンタ４の出力ＡＦＳＹＮＣ（！−ＢＦＳＹＮ
ＣとはオアゲートｌＯに供給して、オアゲー）１０から
クレーム同期信号を得る。Bit counter 4 output AFSYNC(!-BFSYN
C is supplied to the OR gate 10 to obtain a claim synchronization signal from the OR gate 10.
そこで上記の如く構成された本発明の一実施例において
は、受信データ中のフレーム同期データＡｓおよびＢｓ
の何れか一方のフレーム同期がとれているときビットカ
ウンタ４はイニシャライズされず、ともにフレーム同期
がとれていないときにビットカウンタ４はイニシャライ
ズされて、フレーム同期がとられることになる。また、
さらに受信データ中においてフレーム同期データＡｓ。Therefore, in one embodiment of the present invention configured as described above, frame synchronization data As and Bs in received data are
When either one of the frames is synchronized, the bit counter 4 is not initialized, and when both are out of frame synchronization, the bit counter 4 is initialized and the frame is synchronized. Also,
Furthermore, frame synchronization data As is included in the received data.
Ｂｓ 部以外において、フレーム同期データＡｓ と
同一のビットパターンおよびそれと所定の相関関係を有
するビットパターンが存在していても、またフレーム同
期データＢＳ と同一のビットパターンおよびそれと
所定の相関関係を有するビットパターンが存在しても、
位相一致判別回路５．６によってビット同期データＡｓ
、ＢＳ以外の部分におけるビットパターンによるＡワー
ドフレーム同期パターン検出回路２の出力およびＢワー
ドフレーム同期パターン検出回路３の出力は位相一致判
別回路５および６により排除されるために、フレーム同
期が誤動作することはない。また、位相一致判別回路５
および６は、ビットカウンタ４の出力ＡＦＳＹＮＣ２Ｂ
ＦｓＹＮｃ を所定カウントするまで念とえ位相不一致
を検出していても出力ＡＷＤ、ＢＷＤを出力しない等の
所定アルゴリズムにしたがって出力ＡＷＤ、ＢＷＤを発
生するようにしたため、位相不一致の検出回数は減少す
ることになる。Even if there is a bit pattern that is the same as the frame synchronization data As and a bit pattern that has a predetermined correlation with it other than the Bs part, there is also a bit pattern that is the same as the frame synchronization data BS and a bit that has a predetermined correlation with it. Even if a pattern exists,
The bit synchronization data As is determined by the phase coincidence determination circuit 5.6.
, the output of the A word frame synchronization pattern detection circuit 2 and the output of the B word frame synchronization pattern detection circuit 3 based on bit patterns in parts other than the BS are rejected by the phase coincidence determination circuits 5 and 6, resulting in frame synchronization malfunction. Never. In addition, the phase matching determination circuit 5
and 6 is the output AFSYNC2B of bit counter 4
Since the output AWD and BWD are generated according to a predetermined algorithm, such as not outputting the output AWD and BWD even if a phase mismatch is detected until FsYNc is counted to a predetermined value, the number of times a phase mismatch is detected is reduced. become.
（発明の効果）
以上説明した如く本発明によればパターンの異なるフレ
ーム同期データを１フレーム毎に配列させたために、１
つのワードフレーム同期パターン間隔が実質上２フレー
ム間隔になす、長いバーストエラーに対して強くなシ、
さらに、２種類のフレーム同期データのビットパターン
中、少なくとも１つのフレーム同期が満されていればフ
レーム同期状態であると判別するため、高安定なフレー
ム同期動作が行なわれることになる。(Effects of the Invention) As explained above, according to the present invention, frame synchronization data with different patterns are arranged for each frame.
A system that is robust against long burst errors, where the interval between two word frame synchronization patterns is effectively two frames apart.
Furthermore, if at least one of the bit patterns of the two types of frame synchronization data satisfies frame synchronization, it is determined that the frame synchronization state is established, so that a highly stable frame synchronization operation is performed.
第１図は本発明によるフレーム構成を示す図。
第２図は本発明のフレーム構成による受信データを受け
るフレーム同期回路の一例を示すブロック図。
第３図は本発明の一実施例におけるビットカウンタの出
力を示す波形図。
１・・・ビット同期回路、２および３・・・ＡおよびＢ
ワードフレーム同期パターン検出回路、４・・・ビット
カウンタ、５および６・・・位相一致判別回路。FIG. 1 is a diagram showing a frame structure according to the present invention. FIG. 2 is a block diagram showing an example of a frame synchronization circuit that receives received data according to the frame structure of the present invention. FIG. 3 is a waveform diagram showing the output of the bit counter in one embodiment of the present invention. 1...Bit synchronization circuit, 2 and 3...A and B
Word frame synchronization pattern detection circuit, 4...bit counter, 5 and 6...phase coincidence determination circuit.
Claims (1)
るフレーム同期データを交互にフレーム同期データとし
、受信したフレーム同期データのパターンの判別をし、
かつフレーム同期位相の判別を行なつて少なくとも何れ
か一方のフレーム同期がとれているときにフレーム同期
状態であるとすることを特徴とするフレーム同期方式。For each frame, frame synchronization data consisting of two different bit patterns are alternately used as frame synchronization data, and the pattern of the received frame synchronization data is determined,
A frame synchronization method characterized in that the frame synchronization phase is determined and a frame synchronization state is determined when at least one of the frames is synchronized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270957A JPS61148939A (en) | 1984-12-24 | 1984-12-24 | Frame synchronization system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270957A JPS61148939A (en) | 1984-12-24 | 1984-12-24 | Frame synchronization system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148939A true JPS61148939A (en) | 1986-07-07 |
| JPH0431211B2 JPH0431211B2 (en) | 1992-05-25 |
Family
ID=17493373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270957A Granted JPS61148939A (en) | 1984-12-24 | 1984-12-24 | Frame synchronization system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148939A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411435A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Frame synchronization system |
| EP0479607A2 (en) * | 1990-10-04 | 1992-04-08 | Nec Corporation | Method and arrangement for detecting framing bit sequence in digital data communications system |
| US5533039A (en) * | 1993-09-22 | 1996-07-02 | Storage Technology Corporation | Fault tolerant fiber optic protocol for determining beginning of data |
| JPH08186554A (en) * | 1994-12-27 | 1996-07-16 | Nec Corp | Time division multiplex transmitter and decoding circuit |
| JP2012156926A (en) * | 2011-01-28 | 2012-08-16 | Fujitsu Semiconductor Ltd | Transmitting device, transmitting method, receiving device and receiving method |
-
1984
- 1984-12-24 JP JP59270957A patent/JPS61148939A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411435A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Frame synchronization system |
| EP0479607A2 (en) * | 1990-10-04 | 1992-04-08 | Nec Corporation | Method and arrangement for detecting framing bit sequence in digital data communications system |
| US5533039A (en) * | 1993-09-22 | 1996-07-02 | Storage Technology Corporation | Fault tolerant fiber optic protocol for determining beginning of data |
| JPH08186554A (en) * | 1994-12-27 | 1996-07-16 | Nec Corp | Time division multiplex transmitter and decoding circuit |
| JP2012156926A (en) * | 2011-01-28 | 2012-08-16 | Fujitsu Semiconductor Ltd | Transmitting device, transmitting method, receiving device and receiving method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0431211B2 (en) | 1992-05-25 |
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