JPS60142451A - アドレス変換制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （５）発明の技術分野 本発明は、アドレス髪換制御方式、特に、論理アドレス
から物理アドレスへの変換を高速に行うアドレス変換バ
ッファの外に、このアドレス変換バッファの内容の一部
をコピーしたメモリアレーを具え、アドレス変換バッフ
ァの部分パージはメモリアレーをサーチすることにより
行いアドレス変換バッファの使用効率を向上させるよう
にしたアドレス変換制御方式に関するものである。

１１３１　従来技術とその問題点 仮想記憶方式を採用しているデータ処理装置においては
、論理アドレスから物理アドレスへの変換を高速に行う
ため、一度アドレス変換された論理アドレス−物理アド
レスの対をＴ　Ｌ　Ｂ　（Ｔｒａｎｓ−１ｃＬｔｉｏｎ
　Ｌｏｏｋａａｉｄｇ　Ｂｕｆｆｅｒ　）いわゆるアド
レス変換バッファに登録しておぎ、このアドレス変換バ
ッファをアクセスすることにより高速変換を行うアドレ
ス変換制御方式を用いている。

アドレス変換バッファは、プライマリ（ＰＲＩＭＡＲＹ
）７’０７　りとオルタ＊−）　（ＡＬ’ｒＥＲＮＡＴ
Ｅ）　ブロックとから成り、各ブロックは複数のエント
リーを持っている。各エントリーは、そのエントリーが
有効であることを示す有効フラグ（Ｖ）と、多重仮想記
憶空間を識別する多重仮想記憶識別（ＳＴＯ−ＩＤ）フ
ィールドと、論理アドレスフィールドと、物理アドレス
フィールドと。

記憶保護キーフィールドとか−ら構成されている。

このようなアドレス変換バッファを具える従来のアドレ
ス変換制御方式を、第１図に示す。この方式では、上述
のようなアドレス変換バッファ１に対する通常の命令フ
ェッチ、オペランドアクセスは、実行アドレス・レジス
タ２より変換すべき論理アドレスの一部と当該論理アド
レスの他の一部テするアクセスアドレスとを入力するこ
とにより行われる。このアクセスにより、プライマリ側
およびオルタネート側の全エントリーが読出され。

読出された各エントリーの多重仮想記憶識別と論理アド
レスの一部とは、プライマリ側比較器３およびオルタネ
ート側比較器３′において、多重仮想記憶識別レジスタ
４からの多重仮想記憶識別と。

実行アドレス・レジスタ２からの対応する論理アドレス
の一部とそれぞれ比較される。これらが一致した場合、
そのエントリーの物理アドレスは実行アドレス・レジス
タ２に入力された論理アドレスに対する物理アドレスと
して実アドレス・レジスタ５に送られる。

実行アドレス・レジスタ２からの論理アドレスがアドレ
ス変換バッファ１内に無い場合には、主記憶装置上に置
かれた変換テーブルを使用してアドレス変換手段により
物理アドレスがめられる。

得られた物理アドレスは、登録レジスタ６に送られ、論
理アドレスの一部などと共にアドレス変換バッファ１に
登録される。

仮想記憶方式においては、使用可能物理アドレスよりも
大きい論理アドレスが用いられるため。

１つの物理アドレスは使用されなくなった時点で。

次々と別の論理アドレスに割当てられる。その際。

主記憶装置上の変換テーブルを書換えてもその内容で変
換された論理アドレス−物理アドレスの対がアドレス変
換バッファ上に存在する可能性があるのでその対をサー
チしてパージしなければならない、このため、従来のア
ドレス変換制御方式では第１図に示すように、物理アド
レスでアドレス変換バッファ内の各エントリーをサーチ
する部分パージ方式が多くの場合採用されでいる。この
方式によれは、パージ・レジスタ７に追い出すべき物理
アドレスが入力されると、実行アドレス・レジスタ２の
アクセスアドレスを順次インクリメントしてアドレス変
換バッファ１のエントリーを順次読出し、プライマリ側
比較器８およびオルタネート側比較器８′においで、パ
ージ・レジスタ７内の物理レジスタとアドレス変換バッ
ファ１内の物理アドレスとを比較し、一致すればそのエ
ントリーの有効フラグＶをオフにしている。

このような従来のアドレス変換制御方式では。

部分パージを行う際に、アドレス変換バッファの全内容
を読出すため２通常の命令フェッチ、オペランドアクセ
スがアドレス変換バッファ１を使用できないという欠点
がある。

また、比較器３，３′で一致が得られた場合であっても
、その物理アドレスを使えないことがある。

その物理アドレスが、パージ・レジスタ７にセットされ
た物理アドレスと一致する場合である。これは、アドレ
ス変換バッファ１の部分パージ中に。

まだパージ動作が完了せずその物理アドレスが残ってい
るからである。

このような欠点のため、従来のアドレス変換制御方式で
は、アドレス変換バッファの使用効率が低下し、特にパ
イプライン方式では性能の低下をもたらすという問題が
ある。

ｔｅｌ　発明の目的と構成 本発明の目的は、アドレス変換バッフアノ部分パージと
通常のアクセスとを分離しで処理することができ、この
ためアドレス変換バッファの使用効率を低下させず、パ
イプライン方式の性能を向上させることのできるアドレ
ス鮒換制御方式を提供することにある。

本発明は、少なくとも有効フラグと論理アドレスフィー
ルドと物理アドレスフィールドと記憶保護キーフィール
ドとから成るエントリーを複数有ｔルア　）’　ｌ’ス
変換バッファと、このアドレス変換バッファの内容のう
ち少なくとも有効フラグと物理アドレスフィールドとの
コピーを有するメモリアレート、前記アドレス変換バッ
ファの部分パージを行うため前記アドレス変換バッファ
の内容の一部を示す情報を保持するパージ・レジスタと
。

このパージ・レジスタの内容と前記アドレス変換バッフ
ァの前記一部の内容とを比較する″Ａｆ１比較器と、前
記パージ・レジスタの内容と前記メモリアレーの前記一
部の内容とを比較する牙２比較器とを具え、前記アドレ
ス変換バッファへの通常のアクセスは前記オニ比較器に
おいて一致がない限り処理を行い２部分パージは前記メ
モリアレーのエントリーを順次アクセスして前記矛２比
較器において一致が生じた場合にのみ、前記アドレス変
換バッファと目ＩＩ記メモリアレーの対応するエントリ
ーの有効フラグをオフにすることを特徴とするものであ
る。

ｆＤ）　発明の実施例 オ・２図は９本発明の一実施例を示す図である。

図中、アドレス変換バッファ１．実行アドレス・レジス
タ２．比較器３．３’、多重仮想記憶識別レジスタ４．
実アドレス・レジスタ５．登録レジスタ６およびパージ
・レジスタ７は、第１図に示す従来方式のものと同一で
あす、シたがって同一の番号を付して示す。こ一実施例
は２以上の構成に加えて、パージ・レジスタ７にセット
されている物理アドレスと、アドレス変換バッファ１内
の物理アドレスとを常時比較するプライマリ側比較器９
　オヨＣ１’ｔ−ルタネート側比較器９′と、アドレス
変換バッファ１内の有効フラグＶおよび物理アドレスノ
コヒーを有するメモリアレー１０と、パージ・レジスタ
７にセットされている物理アドレスとメモリアレー１０
内の物理アドレスとを比較するプライマリ側比較器１１
およびオルタネート側比較器１１′と、メモリアレー１
０をアクセスするアクセスアドレス・レジスタ１２とを
具えており。

メモリアレーＩＯは、登録レジスタ６に接続されている
。

次に１本実施例の動作を説明する。アドレス変換バッフ
ァ１に対する通常の命令フェッチ、オペランドアクセス
は、実行アドレス・レジスタ２がら変換すべき論理アド
レスの一部と当該論理アドレスの他の一部であるアクセ
スアドレスとを入力することにより行われる。このアク
セスにより。

プライマリ側およびオルタネート側の全エントリーが読
出され、読出された各エントリーの多重仮想記憶識別と
論理アドレスの一部とは、比較器３゜３′において、多
重仮想記憶識別レジスタ４からの多重仮想記憶識別と、
実行アドレス・レジスタ２からの論理アドレスとそれぞ
れ比較される。

さらに、読出された前記各エントリーの物理アドレスは
、比較器９，９′において、パージ・レジスタ７にセッ
トされている物理アドレスと比較される。

プライマリ側の比較器３およびオルタネート側の比較器
３′のいずれにおいても一致が生じなかった場合には、
主記憶装置上のアドレス変換テーブルによるアドレス変
換をアドレス変換手段（図示せず）に依頼する。これに
よりめられた物理アドレスは、登録レジスタ６にセット
され、有効フラグＶ、多重仮想記憶識別、論理アドレス
、物理７Ｆレス＋　記ｔＭ保護キーがアドレス変換バッ
ファ１に登録される。そのアドレスは、同時に１アクセ
スアドレス・レジスタ１２にもセットされ、このレジス
タによりアクセスされたメモリーアレー１０のアドレス
にアドレス変換バッファ１に登録されたと同一の有効フ
ラグＶと物理アドレスとがコピーサれる。そして、命令
フェッチ、オペランドアクセスのアドレスは再び実行ア
ドレス・レジスタ２にセットされアドレス変換バッファ
１をアクセスする。

比較器３あるいは３′のいずれかにおける比較が一致し
た場合に、比較器９，９′において、読出されたエント
リーの物理アドレスがパージ・レジスタ７にセットされ
ている物理アドレスと一致するならば２部分パージ動作
が終了せずその物理アドレスがアドレス変換バッファ１
に残っていたことを示しているから、その物理アドレス
は使用できない。この場合には、その命令フェッチ、オ
ペランドアクセスを禁止するように制御する。これによ
り１通常アクセスは１部分パージが完全に終了するのを
待たずに、比較器９，９′の比較により一致とならない
限り、アドレス変換バッファ１の使用を許可されること
となる。

他方、比較器３あるいは３′のいずれかにおける比較が
一致した場合に、比較器９．９′において。

読出されたエントリーの物理アドレスがパージ・レジス
タ７にセットされでいる物理アドレスと一致しないなら
ば、読出されたエントリーの物理アドレスは実アドレス
・レジスタ５に送られ１例えば、バッファ記憶装置ある
いは主記憶装置のアクセスアドレスとして使用される。

次に９部分パージが行われる場合の動作を説明する。パ
ージ・レジスタ７に追い出すべき物理アドレスがセット
された場合、アクセスアドレス・レジスタ１２のアクセ
スアドレスを順次インクリメントして、メモリアレー１
０のエントリーを順次アクセスする。各エントリーのア
クセス毎に。

物理アドレスを、比較器１１．ｔ１′により、パージ・
レジスタ７の物理アドレスと比較する。一致が得られた
場合には、そのアクセスアドレスを再度レジスタ１２に
入力させると同時に、実行アドレス・レジスタ２にもセ
ットする。そして、アドレス変換バッファ１およびメモ
リアレーＩＯの該当エントリーをアクセスし有効フラグ
Ｖをオフする。アクセスアドレス・レジスタ１゛２によ
りメモリアレー１０の全エントリーがサーチされると部
分パージ動作は終了し、パージ・レジスタ７は空状態と
なる。

以上の説明から明らかなように１部分パージはメモリア
レーを使用して行っているので、アドレス変換バッファ
ｌへ通常の命令フェッチ、オペランドアクセス動作とは
分離され、したがって部分パージ動作のために、アドレ
ス変換バッファへの通常のアクセスが制限されるという
ことはない。

また、比較器９．９′が一致を検出しない限り、アドレ
ス変換バッファからの物理アドレスは有効に使用するこ
とが可能となる。

第３図は、仮想計算機に本発明を適用した場合の実施例
を示す図である。仮想計算機（ＶＭ）は。

複数のオペレーティングシステムと、これらのオベレー
テイングシステムを１つの実計算機上で同時動作させる
ための管理プログラムにより構成されている。管理プロ
グラムは、複数のオペレーティングシステムに仮想計算
機識別（ＶＭ−Ｉ　Ｄ　）を付け、主記憶装置上に割当
てている。

仮想計算機識別は、アドレス変換バッファのエントリー
に登録されているため、一度使用された仮想計算機識別
は、ある仮想計算機を動作させる必要がなくなった場合
、あるいは主記憶装置の容址の関係で同じ仮想計算機識
別を他の仮想計算機に割当でる場合に１部分パージする
ことが必要となる。この場合、前記実施例と同様に、メ
モリアレーを具え、このメモリアレーを使用して部分パ
ージを行うようにする。

第３図において、第２図と同様の機能を有する要素には
第２図と同一の番号を付して示す。アドレス変換バッフ
ァｌには、さらに、仮想計算機識別を登録する。アドレ
ス変換バッファの内容のうち、メモリアレー１０には有
効フラグＶと仮想計算機識別と物理アドレスとをコピー
する。この実施例は、さらに、仮想計算機識別レジスタ
１３と。

部分パージすべき仮想計算機識別をセットするためのパ
ージ仮想計算機識別レジスタ１４とを具えており、仮想
計算機識別レジスタ１３は、メモリアレー１０に接続さ
れている。

比較器３．３’では、アドレス変換バッファ１の各エン
トリーの多重仮想記憶識別と仮想計算機識別と論理アド
レスとが、多重仮想記憶識別レジスタ４からの多重仮想
記憶識別と、仮想計算機識別レジスタ１３からの仮想計
算機識別と、実行アドレス・レジスタ２からの論理アド
レスとそれぞれ比較される。比較器１５．１５’では、
物理アドレスの比較に加えて、さらにアドレス変換バッ
ファ１の仮想計算機識別をパージ仮想計算機識別レジス
タ１４の内容と比較するようにされる。比較器１６．１
６’では、物理アドレスの比較に加えて。

さらにメモリアレー１０の仮想計算機識別をパージ仮想
計算機識別レジスタ１４の内容と比較するようにされる
。

この実施例の動作は、第２図においで説明した実施例の
動作と基本的に同じであり部分パージは。

仮想計算機識別を用いて行うことができる。

（Ｅ）＠明の効果 本発明によれば、アドレス変換バッファの部分パージは
、メモリアレーを用いて行うので９部分パージの処理と
アドレス変換バッファへの通常のアクセスの処理とを分
離して行うことができる。

したがって９部分パージ動作のために、アドレス変換バ
ッファへの通常のアクセスが制限されることはない。さ
らに、アドレス変換バッファより得られる物理アドレス
は必ず使用することができるので、アドレス変換バッフ
ァの使用効率が高まり。

特にバイブライン方式、さらには仮想計算機に応用した
場合、システムの性能の向上を図ることができる。

【図面の簡単な説明】

第１図は従来のアドレス変換制御方式を示す図。 ：Ｍ−２図は本発明の実施例を示す図、第３図は本発明
の他の実施例を示す図である。 図中、１はアドレス変換バッファ、２は実行アドレス・
レジスタ、　３．３’は比較器、４は多重仮想記憶識別
レジスタ、５は実アドレス・レジスタ。 ６は登録レジスタ、７はパージ・レジスタ、８゜８′は
比較器、９．９’は比較器、１０はメモリアレー、１１
．１１’は比較器、１２はアクセス・レジスタ、１３は
仮想計算機識別レジスタ、１４はパージ仮想計算機識別
レジスタ、１５．１５’は比較器、１６．１６’は比較
器である。 特許出願人　富士通株式会社

Claims (2)

【特許請求の範囲】
1. （１）　少なくとも有効フラグと論理アドレスフィール
   ドと物理アドレスフィールドと記憶保護キーフィールド
   とから成るエントリーを複数有するアドレス変換バッフ
   ァと、このアドレス変換バッファの内容のうち少なくと
   も有効フラグと物理アドレスフィールドとのコピーを有
   するメモリアレーと、　＋３＋＋記アドレス変換バツフ
   アの部分パージを行うため前記アドレス変換バッファの
   内容の一部を示す情報を保持するパージ・レジスタと、
   このパージ・レジスタの内容と前記アドレス変換バッフ
   ァの前記一部の内容とを比較する第１比較器と。 前記パージ・レジスタの内、容と前記メモリアレーの前
   記一部の内容とを比較する第２比較器とを具え、前記ア
   ドレス変換バッファへの通常のアクセスは前記オ・ｌ比
   較器において一致かない限り処理を行い２部分パージは
   前記メモリアレーのエントリーを順次アクセスして前記
   木２比較器において一致が生じた場合に前記アドレス変
   換バッファと前記メモリアレーの対応するエントリーの
   有効フラグをオフにすることを特徴とするアドレス父換
   制御方式。
2. （２）　少なくとも有効フラグと論理アドレスフィール
   ドと物理アドレスフィールドと記憶保護キーフィールド
   と仮想計算機識別フィールドとを有するエントリーを複
   数有するアドレス変換バッファと、このアドレス変換バ
   ッファの内容のうち少すくとも有効フラグと物理アドレ
   スフィールドと仮想計算機識別フィールドとのコピーを
   有するメモリアレーと、前記アドレス変換バッファの部
   分パージを行うため前記アドレス変換バッファの内容の
   一部を示す情報を保持するパージ・レジスタと。 このパージ・レジスタの内容と前記アドレス父換バッフ
   ァ上の前記一部の内容とを比較する″Ａ１１比較器と、
   前記パージ・レジスタの内容と前記メモリ７レー上の前
   記一部の内容とを比較する第２比較器と、パージすべき
   仮想計算機識別を１呆持するパージ仮想計算機識別レジ
   スタと、このパージ仮想計算機識別レジスタの内容と前
   記アドレス変換バッファ上の前記仮想計算機識別フィー
   ルドの内容とを比較する第３比較器と、前記パージ仮想
   計算機識別レジスタの内容と前記メモリアレー上の前記
   仮想計算機識別フィールドの内容とを比較するオ・４比
   較器とを具え、前記アドレス変換バッファへの通常のア
   クセスは前記第１比較器と第３比較器とにおいて一致が
   ない限り処理を行い１部分パージは前記メモリアレーの
   エントリーを順次アクセスしてＭｉＪ記第２比較器と３
   １４比較器とにおいて一致が生じた場合に前記アドレス
   変換バッファと前記メモリアレーの対応するエントリー
   の有効フラ′グをオフにすることを特徴とするアドレス
   変換制御方式。