JPS58140151A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS58140151A JPS58140151A JP57023207A JP2320782A JPS58140151A JP S58140151 A JPS58140151 A JP S58140151A JP 57023207 A JP57023207 A JP 57023207A JP 2320782 A JP2320782 A JP 2320782A JP S58140151 A JPS58140151 A JP S58140151A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置、特に記憶装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, and particularly to a memory device.
大容量記憶装置を実現する方式として、ダイナミ、り・
メそり・セル、特にｌトランジスタ／セル方式が一般的
であシ、２層多結晶シリコン膜構造を採用することによ
シ、一段と高い集積度が得られている。As methods for realizing large-capacity storage devices, dynamic,
Mesori cells, especially l-transistor/cell systems, are common, and a higher degree of integration is achieved by employing a two-layer polycrystalline silicon film structure.
しかしながら、２５６にと、トリ上の記憶装置を実現す
るために娘、プロセス工程が簡略化されなければ、高い
歩留シが得らないという問題点かあシ、１層多結晶シリ
コン膜で高集積を実現する第１図に示す回路形式が提案
された。尚、ｔＪＪ１図囚は平面図、第１図（Ｂ）は回
路図である。この方式では、隣接するワード線がトラン
スファ・ゲートを形成するとともにｉＩＩ接するセルの
容量プレートを形成しておシ、ワード線に多結晶シリコ
ン膜を用いるとワード線の配線抵抗が大きいために、書
き込み読み出し時にワード線に大きな雑音が乗シ。However, in order to realize the 256-bit storage device, there is a problem that a high yield cannot be obtained unless the process steps are simplified. A circuit format shown in FIG. 1 was proposed to realize integration. Note that Figure tJJ1 is a plan view, and Figure 1 (B) is a circuit diagram. In this method, adjacent word lines form transfer gates and capacitance plates of cells in contact with the iII. If a polycrystalline silicon film is used for the word line, the wiring resistance of the word line is large, so writing A large amount of noise is generated on the word line during reading.
セルの情報が失なわれるという欠点があった。この欠点
を解決する方式として、ゲート電極に多結晶シリコン膜
のかわシに高融点金属膜を用いる方法が提案されたが、
トランジスタおよび記憶装置の特性の経時変化勢の信頼
性が多結晶シリコンゲート方式に比較して著しく劣ると
いう問題があった。The drawback was that cell information was lost. As a method to solve this drawback, a method has been proposed in which a high melting point metal film is used as a substitute for the polycrystalline silicon film in the gate electrode.
There is a problem in that the reliability of changes over time in the characteristics of transistors and memory devices is significantly inferior to that of polycrystalline silicon gate systems.
この発明の目的は、製造プロセス工程が簡略で、信頼性
の高い半導体記憶装置を提案することにある。An object of the present invention is to propose a highly reliable semiconductor memory device with simple manufacturing process steps.
この発明による記憶装置は、互に隣接する多結晶シリコ
ンワード線がトランスファ・ゲートを形成するとともに
隣接するセルの容量プレートを形成している１トランジ
スタ／セル型のダイナミ。The memory device according to the invention is a one transistor/cell dynamic in which adjacent polysilicon word lines form transfer gates and capacitance plates of adjacent cells.
り記憶装置において、前記多結晶シリコン・ワード線と
複数個のコンタクトを通して接続されておシ、該ワード
線低抵抗化裏打ち配線として働くアルミニウム配線を具
備していることをＩＦｊ徴としている。In the memory device, the IFj feature includes an aluminum wiring connected to the polycrystalline silicon word line through a plurality of contacts and serving as a low-resistance backing wiring for the word line.
この発明によれば、Ｘ、Ｙ両方向″にアルミニウム配線
ができ、高速動作可能で、かつ工程が簡略で、かつワー
ド線の抵抗を必要な値まで下けることができるため信頼
性の高い記憶装置を実現できるＯ
次に図面を参照にしながら、この発明の一実施例につい
て説明する。第１区内は、一実施例の平面図である。同
図において、１０１は活性領域を定義し、１０２は多結
晶シリコン膜で、１個おきにトランファ・ゲートおよび
セル・プレートを形成している。ビット線１０４は、第
１アルミニウムで形成されておシ、コンタクト１０３を
通してセルに結線されている。前記１０２多結晶シリコ
ン・ワード線は、１０３を通して第１アルミニウム膜１
０５と結線されておシ、さらにスルーホール１０６を通
して第２アルミニウム配線で形成されるワード線１０７
に結線されている。According to this invention, aluminum wiring can be formed in both the X and Y directions, and the storage device can operate at high speed, has a simple process, and can lower the word line resistance to a required value, resulting in a highly reliable memory device. Next, an embodiment of the present invention will be described with reference to the drawings.The first section is a plan view of one embodiment.In the figure, 101 defines an active region, 102 is a polycrystalline silicon film and forms a transfer gate and a cell plate for every other cell.A bit line 104 is made of first aluminum and is connected to the cell through a contact 103. The polycrystalline silicon word line 102 is connected to the first aluminum film 1 through 103.
A word line 107 is connected to 05 and further formed by a second aluminum wiring through a through hole 106.
is connected to.
第２図は、第１図（５）のＡ−Ａ’部分の断面図である
。２０１はｐ型シリコン基板であシ、２０２はフィール
ド酸化膜である。２０３は容量部ゲート酸化膜、２０４
はトランファ・ゲート酸化膜であ、９，２０５，２０６
は多結晶シリコン膜で形成されたセル−プレートおよび
トラン７ア・ゲートｔｔｒｊＸである。ビット＃２０９
は、第１アルミニウムで形成されておシ、セル部とは拡
散Ｎｋ２０７を通して結線されている。第２アルミニウ
ム配線２１１は、セル上部を通過しておシ、層間絶縁膜
２０８゜２１０は、それぞれ多結晶シリコンと第１アル
ミニウム配置、第１アルミニウム配線と第２アルミニウ
ム配線間を分離している。FIG. 2 is a sectional view taken along the line AA' in FIG. 1 (5). 201 is a p-type silicon substrate, and 202 is a field oxide film. 203 is a capacitor gate oxide film, 204
is the transfer gate oxide film, 9,205,206
are a cell plate and a transistor gate ttrjX formed of a polycrystalline silicon film. Bit #209
is made of first aluminum and is connected to the cell portion through a diffusion Nk207. The second aluminum wiring 211 passes through the upper part of the cell, and the interlayer insulating films 208 and 210 separate the polycrystalline silicon and the first aluminum arrangement, and the first aluminum wiring and the second aluminum wiring, respectively.
との寮施例においては、ビット紛、ワード線共にアルミ
ニウム配線を使用してお夛、高速動作が実現できる。ま
たトランファ・トランジスタおよびセル・プレートは、
多結晶シリコン膜で形成されておシ、信頼性の高い装置
を実現できる。ワード線の抵抗値は、所望の値まで下げ
ることができるため、ワード線雑音を最小化でき安定な
動作ができる。In the dormitory example, aluminum wiring is used for both the bit line and the word line, making it possible to achieve high-speed operation. Also, the transfer transistor and cell plate are
Since it is formed from a polycrystalline silicon film, a highly reliable device can be realized. Since the resistance value of the word line can be lowered to a desired value, word line noise can be minimized and stable operation can be achieved.
第１区内および第２図社それぞれ発明の一実施例の平面
図および断面図であシ、第１図（ロ）祉第１区内の一部
の胞路図である。
図中、１０１・・・・・・活性領域、１０２・・・・・
・多結晶シリコン拳ワード線、１０３・・・・・・コン
タクト、１０４・・・・・・第１アルミニウム配＊＜ビ
ット＆）、１０５・・・・・・第２アルミニウム配線（
ワード線裏打ち用）、１０６・・・・・・スルーホール
、１０７・・・・・・第２アルミニウム・ワード線、２
０１・・・・・・ｐ型シリ：”、ｔ［％２０２・・・・
・・フィールド酸化膜、２０３・・・・・・容量ゲート
酸化膜、２０４・・・・・・トランスファφゲート酸化
膜、２０５・・・・・・容量プレート多結晶シリコンＪ
ＩＬ２ｏｓ・・・・・・トランスファ・ケ−）多結晶シ
リコン膜、２０７・・・・・・ビット線用ｎ拡散層、２
０８・・・・・・第１の層間絶縁膜、２０９・・・・・
・第１アルミニウム配線（ビｙ）＊）、２１０・・・・
・・第２の層間絶縁膜、２１１・・・・・・第２アルミ
ニウム配紛（ワードｌ／ｉＡ）である。Fig. 1 (b) is a plan view and a sectional view of an embodiment of the invention in the first section and Fig. 2 is a diagram of a part of the first section. In the figure, 101... active region, 102...
・Polycrystalline silicon fist word line, 103...Contact, 104...First aluminum wiring *<bit &), 105...Second aluminum wiring (
(for word line lining), 106...Through hole, 107...Second aluminum word line, 2
01...p-type silicon:", t[%202...
...Field oxide film, 203...Capacitance gate oxide film, 204...Transfer φ gate oxide film, 205...Capacity plate polycrystalline silicon J
IL2os...Transfer K) Polycrystalline silicon film, 207...N diffusion layer for bit line, 2
08...First interlayer insulating film, 209...
・First aluminum wiring (biy)*), 210...
. . . second interlayer insulating film, 211 . . . second aluminum dispersion (word l/iA).
Claims (2)
ト電界効果型トランジスタを用いた半導体集積回路装置
であって、多結晶シリコン・ワード線がトランスファ・
ゲートを形成するとともに、他のセルの容量プレートを
形成している１トランジスタ／セル型の記憶装置におい
て、罰１４多結晶ワード線と複数個のコンタクトを通し
て接続されておシ、該ワード線低抵抗化裏打ち配給とし
て働くアルミニウム配給を具備していることを％徽とす
る半導体記憶装置。(1) A semiconductor integrated circuit device using an insulated gate field effect transistor using a polycrystalline silicon film as a gate electrode, in which a polycrystalline silicon word line is used as a transfer line.
In a one-transistor/cell memory device forming the gate and capacitive plate of another cell, the word line is connected through a plurality of contacts to the polycrystalline word line, and the word line has a low resistance. A semiconductor memory device characterized by having an aluminum layer serving as a chemical backing layer.
ムであり、かつビット線の配線駒料にもアルミニウムを
用い、アルミニウム２層配線構造となっていることを特
徴とする特許請求の範囲第（１）項記載の半導体集積回
路装置。(2) The material of the word string low-resistance backing wiring is aluminum, and the wiring piece material of the bit line is also made of aluminum, resulting in an aluminum two-layer wiring structure. The semiconductor integrated circuit device according to item (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023207A JPS58140151A (en) | 1982-02-16 | 1982-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023207A JPS58140151A (en) | 1982-02-16 | 1982-02-16 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140151A true JPS58140151A (en) | 1983-08-19 |
Family
ID=12104214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023207A Pending JPS58140151A (en) | 1982-02-16 | 1982-02-16 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140151A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028261A (en) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60153053A (en) * | 1984-01-21 | 1985-08-12 | Sony Corp | Photoconductive toner |
| JPS61138255U (en) * | 1985-02-15 | 1986-08-27 | ||
| JPH02177362A (en) * | 1988-12-27 | 1990-07-10 | Nec Corp | Semiconductor device |
| JPH06302784A (en) * | 1993-03-15 | 1994-10-28 | Hyundai Electron Ind Co Ltd | Word line structure of semiconductor memory |
-
1982
- 1982-02-16 JP JP57023207A patent/JPS58140151A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028261A (en) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60153053A (en) * | 1984-01-21 | 1985-08-12 | Sony Corp | Photoconductive toner |
| JPS61138255U (en) * | 1985-02-15 | 1986-08-27 | ||
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| JPH06302784A (en) * | 1993-03-15 | 1994-10-28 | Hyundai Electron Ind Co Ltd | Word line structure of semiconductor memory |
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