JPS5810756B2 - image display device - Google Patents

image display device

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Publication number
JPS5810756B2
JPS5810756B2 JP53162553A JP16255378A JPS5810756B2 JP S5810756 B2 JPS5810756 B2 JP S5810756B2 JP 53162553 A JP53162553 A JP 53162553A JP 16255378 A JP16255378 A JP 16255378A JP S5810756 B2 JPS5810756 B2 JP S5810756B2
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JP
Japan
Prior art keywords
display
memory
output
color
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53162553A
Other languages
Japanese (ja)
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JPS5588094A (en
Inventor
阿部能夫
松下真一
生方誠
良知俊次
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP53162553A priority Critical patent/JPS5810756B2/en
Publication of JPS5588094A publication Critical patent/JPS5588094A/en
Publication of JPS5810756B2 publication Critical patent/JPS5810756B2/en
Expired legal-status Critical Current

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Description

【発明の詳細な説明】 本発明は画像表示装置に関する。[Detailed description of the invention] The present invention relates to an image display device.

従来、単色2レベル(単色と白黒)輝度表示の時は、カ
ラー表示に使用するメモリを使用せずに遊ばせており、
メモリの利用効率が非常に悪く。
Conventionally, when displaying monochromatic two-level brightness (single color and black and white), the memory used for color display was not used.
Memory usage efficiency is very poor.

装置の価格上昇の一因となっていた。This was a contributing factor to the rise in equipment prices.

本発明はかかる点を考慮してなされたもので。The present invention has been made in consideration of these points.

例えば文字等を表示する時は単色2レベル輝度(例えば
白黒)で細かく表示し1図形等を表示する時は粗ではあ
るがカラフルに、または濃淡により魅力的に表示し、か
つメモリを有効に利用した画像表示装置を提供するもの
である。
For example, when displaying text, etc., it is displayed in detail with a single color and two levels of brightness (for example, black and white), and when displaying a single figure, etc., it is displayed coarsely but colorfully, or attractively with shading, and memory is used effectively. The present invention provides an image display device that has the following features.

さらには画像の動きを容易に表示することや、あるいは
各メモリのパターンの色を自由に変えて魅力的な表示の
できる画像表示装置を提供するものである。
Furthermore, it is an object of the present invention to provide an image display device that can easily display the movement of an image, or can freely change the color of each memory pattern to provide an attractive display.

以下本発明の一実施例を図面に基づいて説明する。An embodiment of the present invention will be described below based on the drawings.

いま単色2レベル輝度高密度表示をAモード。カラー粗
密度表示をBモードとする。
Now single color 2 level brightness high density display in A mode. Set the color rough density display to B mode.

第1図において、Ml 、M2.M3.M4は各々文字
1図形等のパターンを記憶した画像メモIJ、CHは水
平クロック入力端子、Cvは垂直クロック入力端子。
In FIG. 1, Ml, M2. M3. M4 is an image memo IJ that stores a pattern such as one character, one figure, etc., CH is a horizontal clock input terminal, and Cv is a vertical clock input terminal.

El 、Elは動作許可入力端子、RHは水平アドレス
レジスタリセット入力端子、RVは水直アドレスレジス
ク入力端子、0は水平、垂直アドレスレジスタによって
指定されるメモリ内容を出力する出力端子である。
El and El are operation enable input terminals, RH is a horizontal address register reset input terminal, RV is a horizontal address register input terminal, and 0 is an output terminal that outputs the memory contents specified by the horizontal and vertical address registers.

該メモIJ M 1〜M4は水平。垂直のクロック信号
によりそのアドレスレジスタが「1」を加算されるか、
動作許可入力端子E1゜Elの両方がアクティブでなけ
れば加算もされないし、かつ出力端子0に出力も現われ
ないものとする。
The memos IJ M 1 to M4 are horizontal. If the vertical clock signal causes the address register to be incremented by 1,
It is assumed that unless both of the operation permission input terminals E1 and El are active, no addition will occur and no output will appear at the output terminal 0.

21はクロック制御回路で、各メモリM1〜M4(7)
端子CH2CvおよびEl、Elへ送る水平クロック信
号、垂直クロック信号および動作許可信号をモードA/
Bによって切換える。
21 is a clock control circuit, and each memory M1 to M4 (7)
The horizontal clock signal, vertical clock signal, and operation permission signal to be sent to terminals CH2Cv and El,
Switch by B.

31はクロック発生回路で、メモリ読出しに必要なりロ
ック信号、許可信号およびリセット信号を端子CVA
、CVB、CHA、CHBとE I H,、E I L
31 is a clock generation circuit that outputs lock signals, permission signals, and reset signals necessary for memory reading to terminal CVA.
, CVB, CHA, CHB and E I H,, E I L
.

EIB E2L E2RE2BおよびRV。EIB E2L E2RE2B and RV.

RH+こ、またラスクスキャン表示装置51に必要な水
平同期信号および垂直同期信号を端子HおよびVに発生
する。
RH+ also generates horizontal synchronization signals and vertical synchronization signals necessary for the rask scan display device 51 at terminals H and V.

次にラスクスキャン表示装置51はクロック発生回路3
1よりの前記水平、垂直同期信号によって1駆動され、
色出力コントロール回路41よりのR(赤)、G(緑)
、(青)信号によって表示を行なう。
Next, the rask scan display device 51 uses the clock generation circuit 3.
1 driven by the horizontal and vertical synchronization signals from 1;
R (red) and G (green) from color output control circuit 41
, (blue) signal is used for display.

また色出力コントロール回路41は各メモIJ M 1
〜M4の出力をR,G。
Further, the color output control circuit 41 is connected to each memory IJM1.
~M4 output R, G.

B信号のいずれか、または複数の色を組合せた出力とし
てラスクスキャン表示装置51へ送る。
Either one of the B signals or a combination of a plurality of colors is sent to the RuskScan display device 51 as an output.

第2図は第1図のクロック発生回路31の出力を示すタ
イムチャートで、特にモードBの水平垂直クロック信号
CHB CVBはモードAの水平垂直クロック信号C
)IA CVAの2倍の周期を有している。
FIG. 2 is a time chart showing the output of the clock generation circuit 31 shown in FIG.
) IA It has twice the period of CVA.

モードAの時、各メモIJ M 1〜M4tこ送られる
信号はクロック制御回路21によって次のように制御さ
れる。
In mode A, the signals sent to each memory IJM1 to M4t are controlled by the clock control circuit 21 as follows.

CV=CVA CH=CHA MlとMlのE1=EIH M3とM4のE1=EIH MlとM3のE2=E2L MlとM4のE2=E2R 従って、第2図を参照すれば、この時の表示画面Pは各
メモIJ M 1〜M4+こ対応して第3図のように4
つ昏こ区分される。
CV=CVA CH=CHA E1 of Ml and Ml=EIH E1 of M3 and M4=EIH E2 of Ml and M3=E2L E2 of Ml and M4=E2R Therefore, referring to FIG. 2, the display screen P at this time corresponds to each memo IJ M 1 to M4 + 4 as shown in Figure 3.
It is divided into two categories.

そして各メモリM1〜M4のパターン出力は色出力コン
トロール回路41によって希望の色を出力することがで
きる。
The pattern output of each memory M1 to M4 can be outputted in a desired color by the color output control circuit 41.

すなわち白であれば各メモリの出力は、RGBのすべて
の信号をラスクスキャン表示装置51へ出力する。
That is, if it is white, the output of each memory outputs all RGB signals to the rask scan display device 51.

モードBの時、各メモIJ M 1〜M4に送られる信
号はクロック制御回路21によって次のようQこ制御さ
れる。
In mode B, the signals sent to each memory IJM1 to M4 are controlled by the clock control circuit 21 as follows.

CV=CVB CH=CHB El(各メモリ共)=EIB E2(各メモリ共)−E2B 従って第2図を参照すわ、ば、この時の表示画面Pは各
メモIJ M 1〜M4が第4図のように重り合ったも
のとなっている。
CV=CVB CH=CHB El (for each memory) = EIB E2 (for each memory) - E2B Therefore, refer to FIG. They are overlapping like this.

ここで各メモIJM1〜M4はモードAの場合に比べて
水平、垂直共1/2の速度で読み出されている。
Here, each of the memos IJM1 to IJM4 is read out at half the speed both horizontally and vertically compared to the case of mode A.

そして色出力コントロール回路41によって1例えばメ
モリM1の出力をR,メモIJ M 2の出力をG、メ
モリM3の出力をBに出力し、メモIJ M 4の出力
をR2O,Bに出力しないと制御すれば1画面にはR2
O,Bによって表示される8色(含黒)の画面がモード
Aの場合の1/4密度で表示される。
Then, the color output control circuit 41 controls to output the output of the memory M1 to R, the output of the memory IJM2 to G, the output of the memory M3 to B, and not output the output of the memory IJM4 to R2O and B. Then R2 on one screen
The eight-color (including black) screen displayed by O and B is displayed at 1/4 the density of mode A.

上記の説明ではメモIJ M 4の出力を無視したが例
えばRの別のパターンを書き込み、メモIJMIとM4
の表示を色出力コントロール回路41によって垂直ブラ
ンキング期間(第2図)に切換えてメモlJM4を表示
し、この動作をMlとM4とで交互に切換えて行なうよ
うにしてもよい。
In the above explanation, the output of memo IJM4 was ignored, but for example, if another pattern of R is written, memo IJMI and M4
The color output control circuit 41 may switch the display to the vertical blanking period (FIG. 2) to display the memory IJM4, and this operation may be performed by switching alternately between M1 and M4.

この場合表示画面のRの画像は、比較的低速度で表示さ
れていないメモ1月こそのパターンが書き込まれても、
ダイナミックEこ動くパターンをチラッキなく表示する
ことができる。
In this case, the R image on the display screen is not displayed at a relatively low speed, even though the memo January pattern is written.
Dynamic E allows you to display moving patterns without flickering.

その他前配色出力コントロール回路41は各パターンの
色を高速度で切換える等娯楽性の富んだ表示を行なうこ
ともできる。
In addition, the pre-color output control circuit 41 can perform highly entertaining displays such as switching the colors of each pattern at high speed.

なお本実施例ではカラー表示Qこついて説明したが、同
様をこ複数個のメモリを用い2色出力コントロール回路
のRGB出力を輝度を表わす信号として使用すること(
こよりグレースケール表示も容易に実施することもでき
る。
Although the color display Q has been explained in detail in this embodiment, the same can be done by using a plurality of memories and using the RGB output of the two-color output control circuit as a signal representing brightness (
From this, gray scale display can also be easily implemented.

また画面の数を4枚に限らず応用できるものであり、さ
ら(こはカラー表示とクレースケール表示を同時に行な
うこともできる。
Furthermore, the number of screens is not limited to four, and it is also possible to perform color display and clay scale display at the same time.

以上本発明【こよれば1文字等細かな描写の必要な画面
と、比較的粗くとも、カラーの区別(こより図形を表示
した方が良い画面とを同一のモニタテレビジョン等Eこ
表示することができ、かつメモリの利用効率が良く、低
価格とすることが期待でき。
As described above, the present invention [therefore, it is possible to display on the same monitor, such as a television, a screen that requires detailed depiction such as a single character, and a screen that is better to display color distinctions (i.e., graphics) even if it is relatively rough. It can be expected to have high memory usage efficiency and low cost.

さらにダイナミックな画の表示もすることができ。It is also possible to display dynamic images.

娯楽性(こ富んだ魅力的な表示を得ることができるもの
である。
It is possible to obtain an attractive display that is rich in entertainment value.

【図面の簡単な説明】 図面は本発明の一実施例を示し、第1図はそのブロック
図、第2図はクロック発生回路出力を示すタイムチャー
ト、第3図は単色2段階輝度高密度表示の場合の表示画
面とメモリとの対応を示す説明図、第4図はカラー粗密
度表示の場合の表示画面とメモリとの対応を示す説明図
である。 M1〜M4・・・・・・画像メモリ、21・・・・・・
クロック制御回路、31・・・・・・クロック発生回路
、41・・・・・・色出力コートロール回路、51・・
・・・・ラスタスキャン表示装置。
[BRIEF DESCRIPTION OF THE DRAWINGS] The drawings show one embodiment of the present invention, and FIG. 1 is a block diagram thereof, FIG. 2 is a time chart showing the output of a clock generation circuit, and FIG. 3 is a monochrome two-step brightness high-density display. FIG. 4 is an explanatory diagram showing the correspondence between the display screen and memory in the case of color coarse density display. M1 to M4... Image memory, 21...
Clock control circuit, 31... Clock generation circuit, 41... Color output coat roll circuit, 51...
...Raster scan display device.

Claims (1)

【特許請求の範囲】[Claims] 1 メモリ読出しアドレスを制御できる複数個の画像メ
モリとクロック発生回路から各メモリへ供給する密と粗
のクロック信号を輝度表示モードとカラー表示またはグ
レースケール表示モードとで切換え制御するクロック制
御回路と、各メモリ出力をRGBのいずれか又は複数の
色の組合せとして出力する色出力コントロール回路と、
各モードにおいて同一水平垂直周波数で駆動され、前記
色出力コントロール回路の出力により各メモリ出力に対
して単色2段階輝度高密度の表示と各メモリ出力を重ね
合せた粗密度なカラー表示またはグレースケール表示と
を切換えて表示するラスタスキャン表示装置とを有する
ことを特徴とする画像表示装置。
1. A clock control circuit that switches and controls fine and coarse clock signals supplied to each memory from a plurality of image memories capable of controlling memory read addresses and a clock generation circuit between a brightness display mode and a color display or grayscale display mode; a color output control circuit that outputs each memory output as one of RGB or a combination of a plurality of colors;
Driven at the same horizontal and vertical frequency in each mode, the output of the color output control circuit is used to display a monochromatic two-step brightness high-density display for each memory output, and a coarse-density color display or grayscale display in which each memory output is superimposed. 1. An image display device comprising: a raster scan display device that switches between and displays images.
JP53162553A 1978-12-26 1978-12-26 image display device Expired JPS5810756B2 (en)

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JPS5588094A JPS5588094A (en) 1980-07-03
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JPS5968784A (en) * 1982-10-13 1984-04-18 シャープ株式会社 Driver for dot matrix display panel
JPS61272793A (en) * 1985-05-28 1986-12-03 富士通株式会社 Display control system for color display
US4783652A (en) * 1986-08-25 1988-11-08 International Business Machines Corporation Raster display controller with variable spatial resolution and pixel data depth
IL83515A (en) * 1986-10-14 1991-03-10 Ibm Digital display system

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