JPH1172541A - プログラマブル集積回路を構成する方法、プログラマブル集積回路、ｊｔａｇ回路の使用、およびｊｔａｇ命令レジスタに入力される命令の使用 - Google Patents
プログラマブル集積回路を構成する方法、プログラマブル集積回路、ｊｔａｇ回路の使用、およびｊｔａｇ命令レジスタに入力される命令の使用Info
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- JPH1172541A JPH1172541A JP10160240A JP16024098A JPH1172541A JP H1172541 A JPH1172541 A JP H1172541A JP 10160240 A JP10160240 A JP 10160240A JP 16024098 A JP16024098 A JP 16024098A JP H1172541 A JPH1172541 A JP H1172541A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- G—PHYSICS
- G01—MEASURING; TESTING
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Abstract
(57)【要約】
【課題】 並列に転送され得るデータの量を増大させる
ことによってより高いシステム性能を与えるための技術
を提供する。 【解決手段】 この技術はユーザデータの入出力（ユー
ザＩ／Ｏ）に利用可能な外部ピンの数を増やすことであ
る。特に、この技術は専用ピンの数を減らし、より多く
の外部ピンをユーザＩ／Ｏに利用可能にすることであ
る。ＪＴＡＧ境界スキャンアーキテクチャのような機能
を実施するために用いられる専用ピンはプログラミング
モードの選択のような他の機能を与えるためにも用いら
れ得る。具体的な実施例では、命令レジスタ（２２０）
に記憶されるＪＴＡＧ境界スキャン命令のためにまだ用
いられていないＪＴＡＧ命令コードがプログラマブルロ
ジックデバイス（ＰＬＤ）においてプログラミングモー
ド選択ピン（２５２）に取って代わるために用いられ得
る。
ことによってより高いシステム性能を与えるための技術
を提供する。 【解決手段】 この技術はユーザデータの入出力（ユー
ザＩ／Ｏ）に利用可能な外部ピンの数を増やすことであ
る。特に、この技術は専用ピンの数を減らし、より多く
の外部ピンをユーザＩ／Ｏに利用可能にすることであ
る。ＪＴＡＧ境界スキャンアーキテクチャのような機能
を実施するために用いられる専用ピンはプログラミング
モードの選択のような他の機能を与えるためにも用いら
れ得る。具体的な実施例では、命令レジスタ（２２０）
に記憶されるＪＴＡＧ境界スキャン命令のためにまだ用
いられていないＪＴＡＧ命令コードがプログラマブルロ
ジックデバイス（ＰＬＤ）においてプログラミングモー
ド選択ピン（２５２）に取って代わるために用いられ得
る。
Description
【０００１】
【発明の背景】この発明は集積回路の分野に関し、特
に、データの入出力のためのより多くの外部ピンを効果
的に与えるための技術に関する。
に、データの入出力のためのより多くの外部ピンを効果
的に与えるための技術に関する。
【０００２】半導体技術は進歩し続けている。この技術
のためにより多くの機能が単一の集積回路または「チッ
プ」によって与えられる。信号は外部ピンまたはパッド
を用いてチップに入力され、そこから出力される。チッ
プは外部ピンを用いておそらくは他のチップ上にある外
部回路とインタフェースする。
のためにより多くの機能が単一の集積回路または「チッ
プ」によって与えられる。信号は外部ピンまたはパッド
を用いてチップに入力され、そこから出力される。チッ
プは外部ピンを用いておそらくは他のチップ上にある外
部回路とインタフェースする。
【０００３】システムの性能は、チップ上およびチップ
外でデータが転送され得る量または速度に一部依存す
る。この転送速度はここではデータ帯域幅と称され得
る。システム性能を高めるための１つの技術はより高い
転送速度を与えることである。これが達成されるのは処
理技術または回路設計を改善することによってである。
システム性能を高めるための別の技術は一度に（または
「並列に」）より多くの量のデータを転送することであ
る。したがって、より優れた性能のためにはユーザデー
タの入出力に利用可能な外部ピンが多くあることが重要
である。
外でデータが転送され得る量または速度に一部依存す
る。この転送速度はここではデータ帯域幅と称され得
る。システム性能を高めるための１つの技術はより高い
転送速度を与えることである。これが達成されるのは処
理技術または回路設計を改善することによってである。
システム性能を高めるための別の技術は一度に（または
「並列に」）より多くの量のデータを転送することであ
る。したがって、より優れた性能のためにはユーザデー
タの入出力に利用可能な外部ピンが多くあることが重要
である。
【０００４】集積回路において、あるピンが時にはユー
ザデータＩ／Ｏ以外の機能専用となる。たとえば、ＰＬ
ＤまたはＦＰＧＡのようなプログラマブル集積回路で
は、いくつかのピンが装置のプログラミングおよび（Ｊ
ＴＡＧ境界スキャンテストのような）テスト専用のもの
となることがある。これらの専用の外部ピンによってユ
ーザＩ／Ｏに利用可能なピンの数が減る。あまり多くの
ユーザＩ／Ｏ信号を並列に転送できないので、チップ性
能が不利な影響を被り得る。
ザデータＩ／Ｏ以外の機能専用となる。たとえば、ＰＬ
ＤまたはＦＰＧＡのようなプログラマブル集積回路で
は、いくつかのピンが装置のプログラミングおよび（Ｊ
ＴＡＧ境界スキャンテストのような）テスト専用のもの
となることがある。これらの専用の外部ピンによってユ
ーザＩ／Ｏに利用可能なピンの数が減る。あまり多くの
ユーザＩ／Ｏ信号を並列に転送できないので、チップ性
能が不利な影響を被り得る。
【０００５】したがって、より高い性能を得るために入
出力のためのより多くの外部ピンを効果的に与える技術
が必要である。特に、より多くの外部ピンをユーザデー
タの入出力に利用可能にするであろう、ユーザＩ／Ｏ以
外の機能専用の外部ピンの数を減らすための技術が必要
である。
出力のためのより多くの外部ピンを効果的に与える技術
が必要である。特に、より多くの外部ピンをユーザデー
タの入出力に利用可能にするであろう、ユーザＩ／Ｏ以
外の機能専用の外部ピンの数を減らすための技術が必要
である。
【０００６】
【発明の概要】この発明は、ユーザデータの入出力（ユ
ーザＩ／Ｏ）に利用可能な外部ピンの数を増やして、並
列に転送できるデータの量を増大させることにより、よ
り高いシステム性能を与えるための技術である。１つの
技術は、ユーザＩ／Ｏ以外の機能に用いられる専用ピン
の数を減らし、より多くの外部ピンをユーザＩ／Ｏに利
用可能にしておくことである。ＪＴＡＧ境界スキャンア
ーキテクチャのような機能を実施するために用いられる
専用ピンは、プログラミングモードを選択することのよ
うな他の機能を与えるためにも用いられ得る。具体的な
実施例では、ＪＴＡＧ境界スキャン命令のためにまだ用
いられていないＪＴＡＧ命令コードがプログラマブルロ
ジックデバイス（ＰＬＤ）内でプログラミングモード選
択ピンに取って代わるように用いられ得る。
ーザＩ／Ｏ）に利用可能な外部ピンの数を増やして、並
列に転送できるデータの量を増大させることにより、よ
り高いシステム性能を与えるための技術である。１つの
技術は、ユーザＩ／Ｏ以外の機能に用いられる専用ピン
の数を減らし、より多くの外部ピンをユーザＩ／Ｏに利
用可能にしておくことである。ＪＴＡＧ境界スキャンア
ーキテクチャのような機能を実施するために用いられる
専用ピンは、プログラミングモードを選択することのよ
うな他の機能を与えるためにも用いられ得る。具体的な
実施例では、ＪＴＡＧ境界スキャン命令のためにまだ用
いられていないＪＴＡＧ命令コードがプログラマブルロ
ジックデバイス（ＰＬＤ）内でプログラミングモード選
択ピンに取って代わるように用いられ得る。
【０００７】この発明の技術では、モードピンに取って
代わるように用いられるＪＴＡＧ命令が通常のＪＴＡＧ
命令と同様にＪＴＡＧ命令レジスタへと送られる。ＪＴ
ＡＧ境界スキャン制御論理ブロックがプログラミングモ
ードデコーダに制御信号を発生する。命令に基づいて、
プログラミングモードデコーダは適切なプログラミング
モードを選択し、適切なプログラミングモード信号を発
生する。プログラミングモード信号はプログラミング回
路に与えられ、集積回路が適切に構成される。
代わるように用いられるＪＴＡＧ命令が通常のＪＴＡＧ
命令と同様にＪＴＡＧ命令レジスタへと送られる。ＪＴ
ＡＧ境界スキャン制御論理ブロックがプログラミングモ
ードデコーダに制御信号を発生する。命令に基づいて、
プログラミングモードデコーダは適切なプログラミング
モードを選択し、適切なプログラミングモード信号を発
生する。プログラミングモード信号はプログラミング回
路に与えられ、集積回路が適切に構成される。
【０００８】具体的な実現例では、ＪＴＡＧ命令コード
の単一ビットの各々が１つのプログラミングモード選択
ピンに取って代わるように用いられ得る。別の実現例で
は、全体のＪＴＡＧ命令コードが命令デコーディングの
後に１つのモード選択ピンに取って代わるように用いら
れ得る。技術的にはこうすることで多くまたはすべての
モードピンを除去でき、こうして利用可能なＩ／Ｏピン
の総数を増加させる。この概念は、ＰＬＤ装置がテス
ト、スキャンおよびプログラミングモードを含む種々の
モードのために構成され得るという点で、ＪＴＡＧプロ
グラミングおよびシステム内プログラミング（ＩＳＰ）
と比較して有利である。
の単一ビットの各々が１つのプログラミングモード選択
ピンに取って代わるように用いられ得る。別の実現例で
は、全体のＪＴＡＧ命令コードが命令デコーディングの
後に１つのモード選択ピンに取って代わるように用いら
れ得る。技術的にはこうすることで多くまたはすべての
モードピンを除去でき、こうして利用可能なＩ／Ｏピン
の総数を増加させる。この概念は、ＰＬＤ装置がテス
ト、スキャンおよびプログラミングモードを含む種々の
モードのために構成され得るという点で、ＪＴＡＧプロ
グラミングおよびシステム内プログラミング（ＩＳＰ）
と比較して有利である。
【０００９】プログラマブル集積回路のモード選択ピン
のプログラミングに取って代わるためのＪＴＡＧ命令を
用いる利点には、装置のパッケージコストを節約し、よ
り多くのユーザＩ／Ｏのための空間を残すことが含まれ
る。全体として、これが装置の利用可能な機能および価
値を増す。ＪＴＡＧ回路でＰＬＤプログラミングモード
選択を実施するための回路の実現には相対的にほとんど
コストはかからない。
のプログラミングに取って代わるためのＪＴＡＧ命令を
用いる利点には、装置のパッケージコストを節約し、よ
り多くのユーザＩ／Ｏのための空間を残すことが含まれ
る。全体として、これが装置の利用可能な機能および価
値を増す。ＪＴＡＧ回路でＰＬＤプログラミングモード
選択を実施するための回路の実現には相対的にほとんど
コストはかからない。
【００１０】具体的な実施例では、この発明はプログラ
マブル集積回路を構成する方法である。命令がＪＴＡＧ
命令レジスタに与えられる。命令はＪＴＡＧ境界スキャ
ン制御論理ブロックに渡される。ＪＴＡＧ境界スキャン
制御論理ブロックは制御信号を発生する。制御信号はプ
ログラミングモードデコーダに渡される。制御信号に基
づいて、プログラミングモード信号が発生されてプログ
ラマブル集積回路を構成モードにする。
マブル集積回路を構成する方法である。命令がＪＴＡＧ
命令レジスタに与えられる。命令はＪＴＡＧ境界スキャ
ン制御論理ブロックに渡される。ＪＴＡＧ境界スキャン
制御論理ブロックは制御信号を発生する。制御信号はプ
ログラミングモードデコーダに渡される。制御信号に基
づいて、プログラミングモード信号が発生されてプログ
ラマブル集積回路を構成モードにする。
【００１１】この発明はさらに、ＪＴＡＧステートマシ
ンと、ＪＴＡＧステートマシンに結合された命令レジス
タと、命令レジスタに結合されたＪＴＡＧ境界スキャン
制御論理ブロックと、ＪＴＡＧ境界スキャン制御論理ブ
ロックからモード信号を受取るように結合されたプログ
ラミングモードデコーダとを含むプログラマブル集積回
路である。
ンと、ＪＴＡＧステートマシンに結合された命令レジス
タと、命令レジスタに結合されたＪＴＡＧ境界スキャン
制御論理ブロックと、ＪＴＡＧ境界スキャン制御論理ブ
ロックからモード信号を受取るように結合されたプログ
ラミングモードデコーダとを含むプログラマブル集積回
路である。
【００１２】この発明の別の局面は、集積回路のプログ
ラミングモードの選択のためのプログラマブル集積回路
上にあるＪＴＡＧ回路の使用を含む。さらに、この発明
はＪＴＡＧ命令レジスタに入力される命令の使用を含
み、ここで、この命令は、プログラマブル集積回路を命
令によって識別される具体的なプログラミングモードに
するために、ＩＥＥＥ１１４９．１規格の機能を行なう
ようには用いられない。この発明のさらなる局面はプロ
グラマブルロジックデバイスを構成モードにするための
プログラマブルロジックデバイス上のＪＴＡＧ回路の使
用である。
ラミングモードの選択のためのプログラマブル集積回路
上にあるＪＴＡＧ回路の使用を含む。さらに、この発明
はＪＴＡＧ命令レジスタに入力される命令の使用を含
み、ここで、この命令は、プログラマブル集積回路を命
令によって識別される具体的なプログラミングモードに
するために、ＩＥＥＥ１１４９．１規格の機能を行なう
ようには用いられない。この発明のさらなる局面はプロ
グラマブルロジックデバイスを構成モードにするための
プログラマブルロジックデバイス上のＪＴＡＧ回路の使
用である。
【００１３】この発明の他の目的、特徴および利点は以
下の詳細な説明および添付の図面を参照するとより明白
となり、ここで同じ参照符号は図中同じ特徴を表わす。
下の詳細な説明および添付の図面を参照するとより明白
となり、ここで同じ参照符号は図中同じ特徴を表わす。
【００１４】
【具体的な実施例の説明】図１はデジタルシステムのブ
ロック図を示す。このシステムは単一の基板または多数
の基板上に設けられてもよく、電気導体またはネットワ
ーク（たとえば、ローカルエリアネットワークまたはイ
ンターネット）によって連結される多数のエンクロージ
ャ内に設けられさえしてもよい。このデジタルシステム
は、ネットワーキング、電気通信、自動車、制御システ
ム、家電、コンピュータ、ワークステーション、軍事、
工業、デジタル処理、および他の多くを含む広範な応用
および産業において用いられ得る。図１の実施例では、
処理装置１０１がメモリ１０５およびＩ／Ｏ１１１に結
合される。さらに、プログラマブルロジックデバイス
（ＰＬＤ）１２１がこのデジタルシステム内に組込まれ
る。ＰＬＤ１２１は接続１３１を介してメモリ１０５
に、接続１３５を介してＩ／Ｏ１１１に特別に結合され
得る。
ロック図を示す。このシステムは単一の基板または多数
の基板上に設けられてもよく、電気導体またはネットワ
ーク（たとえば、ローカルエリアネットワークまたはイ
ンターネット）によって連結される多数のエンクロージ
ャ内に設けられさえしてもよい。このデジタルシステム
は、ネットワーキング、電気通信、自動車、制御システ
ム、家電、コンピュータ、ワークステーション、軍事、
工業、デジタル処理、および他の多くを含む広範な応用
および産業において用いられ得る。図１の実施例では、
処理装置１０１がメモリ１０５およびＩ／Ｏ１１１に結
合される。さらに、プログラマブルロジックデバイス
（ＰＬＤ）１２１がこのデジタルシステム内に組込まれ
る。ＰＬＤ１２１は接続１３１を介してメモリ１０５
に、接続１３５を介してＩ／Ｏ１１１に特別に結合され
得る。
【００１５】プログラマブルロジックデバイス（ＰＬ
Ｄ）は時にはＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＣＰＬＤ、Ｅ
ＰＬＤ、ＥＥＰＬＤ、ＬＣＡまたはＦＰＧＡとも称され
る。ＰＬＤは、カスタム集積回路の融通性を備えた固定
した集積回路の利点を与える周知の集積回路である。こ
のような装置によって、ユーザはユーザの特定の用途に
適うように標準的な既製の論理素子を電気的にプログラ
ミング可能となる。たとえば、あらゆる目的のために引
用によりここに援用される米国特許第４，６１７，４７
９号を参照されたい。このような装置は現在たとえばア
ルテラ（Altera）社のＭＡＸ（登録商標）およびＦＬＥ
Ｘ（登録商標）シリーズの装置によって代表される。前
者はたとえば、あらゆる目的のために全体として引用に
よりここに援用される、米国特許第５，２４１，２２４
号および第４，８７１，９３０号ならびに「アルテラ・
データ・ブック（“Altera Data Book”）」１９９６年
６月に説明される。後者はたとえば、あらゆる目的のた
めに全体として引用によりここに援用される、米国特許
第５，２５８，６６８号、第５，２６０，６１０号、第
５，２６０，６１１号および第５，４３６，５７５号、
ならびに「アルテラ・データ・ブック」１９９６年６月
に説明される。
Ｄ）は時にはＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＣＰＬＤ、Ｅ
ＰＬＤ、ＥＥＰＬＤ、ＬＣＡまたはＦＰＧＡとも称され
る。ＰＬＤは、カスタム集積回路の融通性を備えた固定
した集積回路の利点を与える周知の集積回路である。こ
のような装置によって、ユーザはユーザの特定の用途に
適うように標準的な既製の論理素子を電気的にプログラ
ミング可能となる。たとえば、あらゆる目的のために引
用によりここに援用される米国特許第４，６１７，４７
９号を参照されたい。このような装置は現在たとえばア
ルテラ（Altera）社のＭＡＸ（登録商標）およびＦＬＥ
Ｘ（登録商標）シリーズの装置によって代表される。前
者はたとえば、あらゆる目的のために全体として引用に
よりここに援用される、米国特許第５，２４１，２２４
号および第４，８７１，９３０号ならびに「アルテラ・
データ・ブック（“Altera Data Book”）」１９９６年
６月に説明される。後者はたとえば、あらゆる目的のた
めに全体として引用によりここに援用される、米国特許
第５，２５８，６６８号、第５，２６０，６１０号、第
５，２６０，６１１号および第５，４３６，５７５号、
ならびに「アルテラ・データ・ブック」１９９６年６月
に説明される。
【００１６】処理装置１０１は処理または記憶のために
データを適切なシステム構成要素に導くか、メモリ１０
５に記憶されるプログラムを実行するか、Ｉ／Ｏ１１１
を用いて入力するか、または他の同様の機能を行なうこ
とができる。処理装置１０１は中央処理装置（ＣＰ
Ｕ）、マイクロプロセッサ、浮動小数点コプロセッサ、
グラフィックスコプロセッサ、ハードウェアコントロー
ラ、マイクロコントローラ、コントローラとして用いる
ためにプログラミングされるプログラマブルロジックデ
バイス、または他の処理装置であってもよい。メモリ１
０５はランダムアクセスメモリ（ＲＡＭ）、読出専用メ
モリ（ＲＯＭ）、固定またはフレキシブルディスク媒
体、ＰＣカードフラッシュディスクメモリ、テープ、ま
たは何らかの他の記憶検索手段、またはこれらの記憶検
索手段の何らかの組合せであってもよい。ＰＬＤ１２１
は図１のシステム内で多くの異なった目的を果たし得
る。ＰＬＤ１２１は処理装置１０１の論理ビルディング
ブロックであって、その内部動作および外部動作を支持
してもよい。ＰＬＤ１２１はシステム動作におけるその
特定の役割を実行するのに必要な論理機能を実施するよ
うプログラミングまたは構成される。
データを適切なシステム構成要素に導くか、メモリ１０
５に記憶されるプログラムを実行するか、Ｉ／Ｏ１１１
を用いて入力するか、または他の同様の機能を行なうこ
とができる。処理装置１０１は中央処理装置（ＣＰ
Ｕ）、マイクロプロセッサ、浮動小数点コプロセッサ、
グラフィックスコプロセッサ、ハードウェアコントロー
ラ、マイクロコントローラ、コントローラとして用いる
ためにプログラミングされるプログラマブルロジックデ
バイス、または他の処理装置であってもよい。メモリ１
０５はランダムアクセスメモリ（ＲＡＭ）、読出専用メ
モリ（ＲＯＭ）、固定またはフレキシブルディスク媒
体、ＰＣカードフラッシュディスクメモリ、テープ、ま
たは何らかの他の記憶検索手段、またはこれらの記憶検
索手段の何らかの組合せであってもよい。ＰＬＤ１２１
は図１のシステム内で多くの異なった目的を果たし得
る。ＰＬＤ１２１は処理装置１０１の論理ビルディング
ブロックであって、その内部動作および外部動作を支持
してもよい。ＰＬＤ１２１はシステム動作におけるその
特定の役割を実行するのに必要な論理機能を実施するよ
うプログラミングまたは構成される。
【００１７】ＰＬＤでは、利用可能な外部ピンの数がＰ
ＬＤについて同時に入力および出力できるデータの量を
制限する。利用可能な外部ピンの数は選択されるパッケ
ージのサイズおよび構成に一部依存する。より大きいパ
ッケージサイズがより多くの外部ピンを与えるが、より
大きいパッケージサイズを用いることは望ましくないか
もしれない。なぜなら、これはより高価であり、より多
くの基板空間を用い、寄生が増加し得るためである。し
たがって、所与のパッケージに対して利用可能な外部ピ
ンを最大に用いることが重要である。
ＬＤについて同時に入力および出力できるデータの量を
制限する。利用可能な外部ピンの数は選択されるパッケ
ージのサイズおよび構成に一部依存する。より大きいパ
ッケージサイズがより多くの外部ピンを与えるが、より
大きいパッケージサイズを用いることは望ましくないか
もしれない。なぜなら、これはより高価であり、より多
くの基板空間を用い、寄生が増加し得るためである。し
たがって、所与のパッケージに対して利用可能な外部ピ
ンを最大に用いることが重要である。
【００１８】典型的なＰＬＤ上では、いくつかのピンが
特定の目的専用であり、他のピン（すなわち、Ｉ／Ｏピ
ン）が論理データの入力および出力のためのものであ
る。たとえば、専用ピンはＰＬＤをテストまたは構成す
るためのものであり得る。Ｉ／Ｏピンはユーザデータの
入出力のために用いられる。専用ピンは一般にユーザＩ
／Ｏのために使用できない。したがって、専用ピンの数
がユーザＩ／Ｏに利用可能なピンを減らす。単一の専用
ピンさえも省き、このピンを代わりにユーザＩ／Ｏのた
めに用いることで、コストがかなり節約され得る。たと
えば、単一の専用ピンを省くことで、次に大きいパッケ
ージサイズを使用しなくてすむかもしれない。
特定の目的専用であり、他のピン（すなわち、Ｉ／Ｏピ
ン）が論理データの入力および出力のためのものであ
る。たとえば、専用ピンはＰＬＤをテストまたは構成す
るためのものであり得る。Ｉ／Ｏピンはユーザデータの
入出力のために用いられる。専用ピンは一般にユーザＩ
／Ｏのために使用できない。したがって、専用ピンの数
がユーザＩ／Ｏに利用可能なピンを減らす。単一の専用
ピンさえも省き、このピンを代わりにユーザＩ／Ｏのた
めに用いることで、コストがかなり節約され得る。たと
えば、単一の専用ピンを省くことで、次に大きいパッケ
ージサイズを使用しなくてすむかもしれない。
【００１９】ＰＬＤでは、一般的に構成のための専用ピ
ンとテストのための専用ピンとがある。構成信号（たと
えば、パターン情報）は第１の組の専用ピンを介して入
力される。テスト命令およびデータ（たとえば、ＪＴＡ
Ｇ情報）は第２の組の専用ピンを介して入力される。専
用ピンの数を減らすための技術は構成およびテストのた
めに用いられる専用ピンを共有することである。同じ量
の機能がしたがってより少ない専用ピンを用いて得られ
るであろう。これによってユーザＩ／Ｏに利用可能なピ
ンの数が増えるであろう。ＰＬＤに関して説明される
が、この発明の技術は、専用ピンの数を減らし、代わり
にこれらのピンをユーザＩ／Ｏのために用いることが望
ましい、ＡＳＩＣ、マイクロプロセッサおよびメモリの
ような他のタイプの集積回路にも適用可能である。
ンとテストのための専用ピンとがある。構成信号（たと
えば、パターン情報）は第１の組の専用ピンを介して入
力される。テスト命令およびデータ（たとえば、ＪＴＡ
Ｇ情報）は第２の組の専用ピンを介して入力される。専
用ピンの数を減らすための技術は構成およびテストのた
めに用いられる専用ピンを共有することである。同じ量
の機能がしたがってより少ない専用ピンを用いて得られ
るであろう。これによってユーザＩ／Ｏに利用可能なピ
ンの数が増えるであろう。ＰＬＤに関して説明される
が、この発明の技術は、専用ピンの数を減らし、代わり
にこれらのピンをユーザＩ／Ｏのために用いることが望
ましい、ＡＳＩＣ、マイクロプロセッサおよびメモリの
ような他のタイプの集積回路にも適用可能である。
【００２０】図２はこの発明の具体的な実施例を示す。
図２はＪＴＡＧ回路およびプログラミングモード選択回
路のブロック図を示す。ＪＴＡＧ回路は、引用によりこ
こに援用されるアルテラ社のアプリケーション・ノート
（Application Note）３９、「ＩＥＥＥ１１４９．１ア
ルテラ装置における（ＪＴＡＧ）境界スキャンテスト」
（“ＩＥＥＥ １１４９．１ （ＪＴＡＧ） Boundary
-Scan Testing in Altera Devices ）１９９５年１１月
に幾分詳細に説明される。要するに、ＪＴＡＧ回路はＩ
ＥＥＥ１１４９．１仕様または境界スキャンテストアー
キテクチャを実現する。ＪＴＡＧ回路は物理的なテスト
プローブを用いずにピン接続をテストでき、装置が通常
どおり動作している間に機能データを得ることができ
る。
図２はＪＴＡＧ回路およびプログラミングモード選択回
路のブロック図を示す。ＪＴＡＧ回路は、引用によりこ
こに援用されるアルテラ社のアプリケーション・ノート
（Application Note）３９、「ＩＥＥＥ１１４９．１ア
ルテラ装置における（ＪＴＡＧ）境界スキャンテスト」
（“ＩＥＥＥ １１４９．１ （ＪＴＡＧ） Boundary
-Scan Testing in Altera Devices ）１９９５年１１月
に幾分詳細に説明される。要するに、ＪＴＡＧ回路はＩ
ＥＥＥ１１４９．１仕様または境界スキャンテストアー
キテクチャを実現する。ＪＴＡＧ回路は物理的なテスト
プローブを用いずにピン接続をテストでき、装置が通常
どおり動作している間に機能データを得ることができ
る。
【００２１】回路はＪＴＡＧ専用ピンＴＭＳ、ＴＲＳ
Ｔ、ＴＣＬＫ、ＴＤＩおよびＴＤＯを有する。ＴＲＳＴ
ピンが幾つかの実施例で存在しないかもしれないことに
注意されたい。ＴＭＳ、ＴＲＳＴおよびＴＣＬＫピンは
ＪＴＡＧステートマシン２１０に結合される。ＪＴＡＧ
ステートマシン２１０はＴＭＳ、ＴＲＳＴ、ＴＣＬＫ入
力に基づいて出力信号ＳＨＦＴＩＲ、ＣＬＫＩＲ、ＵＰ
ＤＴＩＲ、ＳＨＦＴＤＲ、ＣＬＫＤＲおよびＵＰＤＴＤ
Ｒを与えるステートマシンである。ＪＴＡＧステートマ
シン２１０は回路の順次動作を制御する。
Ｔ、ＴＣＬＫ、ＴＤＩおよびＴＤＯを有する。ＴＲＳＴ
ピンが幾つかの実施例で存在しないかもしれないことに
注意されたい。ＴＭＳ、ＴＲＳＴおよびＴＣＬＫピンは
ＪＴＡＧステートマシン２１０に結合される。ＪＴＡＧ
ステートマシン２１０はＴＭＳ、ＴＲＳＴ、ＴＣＬＫ入
力に基づいて出力信号ＳＨＦＴＩＲ、ＣＬＫＩＲ、ＵＰ
ＤＴＩＲ、ＳＨＦＴＤＲ、ＣＬＫＤＲおよびＵＰＤＴＤ
Ｒを与えるステートマシンである。ＪＴＡＧステートマ
シン２１０は回路の順次動作を制御する。
【００２２】ＴＤＩは命令レジスタ２２０への直列入力
であり、ＴＤＯは直列出力である。ＪＴＡＧステートマ
シン２１０はＴＤＩから命令レジスタ２２０への命令の
直列送りを制御する。命令はＴＤＯによって直列に送り
出され得る。さらに、命令はＩＮＳＴ０、ＩＮＳＴ１お
よびＩＮＳＴ２ラインを介して並列にも出力され得る。
ＪＴＡＧ回路では、図２には明示されない（境界スキャ
ンレジスタのような）データレジスタもある。ＪＴＡＧ
データレジスタの説明はアプリケーション・ノート３９
内に見出され得る。
であり、ＴＤＯは直列出力である。ＪＴＡＧステートマ
シン２１０はＴＤＩから命令レジスタ２２０への命令の
直列送りを制御する。命令はＴＤＯによって直列に送り
出され得る。さらに、命令はＩＮＳＴ０、ＩＮＳＴ１お
よびＩＮＳＴ２ラインを介して並列にも出力され得る。
ＪＴＡＧ回路では、図２には明示されない（境界スキャ
ンレジスタのような）データレジスタもある。ＪＴＡＧ
データレジスタの説明はアプリケーション・ノート３９
内に見出され得る。
【００２３】命令は並列なＩＮＳＴ０、ＩＮＳＴ１およ
びＩＮＳＴ２ラインを介してＪＴＡＧ境界スキャン制御
論理２３０に結合される。ＪＴＡＧ境界スキャン制御論
理２３０はＪＴＡＧスキャン制御信号２３５を発生す
る。ＪＴＡＧスキャン制御信号２３５は適切なＪＴＡＧ
回路に送られてＪＴＡＧ動作を制御する。さらに、ＪＴ
ＡＧ境界スキャン制御論理２３０はまた、プログラミン
グモードデコーダ２５０に与えられるモード選択信号２
４０を発生する。プログラミングモードデコーダはまた
モード選択ピン１（２５２）およびモード選択ピン２
（２５３）からの入力を受け、プログラミングモード信
号２５５を発生する。
びＩＮＳＴ２ラインを介してＪＴＡＧ境界スキャン制御
論理２３０に結合される。ＪＴＡＧ境界スキャン制御論
理２３０はＪＴＡＧスキャン制御信号２３５を発生す
る。ＪＴＡＧスキャン制御信号２３５は適切なＪＴＡＧ
回路に送られてＪＴＡＧ動作を制御する。さらに、ＪＴ
ＡＧ境界スキャン制御論理２３０はまた、プログラミン
グモードデコーダ２５０に与えられるモード選択信号２
４０を発生する。プログラミングモードデコーダはまた
モード選択ピン１（２５２）およびモード選択ピン２
（２５３）からの入力を受け、プログラミングモード信
号２５５を発生する。
【００２４】図３はＪＴＡＧ境界スキャン制御論理２３
０内の回路の具体的実現例を示す。入力信号はＩＮＳＴ
０、ＩＮＳＴ２、ＮＩＮＳＴ０、ＮＩＮＳＴ１およびＮ
ＩＮＳＴ２である。ＮＩＮＳＴ０、ＮＩＮＳＴ１および
ＮＩＮＳＴ２はそれぞれＩＮＳＴ０、ＩＮＳＴ１および
ＩＮＳＴ２の補数である。たとえば、ＮＩＮＳＴ０、Ｎ
ＩＮＳＴ１およびＮＩＮＳＴ２はインバータを用いてＩ
ＮＳＴ０、ＩＮＳＴ１およびＩＮＳＴ２を反転すること
によって得られ得る。出力信号はＪＴＥＳＴ、ＳＡＭＰ
ＬＥおよびＥＸＴＥＳＴである。
０内の回路の具体的実現例を示す。入力信号はＩＮＳＴ
０、ＩＮＳＴ２、ＮＩＮＳＴ０、ＮＩＮＳＴ１およびＮ
ＩＮＳＴ２である。ＮＩＮＳＴ０、ＮＩＮＳＴ１および
ＮＩＮＳＴ２はそれぞれＩＮＳＴ０、ＩＮＳＴ１および
ＩＮＳＴ２の補数である。たとえば、ＮＩＮＳＴ０、Ｎ
ＩＮＳＴ１およびＮＩＮＳＴ２はインバータを用いてＩ
ＮＳＴ０、ＩＮＳＴ１およびＩＮＳＴ２を反転すること
によって得られ得る。出力信号はＪＴＥＳＴ、ＳＡＭＰ
ＬＥおよびＥＸＴＥＳＴである。
【００２５】回路はＮＡＮＤゲート３１０、３２０およ
び３３０を含む。ＮＡＮＤゲート３１０はＮＩＮＳＴ
０、ＮＩＮＳＴ１およびＩＮＳＴ２を入力する。ＮＡＮ
Ｄ３１０はインバータ３４０に結合してＪＴＥＳＴを出
力する。ＮＡＮＤゲート３２０はＩＮＳＴ０、ＮＩＮＳ
Ｔ１およびＩＮＳＴ２を入力する。ＮＡＮＤ３２０はイ
ンバータ３５０に結合してＳＡＭＰＬＥを出力する。Ｎ
ＡＮＤゲート３３０はＮＩＮＳＴ０、ＮＩＮＳＴ１およ
びＮＩＮＳＴ２を入力する。ＮＡＮＤ３３０はインバー
タ３６０に結合してＥＸＴＥＳＴを出力する。
び３３０を含む。ＮＡＮＤゲート３１０はＮＩＮＳＴ
０、ＮＩＮＳＴ１およびＩＮＳＴ２を入力する。ＮＡＮ
Ｄ３１０はインバータ３４０に結合してＪＴＥＳＴを出
力する。ＮＡＮＤゲート３２０はＩＮＳＴ０、ＮＩＮＳ
Ｔ１およびＩＮＳＴ２を入力する。ＮＡＮＤ３２０はイ
ンバータ３５０に結合してＳＡＭＰＬＥを出力する。Ｎ
ＡＮＤゲート３３０はＮＩＮＳＴ０、ＮＩＮＳＴ１およ
びＮＩＮＳＴ２を入力する。ＮＡＮＤ３３０はインバー
タ３６０に結合してＥＸＴＥＳＴを出力する。
【００２６】ＪＴＡＧ境界スキャン制御論理２３０の回
路はユーザによって入力される命令に基づいてＰＬＤを
どのモードにするかを定める。この実施例では、命令は
３ビット、すなわちＩＮＳＴ０、ＩＮＳＴ１およびＩＮ
ＳＴ２を有する。他の実施例では、望ましい数の異なっ
た命令に依存して３ビットよりも多いか少ないビットが
あってもよい。たとえば、いくつかの実施例では命令は
１０ビットを有する。３ビットでは８個までの異なった
命令が実施可能である。１０ビットでは２10までの異な
った命令が実施可能である。
路はユーザによって入力される命令に基づいてＰＬＤを
どのモードにするかを定める。この実施例では、命令は
３ビット、すなわちＩＮＳＴ０、ＩＮＳＴ１およびＩＮ
ＳＴ２を有する。他の実施例では、望ましい数の異なっ
た命令に依存して３ビットよりも多いか少ないビットが
あってもよい。たとえば、いくつかの実施例では命令は
１０ビットを有する。３ビットでは８個までの異なった
命令が実施可能である。１０ビットでは２10までの異な
った命令が実施可能である。
【００２７】図３の回路は以下のように命令をデコード
する。「００１」がＪＴＥＳＴモードを示す（ここでＩ
ＮＳＴ０が０であり、ＩＮＳＴ１が０であり、ＩＮＳＴ
２が１である）。「１０１」がＳＡＭＰＬＥモードを示
す。「０００」がＥＸＴＥＳＴモードを示す。ＳＡＭＰ
ＬＥおよびＥＸＴＥＳＴはＪＴＡＧモードである。ＪＴ
ＥＳＴは構成またはプログラミングモードである。した
がって、ＪＴＡＧ命令を入力するために用いられる同じ
専用ピンを用いることによってプログラミングモードも
また示され得る。これは、プログラミングモードを示す
ための別個の専用ピンが必要でなく、したがって、ユー
ザＩ／Ｏのために代わりに用いられ得る専用ピンが省か
れることを意味する。さらに、典型的に「１１１」命令
によって示されるＢＹＰＡＳＳのような他のＪＴＡＧモ
ード（図３に示さず）があってもよい。
する。「００１」がＪＴＥＳＴモードを示す（ここでＩ
ＮＳＴ０が０であり、ＩＮＳＴ１が０であり、ＩＮＳＴ
２が１である）。「１０１」がＳＡＭＰＬＥモードを示
す。「０００」がＥＸＴＥＳＴモードを示す。ＳＡＭＰ
ＬＥおよびＥＸＴＥＳＴはＪＴＡＧモードである。ＪＴ
ＥＳＴは構成またはプログラミングモードである。した
がって、ＪＴＡＧ命令を入力するために用いられる同じ
専用ピンを用いることによってプログラミングモードも
また示され得る。これは、プログラミングモードを示す
ための別個の専用ピンが必要でなく、したがって、ユー
ザＩ／Ｏのために代わりに用いられ得る専用ピンが省か
れることを意味する。さらに、典型的に「１１１」命令
によって示されるＢＹＰＡＳＳのような他のＪＴＡＧモ
ード（図３に示さず）があってもよい。
【００２８】ＳＡＭＰＬＥモードおよびＥＸＴＥＳＴモ
ードでは対応のＳＡＭＰＬＥ信号およびＥＸＴＥＳＴ信
号が論理ハイである。そしてＪＴＥＳＴモードではＪＴ
ＥＳＴ信号が論理ハイである。ＳＡＭＰＬＥおよびＥＸ
ＴＥＳＴはＪＴＡＧ制御信号２３５の例である。ＪＴＥ
ＳＴはモード選択信号２４０の例である。
ードでは対応のＳＡＭＰＬＥ信号およびＥＸＴＥＳＴ信
号が論理ハイである。そしてＪＴＥＳＴモードではＪＴ
ＥＳＴ信号が論理ハイである。ＳＡＭＰＬＥおよびＥＸ
ＴＥＳＴはＪＴＡＧ制御信号２３５の例である。ＪＴＥ
ＳＴはモード選択信号２４０の例である。
【００２９】図４はモードデコーダ２５０をプログラミ
ングするための回路を示す。入力はＥＮＡ、ＪＴＥＳＴ
およびＭＳＥＬである。ＥＮＡはデコーダ２５０を能動
化するためのイネーブル信号である。ＪＴＥＳＴはＪＴ
ＡＧ境界スキャン制御論理２３０（たとえば図３に示す
回路）によって発生される。ＭＳＥＬはモード選択ピン
２５２および２５３を表わす。しかしながら、図４の実
現例はこの発明の原理を図示するために１つのモード選
択ピンしか示さない。実際問題として、所望のモードの
数を得るために望ましいほどの多いか少ないモード選択
ピンがあってもよい。
ングするための回路を示す。入力はＥＮＡ、ＪＴＥＳＴ
およびＭＳＥＬである。ＥＮＡはデコーダ２５０を能動
化するためのイネーブル信号である。ＪＴＥＳＴはＪＴ
ＡＧ境界スキャン制御論理２３０（たとえば図３に示す
回路）によって発生される。ＭＳＥＬはモード選択ピン
２５２および２５３を表わす。しかしながら、図４の実
現例はこの発明の原理を図示するために１つのモード選
択ピンしか示さない。実際問題として、所望のモードの
数を得るために望ましいほどの多いか少ないモード選択
ピンがあってもよい。
【００３０】デコーダ２５０の出力はＴＥＳＴ、ＳＣＡ
Ｎ、ＡＳＹＮＣ−ＳＥＲＩＡＬおよびＳＥＲＩＡＬであ
る。これらの信号は適切なプログラミング回路に送られ
てＰＬＤを構成する。プログラミング回路はフラッシ
ュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、および他の不揮発性メ
モリセルのプログラミングに用いられるような高電圧を
発生できる。プログラミング回路はＳＲＡＭセルおよび
ＤＲＡＭセルのような他のタイプのメモリセルを構成す
るためにも用いられ得る。
Ｎ、ＡＳＹＮＣ−ＳＥＲＩＡＬおよびＳＥＲＩＡＬであ
る。これらの信号は適切なプログラミング回路に送られ
てＰＬＤを構成する。プログラミング回路はフラッシ
ュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、および他の不揮発性メ
モリセルのプログラミングに用いられるような高電圧を
発生できる。プログラミング回路はＳＲＡＭセルおよび
ＤＲＡＭセルのような他のタイプのメモリセルを構成す
るためにも用いられ得る。
【００３１】回路はＮＡＮＤゲート４１０、４２０、４
３０および４４０を含む。ＮＡＮＤゲート４１０は入力
ＪＴＥＳＴ、ＥＮＡおよびＭＳＥＬを受ける。ＮＡＮＤ
ゲート４１０は１対の直列に結合されたインバータを介
して出力してＴＥＳＴを発生する。ＮＡＮＤゲート４２
０は、入力ＪＴＥＳＴ、ＥＮＡおよびＢＢ（すなわち、
ＭＳＥＬの補数）を受ける。ＮＡＮＤゲート４２０は１
対の直列に結合されたインバータを介して出力してＳＣ
ＡＮを発生する。ＮＡＮＤゲート４３０は入力ＣＢ（す
なわち、ＪＴＥＳＴの補数）、ＥＮＡおよびＭＳＥＬを
受ける。ＮＡＮＤゲート４３０は１対の直列に結合され
たインバータを介して出力してＡＳＹＮＣ−ＳＥＲＩＡ
Ｌを発生する。ＮＡＮＤゲート４４０は入力ＣＢ、ＥＮ
ＡおよびＢＢを受ける。ＮＡＮＤゲート４４０は１対の
直列に結合されたインバータを介して出力してＳＥＲＩ
ＡＬを発生する。
３０および４４０を含む。ＮＡＮＤゲート４１０は入力
ＪＴＥＳＴ、ＥＮＡおよびＭＳＥＬを受ける。ＮＡＮＤ
ゲート４１０は１対の直列に結合されたインバータを介
して出力してＴＥＳＴを発生する。ＮＡＮＤゲート４２
０は、入力ＪＴＥＳＴ、ＥＮＡおよびＢＢ（すなわち、
ＭＳＥＬの補数）を受ける。ＮＡＮＤゲート４２０は１
対の直列に結合されたインバータを介して出力してＳＣ
ＡＮを発生する。ＮＡＮＤゲート４３０は入力ＣＢ（す
なわち、ＪＴＥＳＴの補数）、ＥＮＡおよびＭＳＥＬを
受ける。ＮＡＮＤゲート４３０は１対の直列に結合され
たインバータを介して出力してＡＳＹＮＣ−ＳＥＲＩＡ
Ｌを発生する。ＮＡＮＤゲート４４０は入力ＣＢ、ＥＮ
ＡおよびＢＢを受ける。ＮＡＮＤゲート４４０は１対の
直列に結合されたインバータを介して出力してＳＥＲＩ
ＡＬを発生する。
【００３２】動作において、ＥＮＡがハイであり、ＪＴ
ＥＳＴがハイであり、かつＭＳＥＬがハイであるときに
は「テスト」プログラミングモードに入る。ＥＮＡがハ
イであり、ＪＴＥＳＴがハイであり、かつＭＳＥＬがロ
ーであるときには「スキャン」プログラミングモードに
入る。ＥＮＡがハイであり、ＪＴＥＳＴがローであり、
かつＭＳＥＬがハイであるときには「非同期直列」プロ
グラミングモードに入る。ＥＮＡがハイであり、ＪＴＥ
ＳＴがローであり、かつＭＳＥＬがローであるときには
「直列」モードに入る。
ＥＳＴがハイであり、かつＭＳＥＬがハイであるときに
は「テスト」プログラミングモードに入る。ＥＮＡがハ
イであり、ＪＴＥＳＴがハイであり、かつＭＳＥＬがロ
ーであるときには「スキャン」プログラミングモードに
入る。ＥＮＡがハイであり、ＪＴＥＳＴがローであり、
かつＭＳＥＬがハイであるときには「非同期直列」プロ
グラミングモードに入る。ＥＮＡがハイであり、ＪＴＥ
ＳＴがローであり、かつＭＳＥＬがローであるときには
「直列」モードに入る。
【００３３】実際問題として、図３および図４に示す境
界スキャン制御論理回路２３０およびプログラミングモ
ードデコーダ２５０の実現例は多くある。他の実現例
は、たとえばＡＮＤおよびＯＲゲートまたはルックアッ
プテーブルを含むデコーディングおよび他の論理構造の
ために他の選択肢を用い得る。
界スキャン制御論理回路２３０およびプログラミングモ
ードデコーダ２５０の実現例は多くある。他の実現例
は、たとえばＡＮＤおよびＯＲゲートまたはルックアッ
プテーブルを含むデコーディングおよび他の論理構造の
ために他の選択肢を用い得る。
【００３４】たとえば、プログラミングモードを示すた
めに他の特定の命令が用いられ得る。標準的なＪＴＡＧ
命令は１０１、０００、および１１１によって識別され
る。したがって、プログラミングモード制御信号はＪＴ
ＡＧによってまだ用いられていない命令を用いることに
よって実現できる。利用可能な命令は００１、０１０、
０１１、１００および１１０である。図３では、ＪＴＥ
ＳＴプログラミングモードを示すための特定の命令の選
択は００１であった。しかしながら、利用可能な他のど
の命令が選択されていてもよく、適切な変化が回路に行
なわれていてもよい。
めに他の特定の命令が用いられ得る。標準的なＪＴＡＧ
命令は１０１、０００、および１１１によって識別され
る。したがって、プログラミングモード制御信号はＪＴ
ＡＧによってまだ用いられていない命令を用いることに
よって実現できる。利用可能な命令は００１、０１０、
０１１、１００および１１０である。図３では、ＪＴＥ
ＳＴプログラミングモードを示すための特定の命令の選
択は００１であった。しかしながら、利用可能な他のど
の命令が選択されていてもよく、適切な変化が回路に行
なわれていてもよい。
【００３５】さらに、図３は単一のＪＴＥＳＴプログラ
ミングモードを示すだけであるが、回路は２つ以上のプ
ログラミングモード信号を与えることができる。３ビッ
トの命令ではプログラミングモード命令は５個までであ
り得る。回路は、２つ以上のプログラミングモード命令
を与え、したがってより多くの数の専用モード選択ピン
を省くように変更可能である。
ミングモードを示すだけであるが、回路は２つ以上のプ
ログラミングモード信号を与えることができる。３ビッ
トの命令ではプログラミングモード命令は５個までであ
り得る。回路は、２つ以上のプログラミングモード命令
を与え、したがってより多くの数の専用モード選択ピン
を省くように変更可能である。
【００３６】図３および図４に示す回路はＪＴＥＳＴ命
令を実施することによって１つのモード選択ピンを除去
するための技術を（具体例によって）例示する。ＪＴＥ
ＳＴ命令はプログラミングモードを示すためにＪＴＡＧ
回路によって認められる。ＪＴＥＳＴ信号を用いると、
プログラミングモードデコーダ２５０はわずか１つの専
用モード選択ピンを入力として４つのモードを与える。
ＪＴＥＳＴ命令がなければ２つの専用モード選択ピンが
４つの異なったプログラミングモードを与えるために必
要とされたであろう。ＪＴＥＳＴ命令はモード選択ピン
を１つ省く。したがって、この発明の技術を用いると、
プログラミングモードを実施するために必要な専用ピン
がより少なくなり、ユーザＩ／Ｏのための外部ピンがよ
り多く残される。
令を実施することによって１つのモード選択ピンを除去
するための技術を（具体例によって）例示する。ＪＴＥ
ＳＴ命令はプログラミングモードを示すためにＪＴＡＧ
回路によって認められる。ＪＴＥＳＴ信号を用いると、
プログラミングモードデコーダ２５０はわずか１つの専
用モード選択ピンを入力として４つのモードを与える。
ＪＴＥＳＴ命令がなければ２つの専用モード選択ピンが
４つの異なったプログラミングモードを与えるために必
要とされたであろう。ＪＴＥＳＴ命令はモード選択ピン
を１つ省く。したがって、この発明の技術を用いると、
プログラミングモードを実施するために必要な専用ピン
がより少なくなり、ユーザＩ／Ｏのための外部ピンがよ
り多く残される。
【００３７】この発明のさらなる実施例では、プログラ
ミングモードを示すための専用ピンが完全に除去され得
る。その場合、プログラミングモードは完全に命令レジ
スタ２２０における命令によって決定されるであろう。
そしてＪＴＥＳＴ信号が多数あり得る。たとえば、命令
は、８個までのプログラミングモード間の区別を行なう
ために用いられるＪＴＥＳＴ１、ＪＴＥＳＴ２およびＪ
ＴＥＳＴ３信号を与えるようにデコードされ得る。上述
のように、利用可能なプログラミングモードの数はＪＴ
ＡＧモードを実施するために用いられていない利用可能
な命令の数に依存する。
ミングモードを示すための専用ピンが完全に除去され得
る。その場合、プログラミングモードは完全に命令レジ
スタ２２０における命令によって決定されるであろう。
そしてＪＴＥＳＴ信号が多数あり得る。たとえば、命令
は、８個までのプログラミングモード間の区別を行なう
ために用いられるＪＴＥＳＴ１、ＪＴＥＳＴ２およびＪ
ＴＥＳＴ３信号を与えるようにデコードされ得る。上述
のように、利用可能なプログラミングモードの数はＪＴ
ＡＧモードを実施するために用いられていない利用可能
な命令の数に依存する。
【００３８】この発明の技術および回路はＰＬＤのシス
テム内プログラミング（ＩＳＰ）にも適用可能であり、
ここでＰＬＤはプリント回路基板上にある間にプログラ
ミングされる。
テム内プログラミング（ＩＳＰ）にも適用可能であり、
ここでＰＬＤはプリント回路基板上にある間にプログラ
ミングされる。
【００３９】図５はこの発明の技術のフロー図を示す。
この発明の技術はＪＴＡＧ回路を用いる集積回路のプロ
グラミングまたは構成を行なわせる。ステップ５０１に
おいて、命令が集積回路のＪＴＡＧ命令レジスタ２２０
に入力される。命令は、ＪＴＡＧステートマシン２１０
からの制御信号に従ってＴＤＩピンを介して直列に送り
込まれ得る。具体的な実施例では命令は３ビットのＩＮ
ＳＴ０、ＩＮＳＴ１およびＩＮＳＴ２を有し得る。
この発明の技術はＪＴＡＧ回路を用いる集積回路のプロ
グラミングまたは構成を行なわせる。ステップ５０１に
おいて、命令が集積回路のＪＴＡＧ命令レジスタ２２０
に入力される。命令は、ＪＴＡＧステートマシン２１０
からの制御信号に従ってＴＤＩピンを介して直列に送り
込まれ得る。具体的な実施例では命令は３ビットのＩＮ
ＳＴ０、ＩＮＳＴ１およびＩＮＳＴ２を有し得る。
【００４０】ステップ５０５において、命令レジスタに
おける命令がデコードされる。命令はＪＴＡＧ境界スキ
ャン制御論理２３０に並列に渡される。ＪＴＡＧ境界ス
キャン制御論理２３０は適切な制御信号を発生してＪＴ
ＡＧモードまたはプログラミングモードを示す。たとえ
ば、ＳＡＭＰＬＥおよびＥＸＴＥＳＴがＪＴＡＧモード
であり、ＪＴＥＳＴがプログラミングモードである。
おける命令がデコードされる。命令はＪＴＡＧ境界スキ
ャン制御論理２３０に並列に渡される。ＪＴＡＧ境界ス
キャン制御論理２３０は適切な制御信号を発生してＪＴ
ＡＧモードまたはプログラミングモードを示す。たとえ
ば、ＳＡＭＰＬＥおよびＥＸＴＥＳＴがＪＴＡＧモード
であり、ＪＴＥＳＴがプログラミングモードである。
【００４１】ステップ５１０において、ＪＴＥＳＴ信号
がＪＴＡＧ境界スキャン制御論理２３０によって発生さ
れてプログラミングモードを示す。ＪＴＥＳＴ信号はＪ
ＴＡＣ命令として用いられない利用可能な命令を用いて
実現され得る。
がＪＴＡＧ境界スキャン制御論理２３０によって発生さ
れてプログラミングモードを示す。ＪＴＥＳＴ信号はＪ
ＴＡＣ命令として用いられない利用可能な命令を用いて
実現され得る。
【００４２】ステップ５１５において、ＪＴＥＳＴ信号
がプログラミングモードデコーダ２５０に渡される。ス
テップ５２０において、ＪＴＥＳＴ信号を用いて、プロ
グラミングモードデコーダ２５０が、プログラミング回
路に渡される（ＴＥＳＴ、ＳＣＡＮ、ＡＳＹＮＣ−ＳＥ
ＲＩＡＬおよびＳＥＲＩＡＬのような）プログラミング
モード信号２５５を発生する。
がプログラミングモードデコーダ２５０に渡される。ス
テップ５２０において、ＪＴＥＳＴ信号を用いて、プロ
グラミングモードデコーダ２５０が、プログラミング回
路に渡される（ＴＥＳＴ、ＳＣＡＮ、ＡＳＹＮＣ−ＳＥ
ＲＩＡＬおよびＳＥＲＩＡＬのような）プログラミング
モード信号２５５を発生する。
【００４３】プログラミングモード信号２５５に基づい
て、集積回路はプログラミング回路によって構成され
る。集積回路の構成はシステム内プログラミング（ＩＳ
Ｐ）モードであり得る。
て、集積回路はプログラミング回路によって構成され
る。集積回路の構成はシステム内プログラミング（ＩＳ
Ｐ）モードであり得る。
【００４４】この発明の好ましい実施例の上述の説明が
例示および説明の目的のために与えられた。これは網羅
的であるともこの発明を説明されたその形態に限定する
とも意図されず、多くの変更および変形が上の教示を考
慮して可能である。実施例は、この発明およびその実際
的応用の原理を最もよく説明し、それによって当業者が
この発明を企図される特定の用途に適したさまざまな実
施例およびさまざまな変更でもって最もよく利用および
実行できるように選択され、説明された。この発明の範
疇が前掲の特許請求の範囲によって規定されると意図さ
れる。
例示および説明の目的のために与えられた。これは網羅
的であるともこの発明を説明されたその形態に限定する
とも意図されず、多くの変更および変形が上の教示を考
慮して可能である。実施例は、この発明およびその実際
的応用の原理を最もよく説明し、それによって当業者が
この発明を企図される特定の用途に適したさまざまな実
施例およびさまざまな変更でもって最もよく利用および
実行できるように選択され、説明された。この発明の範
疇が前掲の特許請求の範囲によって規定されると意図さ
れる。
【図１】プログラマブルロジックデバイスを組入れるデ
ジタルシステムを示す図である。
ジタルシステムを示す図である。
【図２】ＪＴＡＧ回路を用いたプログラミングモード選
択の実現例を示す図である。
択の実現例を示す図である。
【図３】ＪＴＡＧ境界スキャン制御論理回路の実現例を
示す図である。
示す図である。
【図４】プログラミングモードデコーダの実現例を示す
図である。
図である。
【図５】集積回路を構成するための技術のフロー図であ
る。
る。
２１０ ＪＴＡＧステートマシン ２２０ 命令レジスタ ２３０ ＪＴＡＧ境界スキャン制御論理 ２３５ ＪＴＡＧスキャン制御信号 ２４０ モード選択信号 ２５０ プログラミングモードデコーダ ２５２ モード選択ピン１ ２５３ モード選択ピン２ ２５５ プログラミングモード信号
【手続補正書】
【提出日】平成１０年６月２３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０５２９９０ (32)優先日 1997年６月10日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０４９２４７ (32)優先日 1997年６月10日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０４９２４３ (32)優先日 1997年６月10日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０５０９５３ (32)優先日 1997年６月13日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０４９２４５ (32)優先日 1997年６月10日 (33)優先権主張国 米国（ＵＳ） (72)発明者 チアカン・スン アメリカ合衆国、95035 カリフォルニア 州、ミルピタス、スカイライン・ドライ ブ、2005 (72)発明者 ジョセフ・ファン アメリカ合衆国、95131 カリフォルニア 州、サン・ノゼ、ブライヤリーフ・サーク ル、1231 (72)発明者 ボニー・ワン アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、プルーン・トゥリー・ レーン、10371 (72)発明者 カイ・ンジュイェン アメリカ合衆国、95123 カリフォルニア 州、サン・ノゼ、スイス・ドライブ、499 (72)発明者 リチャード・ジィ・クリフ アメリカ合衆国、95035 カリフォルニア 州、ミルピタス、スミスウッド・ストリー ト、194
Claims (18)
- 【請求項１】 プログラマブル集積回路を構成する方法
であって、 ＪＴＡＧ命令レジスタに命令を与えるステップと、 ＪＴＡＧ境界スキャン制御論理ブロックに前記命令を渡
すステップと、 前記ＪＴＡＧ境界スキャン制御論理ブロック内で制御信
号を発生するステップと、 プログラミングモードデコーダに前記制御信号を渡すス
テップと、 前記制御信号に基づいて、前記プログラマブル集積回路
を構成モードにするためにプログラミングモード信号を
発生するステップとを含む、方法。 - 【請求項２】 前記命令はＩＥＥＥ１１４９．１ＪＴＡ
Ｇ命令ではない、請求項１に記載の方法。 - 【請求項３】 前記命令は前記ＪＴＡＧ命令レジスタへ
直列に送られる、請求項１に記載の方法。 - 【請求項４】 前記命令は前記ＪＴＡＧ境界スキャン制
御論理ブロックへ並列に渡される、請求項１に記載の方
法。 - 【請求項５】 前記制御信号はＪＴＡＧスキャン制御信
号ではない、請求項１に記載の方法。 - 【請求項６】 前記構成モードにおいて、非ＪＴＡＧ外
部ピンを介して前記プログラマブル集積回路へ構成情報
をロードするステップをさらに含む、請求項１に記載の
方法。 - 【請求項７】 プログラマブル集積回路であって、 ＪＴＡＧステートマシンと、 前記ＪＴＡＧステートマシンに結合された命令レジスタ
と、 前記命令レジスタに結合されたＪＴＡＧ境界スキャン制
御論理ブロックと、 前記ＪＴＡＧ境界スキャン制御論理ブロックからモード
信号を受取るように結合されたプログラミングモードデ
コーダとを含む、プログラマブル集積回路。 - 【請求項８】 前記プログラマブルモードデコーダは前
記モード信号およびモード選択ピン入力に基づいてプロ
グラミングモード信号を発生する、請求項７に記載のプ
ログラマブル集積回路。 - 【請求項９】 前記プログラマブル集積回路は前記命令
レジスタにおける命令に基づいて構成モードにされ、前
記命令はＪＴＡＧ命令ではない、請求項７に記載のプロ
グラマブル集積回路。 - 【請求項１０】 前記ＪＴＡＧ境界スキャン制御論理ブ
ロックは、 複数個のＮＡＮＤゲートを含み、１つのＮＡＮＤゲート
が複数個のＪＴＡＧスキャン制御信号および前記モード
信号の１つを発生し、命令の各ビットは前記複数個のＮ
ＡＮＤゲートに並列に結合される、請求項７に記載のプ
ログラマブル集積回路。 - 【請求項１１】 前記複数個のＪＴＡＧスキャン制御信
号または前記モード信号の１つだけが前記命令に基づい
てアサートされる、請求項１０に記載のプログラマブル
集積回路。 - 【請求項１２】 前記プログラミングモードデコーダ
は、 複数個のＮＡＮＤゲートを含み、１つのＮＡＮＤゲート
が複数個のプログラミングモード信号の１つを発生し、
モード選択信号および外部モード選択入力は前記複数個
のＮＡＮＤゲートに結合される、請求項７に記載のプロ
グラマブル集積回路。 - 【請求項１３】 イネーブル信号が前記複数個のプログ
ラミングモード信号を能動化するために前記複数個のＮ
ＡＮＤゲートに結合される、請求項１２に記載のプログ
ラマブル集積回路。 - 【請求項１４】 前記プログラミングモード信号の１つ
だけが前記モード選択信号および外部モード選択信号に
基づいてアサートされる、請求項１２に記載のプログラ
マブル集積回路。 - 【請求項１５】 前記プログラマブル集積回路のあらゆ
るプログラミングモードが前記命令レジスタに適切な命
令を与えることによって選択可能である、請求項７に記
載のプログラマブル集積回路。 - 【請求項１６】 前記集積回路のプログラミングモード
を選択するための、プログラマブル集積回路内のＪＴＡ
Ｇ回路の使用。 - 【請求項１７】 プログラマブル集積回路を命令によっ
て識別される特定のプログラミングモードにするため
の、ＪＴＡＧ命令レジスタに入力される命令の使用。 - 【請求項１８】 プログラマブルロジックデバイスを構
成モードにするための、プログラマブルロジックデバイ
スにおけるＪＴＡＧ回路の使用。
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| US4924597P | 1997-06-10 | 1997-06-10 | |
| US4924697P | 1997-06-10 | 1997-06-10 | |
| US4924797P | 1997-06-10 | 1997-06-10 | |
| US4927597P | 1997-06-10 | 1997-06-10 | |
| US5299097P | 1997-06-10 | 1997-06-10 | |
| US60/049246 | 1997-06-10 | ||
| US60/052990 | 1997-06-10 | ||
| US60/049243 | 1997-06-10 | ||
| US60/050953 | 1997-06-10 | ||
| US60/049478 | 1997-06-10 | ||
| US60/049247 | 1997-06-10 | ||
| US60/049275 | 1997-06-10 | ||
| US60/049245 | 1997-06-10 | ||
| US5095397P | 1997-06-13 | 1997-06-13 | |
| US4947897P | 1997-06-13 | 1997-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1172541A true JPH1172541A (ja) | 1999-03-16 |
Family
ID=27574345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160240A Withdrawn JPH1172541A (ja) | 1997-06-10 | 1998-06-09 | プログラマブル集積回路を構成する方法、プログラマブル集積回路、ｊｔａｇ回路の使用、およびｊｔａｇ命令レジスタに入力される命令の使用 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6421812B1 (ja) |
| EP (1) | EP0884599B1 (ja) |
| JP (1) | JPH1172541A (ja) |
| DE (1) | DE69831900T2 (ja) |
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