JPH11186996A - 位相乗り換え回路 - Google Patents

Abstract

(57)【要約】 【解決手段】 同期回路５は、入力データ１の各フレー
ム中の基準信号の位置を入力データ位置Ｐとしてデータ
ホールド部に送り込む。この入力データ位置Ｐと装置内
タイミング信号７とによって、入力データ１に対する装
置内タイミング信号７の遅れを求める。これを遅延量Ｄ
として可変遅延回路３に供給する。この遅延量Ｄに従っ
て、可変遅延回路３は入力データ１を遅延させて出力す
る。 【効果】 数値化された遅延量Ｄを受け入れて、入力デ
ータを遅延させて装置内データを得るため、ＦＩＦＯメ
モリのような大容量メモリを必要としない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送装置におい
て、比較的短周期のディジタルデータを受け入れて、そ
の位相をシフトさせ、出力側に転送する場合に適する位
相乗り換え回路に関する。

【０００２】

【従来の技術】例えば、ディジタル通信網におけるＳＴ
フレーム伝送路の終端においては、１フレームが８ビッ
ト構成のディジタルデータがシリアルに入力した場合
に、このデータの位相をシフトさせて出力側に送り出す
ことが行われている。このような処理を行う回路を位相
乗り換え回路と呼び、入力データを位相シフトに必要な
だけ蓄積してから出力するＦＩＦＯ（先入れ先出し）メ
モリを用いて構成している。

【０００３】この回路は、ＦＩＦＯメモリ中に入力デー
タを格納する前に、入力データ中の同期パターンを検出
する。その同期パターンを検出した位置は１つのフレー
ムの先頭位置である。これを入力タイミングに設定し
て、入力データを１フレームずつ順にＦＩＦＯメモリに
格納する。そして、出力側では、ＦＩＦＯメモリから出
力側のタイミング信号を用いて、入力順にそのデータを
取り出す。入力側のタイミング信号と出力側のタイミン
グ信号の位相がずれていても、この処理により出力側で
位相合わせができる。このようにして、入力データと出
力データの位相乗り換え処理が行われていた。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には次のような解決すべき課題があった。
入力するシリアルデータをＦＩＦＯメモリに所定量蓄積
し、そこから所定のタイミングで出力データを取り出す
という構成は、メモリ容量が大きくなる傾向がある。従
って、比較的短周期のＳＴフレームやベアラ信号等のデ
ータ伝送処理においては、ハードウェア構成が過剰にな
るという問題があった。

【０００５】更に、入力する信号中に位相乗り換えすべ
きフレームが多重化されたものについては、同一の機能
を持つ多数の位相乗り換え回路を組み合わせる必要があ
る。これでは回路構成が非常に複雑になり、無駄も多い
という問題があった。

【０００６】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉入力データを受け入れる装置の装置内タイミ
ング信号に対する、上記入力データの遅延量を算出する
遅延量算出部と、上記入力データを受け入れて、上記遅
延量算出部の出力する遅延量に相当する時間だけ入力デ
ータを遅延させて出力する可変遅延回路とを備えたこと
を特徴とする位相乗り換え回路。

【０００７】〈構成２〉構成１において、遅延量算出部
は、入力データを構成する各フレーム中の基準信号の位
置を検出して、これを入力データ位置として出力する同
期回路と、この同期回路の出力する入力データ位置を受
け入れて保持し、装置内タイミング信号の入力するタイ
ミングでその入力データ位置を、フレーム毎の遅延量と
して可変遅延回路に出力するデータホールド回路とを備
えたことを特徴とする位相乗り換え回路。

【０００８】〈構成３〉入力データを受け入れる装置の
装置内タイミング信号に対する、上記入力データの入力
タイミング信号の遅延量をフレーム毎に算出する遅延量
算出部と、上記入力データをフレーム毎に受け入れて、
上記遅延量算出部の出力する遅延量に相当する時間だけ
入力データをフレーム毎に遅延させて出力する可変遅延
回路とを備えたことを特徴とする位相乗り換え回路。

【０００９】〈構成４〉構成３において、遅延量算出部
は、入力データの入力タイミング信号によりカウントを
開始するカウンタを含む同期回路と、この同期回路の出
力するカウント値を装置内タイミング信号により保持し
て遅延量を得るデータホールド回路とを備えたことを特
徴とする位相乗り換え回路。

【００１０】〈構成５〉構成３において、遅延量算出部
には、入力データのフレーム毎の入力データ位置を順に
格納し、格納した順に出力する先入れ先出しメモリと、
この先入れ先出しメモリの出力を装置内タイミング信号
により保持して遅延量を得るデータホールド回路とを備
え、可変遅延回路には、入力データを受け入れて出力順
に配列する先入れ先出しメモリを備えたことを特徴とす
る位相乗り換え回路。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、本発明による位相乗り換え回路の
具体例を示すブロック図である。この図に示す回路は、
本発明の原理的な構成を示している。入力データ１は可
変遅延回路３において、所定の遅延量に相当する時間だ
け遅延されて装置内データ２として出力される。可変遅
延回路３には位相乗り換え処理部４が設けられている。
また、入力データ１を受け入れて、その特定の信号位置
を検出し、その信号位置に対応する信号を入力データ位
置Ｐとして出力する同期回路５が設けられている。ま
た、同期回路５の出力はデータホールド部６により一時
的に保持される。これが装置内タイミング信号の入力に
よってとりだされ、遅延量Ｄとして位相乗り換え処理部
４に向け出力される構成となっている。

【００１２】データホールド部６には、装置内データ２
の各フレームの転送を制御する装置内タイミング信号７
が入力する。また、同期回路５や位相乗り換え処理部
４、データホールド部６には、いずれも装置内の動作タ
イミングを制御する装置内クロック８が入力する構成に
なっている。

【００１３】従来は、可変遅延回路３の部分にＦＩＦＯ
が使用されていた。このＦＩＦＯは、シリアルに入力す
る入力データを１フレームずつ並べて保持し、位相のず
れに対応する時間だけずれたタイミングで各フレームを
出力側に取り出す。これを実現するためには、ＦＩＦＯ
メモリには位相の最大ずれ時間を考慮した十分な記憶容
量のものを用意する必要がある。例えば１フレームが８
ビットならば最大８ビット分の位相のずれがあるため、
少なくとも８フレーム分を記憶できる容量のＦＩＦＯメ
モリが必要となる。

【００１４】一方、この発明では可変遅延回路３を用い
ることから、例えば最もシンプルなものは、入力側と出
力側にそれぞれ８ビット分程度のバッファがあればよ
い。このように記憶容量を十分に小さくし、汎用の集積
回路を構成部品として用いることができる構成となって
いる。

【００１５】図２には、具体例１による位相乗り換え回
路の具体的な例を示すブロック図を図示した。図の可変
遅延回路３は、保持回路１１と選択出力回路１２とから
構成されている。そして、両者の回路には、それぞれ例
えば図中に示したような汎用のＩＣ（集積回路）が使用
される。

【００１６】図に示す同期回路５は、入力フレームの最
初のビットが入力するとカウントを開始し、入力フレー
ムの最後のビットまでカウントをしたら再びはじめから
カウントを行う図示しないカウンタを備える。このカウ
ント値を入力データ位置Ｐとして出力する。フレームの
長さが８ビットであれば、入力データ位置Ｐは３ビット
のディジタルデータで表現できる。これがデータホール
ド部６に入力する。データホールド部６も図に示すよう
な簡単なフリップフロップにより構成できる。そして、
入力データ位置Ｐがこのフリップフロップに保持され、
装置内タイミング信号７の入力するタイミングで選択出
力回路１２に向けてこの信号が出力されるという構成に
なっている。

【００１７】図３には、具体例１の回路の動作タイミン
グチャートを示す。この図を用いて、図２に示すような
具体例１の回路の動作を説明する。まず、図３の（ａ）
に示すような入力データが図２に示す可変遅延回路３と
同期回路５に入力する。可変遅延回路３に入力した入力
データ１は、例えば８ビットずつ保持回路１１にシリア
ルに入力し保持される。８ビット分のデータが入力する
と、このデータはパラレルに選択出力回路１２の側に転
送される。選択出力回路１２は、この８ビットの信号
を、データホールド部６の出力する遅延量に相当するビ
ット分だけシフトさせて装置内データ２として読み出し
ていく動作を行う。

【００１８】入力データ１の入力によって、同期回路５
は図３の（ｂ）に示すような入力タイミング信号を生成
する。更に、同期回路５に組み込まれた図示しないカウ
ンタは、この入力タイミング信号の立ち上がりの際に
“０”にリセットされて、その後（ｄ）に示す出力クロ
ックのタイミングで、順に１，２，３とカウントアップ
する。このカウント値は、“７”までカウントアップす
ると再び“０”に戻る。これによって、同期回路５から
はフレームの先頭位置から何番目のビットが現在シリア
ルに入力しているかという、入力データ位置Ｐに相当す
るデータが出力され、データホールド部６に入力する。

【００１９】一方、出力側からは出力側の装置内タイミ
ング信号７がデータホールド部６に入力する。図３の
（ｄ）に示すタイミングで出力タイミング信号がデータ
ホールド部６に入力すると、入力データ位置Ｐが“５”
のとき、装置内タイミング信号７が入力するから、
“５”という数値がデータホールド部６に保持される。
このデータが入力データに対する出力データの遅延量と
なり、これによって選択出力回路１２が制御される。即
ち、この遅延量に相当するビット数だけシフトした位置
から、選択出力回路１２に保持されたデータが順に読み
出される。その結果、図３に示す（ｃ）に示すように、
入力データを所定量だけ遅延した出力データが装置内デ
ータ２として取り出される。

【００２０】〈具体例１の効果〉可変遅延回路２に入力
データを受け入れて保持し、その入力データの装置内タ
イミング信号に対する遅れを検出して、その遅れに該当
する遅延量分だけ入力データを遅延させて取り出す構成
にしたので、入力データを大量に保持する回路が必要で
なく、小規模で単純な位相を乗り換え回路が実現する。
また、回路規模が小規模になるため、低消費電力化も可
能となる。なお、上記のように遅延量を得る同期回路５
やデータホールド部６のことを遅延量算出部と呼ぶこと
にするが、遅延量の算出方法は上記の例に限定されるも
のではない。

【００２１】〈具体例２〉次の例では、図２に示した具
体例１の回路動作を基本的な原理とし、フレームごとに
多重化された信号について同様の位相乗り換え処理がで
きるよう回路を構成した。図４には、具体例２による位
相乗り換え回路のブロック図を示す。この装置は、可変
遅延回路３に入力データ１をシリアルに順に受け入れな
がら、そのデータを並べ替えて、多重化されたデータの
分だけ保持する機能を持つデータ用ＦＩＦＯ１４を設け
ている。出力側の選択出力回路１２の構成は、具体例１
のものと同様である。また、入力データ１を受け入れる
同期回路１６の出力側には、具体例１で説明したのと同
様の入力データ位置Ｄを、多重化されたデータの数だけ
保持する位置用ＦＩＦＯ１７を設けた。

【００２２】同期回路１６の構成は具体例１のものとや
や異なるため別の符号を付した。入力データ１を受け入
れて装置内タイミング信号７の入力するタイミングで可
変遅延回路３に遅延量Ｄを供給する回路の部分は具体例
１のものと同様である。

【００２３】図５には、具体例２の回路の動作タイミン
グチャートを示す。図５（ａ）は装置内クロック、図５
（ｂ）は入力データである。入力データはこの図に示す
ように、例えば図の最上行の左から右方向にシリアルに
２０ビット分入力し、続いて次の第２行の２０ビットが
入力するといった順に図４に示すデータ用ＦＩＦＯ１４
に書き込まれて蓄積される。

【００２４】図３に示す具体例１の場合には、シリアル
に８ビットずつ入力する０番から７番までの番号を付し
た信号が１フレームを構成した。一方、この図の例で
は、図５の（ｂ）に示した入力データを縦方向に見たと
き、８ビットずつが１フレームを構成する。各フレーム
の（Ｆ）と表示したビットを基準信号とする。従って、
フレームごとの基準信号の位置が入力データ位置Ｐとな
る。このデータが同期回路１６から出力される。例え
ば、図５（ｂ）に示す例の場合、最初の１番左側の縦１
列を見ると、基準信号が１ビット目に存在する。従っ
て、同期回路１６の出力は“１”となる。また、左から
２番目の８ビット分の列に着目すると、基準信号の位置
は２番目のビットとなる。従って、同期回路１６からは
“２”という数値が出力される。

【００２５】図５（ｂ）の例でいえば、同期回路１６か
らはこのように１，２，４，７，６，５というように基
準信号の位置に相当するデータが位置用ＦＩＦＯ１７に
入力し保持される。一方、データ用ＦＩＦＯ１４には８
ビット×２０のデータを保持する。また、位置用ＦＩＦ
Ｏ１７は３ビット×２０のデータが保持される。位置用
ＦＩＦＯ１７に保持された入力データ位置Ｐは、順にデ
ータホールド部６に供給される。装置内タイミング信号
７がデータホールド部６に入力すると、これが遅延量Ｄ
として可変遅延回路３に供給される。可変遅延回路３の
選択出力回路の動作は具体例１と変わらない。

【００２６】なお、データ用ＦＩＦＯ１４には図５に示
した（ｂ）に示す入力データが１番上の第１行目から第
２行目、第３行目というような順に、左から右に向かう
方向にシリアルに入力する。これらはデータ用ＦＩＦＯ
１４に入力すると、１行ずつ順番に配列され、最終的に
図５（ｂ）に示したような内容のデータ配列が得られ
る。その後、図５（ｂ）に示す入力データを縦方向に見
た８ビットずつが選択出力回路１２から出力される。２
０フレームの入力データの各フレームのビットを具体例
１と同様にしてカウントするならば、同期回路１６に、
例えば２０個のカウンタを設けて、個別に入力データ位
置Ｐを得る構成としてもよい。

【００２７】しかしながら、これでは回路規模が大きく
なりすぎる。そこで、この図に示すように、同期回路１
６へシリアルに入力する入力データ中から基準信号の位
置を検出すると、これがそのつど順に位置用ＦＩＦＯ１
７に格納されていくようにする。従って、この具体例で
は、位置用ＦＩＦＯ１７の出力を同期回路１６へ８行分
８回戻すことによって、位置用ＦＩＦＯ１７に全ての基
準信号の位置が書き込まれる。これによって、その後、
位置用ＦＩＦＯ１７からは図５に示す最初の縦１列分８
ビットのデータの入力データ位置Ｐから順に各データの
入力位置Ｐがデータホールド部６に向けて出力されるこ
とになる。

【００２８】なお、以上の要領で、図５（ｂ）に示すよ
うに多重化された入力データの各フレームのデータが、
いずれも基準信号（Ｆ）の位置が先頭になるように位相
乗り換え処理されて、図５（ｃ）に示すような装置内デ
ータとなる。位置用ＦＩＦＯ１７とデータ用ＦＩＦＯ１
４とは、いずれも、図５（ｄ）に示した多重周期パルス
の入力タイミングで一括クリアされて、はじめの状態に
戻る。

【００２９】〈具体例２の効果〉以上のように、フレー
ムごとに多重化された入力データも、具体例１と同様に
して、入力データ位置Ｐを基準にした位相乗り換えを行
って、装置内データを得ることができる。また、こうし
た機能を最小限の記憶容量の可変遅延回路や同期回路や
データホールド部等によって実現することから、回路の
小規模化を図ることができる。これによって、一般的な
伝送装置においてＳＴフレームを有している伝送路の終
端に有効に利用することができる。

【００３０】〈具体例３〉図６には、具体例３による位
相乗り換え回路のブロック図を示す。ここでは、具体例
２の回路をより一般的な伝送装置における複数のＸ５０
マルチフレームの位相合わせにも利用できるような構成
とした。図に示すデータ用ＦＩＦＯ１４は、入力データ
の位相合わせの対象となるフレームのビット数分だけビ
ット幅が設定されている。具体例２の場合にはこのビッ
ト幅は８であったが、具体例３では例えば２０ビットで
ある。

【００３１】選択出力回路１５はこのビット幅に合わせ
たデータ受け入れ端子を有する構成のもので、その機能
自体は具体例１や具体例２に示したものと変わるところ
はない。同期回路１６、位置用ＦＩＦＯ１７、データホ
ールド部６等の構成は、具体例２の場合と同様である。

【００３２】図７には、具体例３の回路の動作タイミン
グチャートを示す。図７（ａ）には装置内クロックを示
す。この回路でも、入力データは、図７（ｂ）に示すよ
うに、左から右に向かって、一番上の行から順に行ごと
に順に入力する。即ち、図の左から右に向かう最上部の
１行分のデータを受け入れ、更にその次の行の１行分の
データを順に受け入れるというようにして、図７（ｂ）
に示す左上の８ビット分のデータから右下の８ビット分
のデータまでの入力を受け付ける。その要領は、具体例
２と同様である。ただし、データはシリアルに見て８ビ
ットを１単位としている。この周期で、図７（ｄ）に示
す多重周期パルスが出力される。

【００３３】こうして受け入れた信号は、図７（ｂ）に
示すように、縦方向に見た場合に、８ビットずつ、Ｆ
１，Ｆ２，Ｆ３，…Ｆ２０という順に配列されている。
この例では、８ビット×２０が１フレームとして扱われ
る。従って、８ビット分ずつを１単位として位相乗り換
えを行う。入力データの最も左にあるフレームのデータ
配列が正常とすれば、中央にあるフレームのデータ配列
はＦ１が下から４番目に存在する（図では隠れてい
る）。従って、そのデータ位置Ｐは上から数えて１６番
目とされ、具体例２と同様の位相乗り換えが行われる。

【００３４】このように、８ビットを１単位とし、これ
が図の縦方向に見て任意の数だけ配列されるというデー
タ構成は、低速の伝送装置即ち低速端末インタフェース
に比較的一般的なものである。従って、本発明はこのよ
うな低速装置に対しても広く利用することが可能にな
る。

【００３５】〈具体例３の効果〉１ビット単位で多重化
されたデータだけでなく、例えば８ビット単位で多重化
されたデータについても比較的小容量のＦＩＦＯを用
い、遅延量に基づいて多重化されたデータの組み合せ毎
に所定のタイミングで出力データを得ることができる。
これにより、メモリ容量を小容量化し、小型化ができる
一方、比較的簡単な構成で多重化処理を行うことができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明による位相乗り換え回路のブロック図で
ある。

【図２】具体例１による位相乗り換え回路のブロック図
である。

【図３】具体例１の回路の動作タイミングチャートであ
る。

【図４】具体例２による位相乗り換え回路ブロック図で
ある。

【図５】具体例２の回路の動作タイミングチャートであ
る。

【図６】具体例３による位相乗り換え回路のブロック図
である。

【図７】具体例３の回路の動作タイミングチャートであ
る。

【符号の説明】

１ 入力データ ２ 装置内データ ３ 可変遅延回路 ５ 同期回路 ６ データホールド部 ７ 装置内タイミング信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力データを受け入れる装置の装置内タ
   イミング信号に対する、前記入力データの遅延量を算出
   する遅延量算出部と、 前記入力データを受け入れて、前記遅延量算出部の出力
   する遅延量に相当する時間だけ入力データを遅延させて
   出力する可変遅延回路とを備えたことを特徴とする位相
   乗り換え回路。
2. 【請求項２】 請求項１において、 遅延量算出部は、 入力データを構成する各フレーム中の基準信号の位置を
   検出して、これを入力データ位置として出力する同期回
   路と、この同期回路の出力する入力データ位置を受け入
   れて保持し、装置内タイミング信号の入力するタイミン
   グでその入力データ位置を、フレーム毎の遅延量として
   可変遅延回路に出力するデータホールド回路とを備えた
   ことを特徴とする位相乗り換え回路。
3. 【請求項３】 入力データを受け入れる装置の装置内タ
   イミング信号に対する、前記入力データの入力タイミン
   グ信号の遅延量をフレーム毎に算出する遅延量算出部
   と、 前記入力データをフレーム毎に受け入れて、前記遅延量
   算出部の出力する遅延量に相当する時間だけ入力データ
   をフレーム毎に遅延させて出力する可変遅延回路とを備
   えたことを特徴とする位相乗り換え回路。
4. 【請求項４】 請求項３において、 遅延量算出部は、 入力データの入力タイミング信号によりカウントを開始
   するカウンタを含む同期回路と、この同期回路の出力す
   るカウント値を装置内タイミング信号により保持して遅
   延量を得るデータホールド回路とを備えたことを特徴と
   する位相乗り換え回路。
5. 【請求項５】 請求項３において、 遅延量算出部には、入力データのフレーム毎の入力デー
   タ位置を順に格納し、格納した順に出力する先入れ先出
   しメモリと、この先入れ先出しメモリの出力を装置内タ
   イミング信号により保持して遅延量を得るデータホール
   ド回路とを備え、 可変遅延回路には、入力データを受け入れて出力順に配
   列する先入れ先出しメモリを備えたことを特徴とする位
   相乗り換え回路。