JPH11186391A - Semiconductor device and manufacture thereof - Google Patents
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- JPH11186391A JPH11186391A JP35733997A JP35733997A JPH11186391A JP H11186391 A JPH11186391 A JP H11186391A JP 35733997 A JP35733997 A JP 35733997A JP 35733997 A JP35733997 A JP 35733997A JP H11186391 A JPH11186391 A JP H11186391A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、配線構造、特にデ
ュアルダマシンタイプの配線構造を有する半導体装置お
よびその製造方法に関する。The present invention relates to a wiring structure, and more particularly to a semiconductor device having a dual damascene type wiring structure and a method of manufacturing the same.
【0002】[0002]
【従来の技術】現在の超大規模集積回路(ULSIC)
では、一般に三層以上の金属配線を相互に接続してなる
多層配線が用いられている。従来、この種の多層配線は
以下のようにして形成していた。2. Description of the Related Art Present Ultra Large Scale Integrated Circuit (ULSIC)
In general, a multi-layer wiring formed by connecting three or more layers of metal wiring to each other is used. Conventionally, this kind of multilayer wiring has been formed as follows.
【0003】まず、第1の金属配線となる金属膜上にフ
ォトレジストを塗布した後、このフォトレジストをフォ
トリソグラフィにより露光、現像して、上記金属配線の
パターンを有するフォトレジストパターンを形成する。First, after a photoresist is applied on a metal film to be a first metal wiring, the photoresist is exposed and developed by photolithography to form a photoresist pattern having the pattern of the metal wiring.
【0004】次にフォトレジストパターンをマスクにし
て金属膜を異方性エッチングし、金属膜にフォトレジス
トパターンのパターンを転写して、金属配線を形成す
る。この後、フォトレジストパターンを剥離して、第1
の金属配線が完成する。Next, the metal film is anisotropically etched using the photoresist pattern as a mask, and the pattern of the photoresist pattern is transferred to the metal film to form a metal wiring. Thereafter, the photoresist pattern is peeled off and the first
Metal wiring is completed.
【0005】次に第1の金属配線を覆うように全面に第
1の層間絶縁膜を形成した後、フォトリソグラフィとエ
ッチングを用いて第1の金属配線に達するヴィアホール
を上記層間絶縁膜に形成する。Next, after forming a first interlayer insulating film over the entire surface so as to cover the first metal wiring, a via hole reaching the first metal wiring is formed in the interlayer insulating film by photolithography and etching. I do.
【0006】次にヴィアホール内に金属を埋め込んで接
続プラグ電極を形成した後、第1の金属配線と同様な方
法により、第2の金属配線を形成する。この第2の金属
配線は接続プラグ電極を介して第1の金属配線と接続す
る。Next, after a metal is buried in the via hole to form a connection plug electrode, a second metal wiring is formed in the same manner as the first metal wiring. This second metal wiring is connected to the first metal wiring via the connection plug electrode.
【0007】以上に述べた一連の工程を必要な回数だけ
繰り返すことにより、多層配線が完成する。しかしなが
ら、この種の従来の多層配線の形成方法は、高集積化に
伴って、以下の2つの問題が顕著となる。 (1)高集積化に伴って、金属配線のパターンは細かく
なる。したがって、高集積化に伴って、金属膜をエッチ
ングして金属配線を形成することが次第に困難になって
いく。 (2)高集積化に伴って、金属配線間の幅が狭くなる。
したがって、高集積化に伴って、金属配線間の空隙(ボ
イド)を層間絶縁膜で完全に埋め尽くすことが次第に困
難になっていく、この種のボイドは、信頼性の低下を招
く原因となる。By repeating the series of steps described above as many times as necessary, a multilayer wiring is completed. However, in the conventional method of forming a multilayer wiring of this kind, the following two problems become remarkable as the degree of integration increases. (1) With higher integration, the pattern of the metal wiring becomes finer. Therefore, as the degree of integration increases, it becomes increasingly difficult to form a metal wiring by etching a metal film. (2) As the degree of integration increases, the width between metal wires decreases.
Therefore, it becomes increasingly difficult to completely fill voids between metal wirings with an interlayer insulating film with the increase in integration. This kind of void causes a decrease in reliability. .
【0008】このような問題を解決するために、金属配
線および接続プラグ電極の製造方法として、いわゆるデ
ュアルダマシン・プロセスが提案されている。以下にデ
ュアル・ダマシンプロセスを概説する。In order to solve such a problem, a so-called dual damascene process has been proposed as a method for manufacturing a metal wiring and a connection plug electrode. The dual damascene process is outlined below.
【0009】まず、図7(a)に示すように、第1の層
間絶縁膜811 に第1の金属配線82を形成する。この
金属配線82自身も以下に述べるデュアル・ダマシンプ
ロセスにより形成したものである。First, as shown in FIG. 7A, a first metal wiring 82 is formed on a first interlayer insulating film 811. The metal wiring 82 itself is also formed by a dual damascene process described below.
【0010】次に図7(b)に示すように、全面に第2
の層間絶縁膜812 を形成する。層間絶縁膜812 の厚
さは、後で形成するヴィアホール84の深さと第2の金
属配線(配線溝)との合計に等しく、例えば0.5〜5
μmの範囲の値である。[0010] Next, as shown in FIG.
Forming an interlayer insulating film 81 2. The thickness of the interlayer insulating film 81 2 is equal to the sum of the depth and the second metal interconnection of the via hole 84 (the wiring grooves) forming later, for example from 0.5 to 5
The value is in the range of μm.
【0011】次に図7(c)に示すように、ヴィアホー
ル形成用のフォトレジストパターン83を形成した後、
このフォトレジストパターン83をマスクにして、層間
絶縁膜812 をRIE法にてエッチングし、金属配線8
2に達するヴィアホール84を形成する。この後、フォ
トレジストパターン83を剥離する。Next, as shown in FIG. 7C, after a photoresist pattern 83 for forming a via hole is formed,
And the photoresist pattern 83 as a mask, and etching the interlayer insulating film 81 2 by RIE, metal wires 8
A via hole 84 is formed to reach No. 2. Thereafter, the photoresist pattern 83 is stripped.
【0012】次に図7(d)に示すように、配線溝形成
用のフォトレジストパターン85を形成した後、このフ
ォトレジストパターン85をマスクにして、層間絶縁膜
812 をRIE法にてエッチングし、ヴィアホール84
を介して金属配線82に接続する配線溝86を形成す
る。この配線溝86の深さは、次の工程で形成する金属
膜87からなる第2の金属配線の膜厚の設計値と等し
く、例えば0.1〜3μmの範囲の値である。この後、
フォトレジストパターン85を剥離する。[0012] Next, as shown in FIG. 7 (d), after forming a photoresist pattern 85 for forming a wiring trench, and the photoresist pattern 85 as a mask, etching the interlayer insulating film 81 2 by RIE And via hole 84
Then, a wiring groove 86 connected to the metal wiring 82 is formed. The depth of the wiring groove 86 is equal to the design value of the thickness of the second metal wiring formed of the metal film 87 formed in the next step, and is, for example, a value in the range of 0.1 to 3 μm. After this,
The photoresist pattern 85 is stripped.
【0013】次に図7(e)に示すように、接続プラグ
電極および第2の金属配線となる金属膜87をヴィアホ
ール84および配線溝86の内部を埋め込むように全面
に形成する。Next, as shown in FIG. 7E, a metal film 87 to be a connection plug electrode and a second metal wiring is formed on the entire surface so as to fill the via hole 84 and the wiring groove 86.
【0014】この金属膜87は、例えばCVD法または
PVD法を用いて形成する。また、金属膜87の材料と
しては、例えばタングステン、アルミニウム、銅、アル
ミニウムと銅の合金などを用いることができる。The metal film 87 is formed by using, for example, a CVD method or a PVD method. As the material of the metal film 87, for example, tungsten, aluminum, copper, an alloy of aluminum and copper, or the like can be used.
【0015】ここで、金属膜87を形成する前に、ヴィ
アホール84および配線溝86の表面に窒化チタン、タ
ングステン窒化シリコン、ニオブ、タンタル等の金属や
合金からなる薄膜や積層薄膜を形成することも一般に行
なわれている。これらもCVD法またはPVD法で形成
されるものであり、上記積層膜または積層薄膜の目的は
金属膜87の堆積の促進や金属膜87の構成金属の層間
絶縁膜812 などへの拡散を防止することにある。Here, before the metal film 87 is formed, a thin film or a laminated thin film made of a metal or alloy such as titanium nitride, tungsten silicon nitride, niobium or tantalum is formed on the surface of the via hole 84 and the wiring groove 86. Is also commonly practiced. These are also intended to be formed by a CVD method or a PVD method, the laminated film or the purpose of the laminated thin films prevent the diffusion of the like interlayer insulating film 81 2 of the constituent metals of the promotion and metal film 87 deposited metal film 87 Is to do.
【0016】最後に、図7(f)に示すように、ヴィア
ホール84および配線溝86の外の不要な金属膜87を
除去することにより、金属膜87からなる第2の金属配
線および接続プラグ電極がそれぞれ配線溝86およびヴ
ィアホール84内に同時に形成される。Finally, as shown in FIG. 7F, by removing the unnecessary metal film 87 outside the via hole 84 and the wiring groove 86, the second metal wiring and the connection plug made of the metal film 87 are removed. Electrodes are simultaneously formed in the wiring groove 86 and the via hole 84, respectively.
【0017】以上に述べた一連の工程を必要な回数だけ
繰り返すことにより、多層配線が完成する。デュアルダ
マシン・プロセスは、先に述べた2つの問題を解決して
いる。By repeating the series of steps described above as many times as necessary, a multilayer wiring is completed. The dual damascene process solves the two problems mentioned above.
【0018】すなわち、デュアルダマシン・プロセスで
は、配線溝に金属膜87を埋め込むことにより第2の金
属配線を形成しているため、金属膜をエッチングして微
細なパターンを形成することに関連する困難を避けるこ
とができる。That is, in the dual damascene process, since the second metal wiring is formed by embedding the metal film 87 in the wiring groove, it is difficult to form a fine pattern by etching the metal film. Can be avoided.
【0019】また、配線溝86内に金属膜87を埋め込
んで第2の金属配線を形成していることから、第2の金
属配線を形成すると同時に第2の金属配線の間は層間絶
縁膜812 で埋め込まれるので、信頼性の低下の原因と
なるボイドの発生を防止することができる。Since the metal film 87 is buried in the wiring groove 86 to form the second metal wiring, an interlayer insulating film 81 is formed between the second metal wiring and the second metal wiring at the same time as forming the second metal wiring. Since it is buried with 2 , it is possible to prevent the generation of voids that cause a reduction in reliability.
【0020】しかしながら、デュアルダマシン・プロセ
スには、以下に説明する別な問題がある。現在の超大規
模集積回路では空間を節約して集積密度を高めている。
このためには、例えばヴィアホール84の幅とその下の
金属配線82の幅を等しく設計することが好ましい。し
かし、ヴィアホール84の位置とその下の金属配線82
の位置を完全に一致させることは困難である。However, the dual damascene process has another problem which will be described below. Current ultra-large-scale integrated circuits save space and increase integration density.
For this purpose, for example, it is preferable to design the width of the via hole 84 equal to the width of the metal wiring 82 thereunder. However, the position of the via hole 84 and the metal wiring
It is difficult to completely match the positions of.
【0021】一方、層間絶縁膜812 のエッチング速度
には面内でばらつきがあるので、ヴィアホール84を確
実に形成するためには層間絶縁膜812 をオーバーエッ
チングする必要がある。Meanwhile, the etching rate of the interlayer insulating film 81 2 because there are variations in the surface, in order to reliably form the via hole 84, it is necessary to over-etching the interlayer insulating film 81 2.
【0022】したがって、層間絶縁膜812 のエッチン
グ速度の速いところでは、その下の層間絶縁膜811 も
エッチングされ、このエッチングされた部分は、金属膜
87により埋め込まれない可能性がある。Therefore, where the etching rate of the interlayer insulating film 81 2 is high, the interlayer insulating film 81 1 thereunder is also etched, and the etched portion may not be filled with the metal film 87.
【0023】その結果、図8に示すように、ヴィアホー
ル84下の金属配線82の近傍の層間絶縁膜811 に
は、信頼性の低下の原因となるボイド88が発生する可
能性がある。[0023] As a result, as shown in FIG. 8, the interlayer insulating film 81 1 in the vicinity of the via hole 84 below the metal wiring 82, there is a possibility that the voids 88 cause a reduction in reliability occur.
【0024】第2の問題は、図8に示すように、深さの
異なる配線溝86が形成される可能性があることであ
る。その理由は層間絶縁膜812 のエッチング速度が面
内で均一でないことと、仮に均一であったとしても幅や
密度の異なる配線溝を形成する場合にはエッチング速度
が面内でばらつく可能性があるからである。A second problem is that, as shown in FIG. 8, wiring grooves 86 having different depths may be formed. And that the reason for the etching rate of the interlayer insulating film 81 2 is not uniform in the plane, if possible that the etching rate varies in a plane even in the case of forming a different wiring groove width and density as was uniform Because there is.
【0025】既に述べたように、配線溝86の深さに
は、第2の金属配線の膜厚の設計値が選ばれている。し
たがって、層間絶縁膜812 のエッチング速度が面内で
不均一だと、設計値とは異なる深さの配線溝86が形成
される。その結果、金属配線82の抵抗値はばらついて
しまう。As described above, the design value of the thickness of the second metal wiring is selected for the depth of the wiring groove 86. Therefore, the etching rate of the interlayer insulating film 81 2 is that's not uniform in the plane, the wiring grooves 86 of different depths are formed from the design value. As a result, the resistance value of the metal wiring 82 varies.
【0026】従来の方法の場合、金属膜をエッチングし
て金属配線を形成していたので、金属配線の抵抗値のば
らつきは、金属膜の膜厚のばらつきで決定される。これ
に対してデュアルダマシン・プロセスの場合、第2の金
属配線82の抵抗値のばらつきは、層間絶縁膜812 の
エッチング速度のばらつきで決定される。In the case of the conventional method, since the metal film is etched to form the metal wiring, the variation in the resistance value of the metal wiring is determined by the variation in the thickness of the metal film. For dual damascene process contrast, variation in the resistance value of the second metal wiring 82 is determined by the variation of the etching rate of the interlayer insulating film 81 2.
【0027】一般に、金属膜の膜厚の制御の方が絶縁膜
のエッチング速度の制御よりも容易なので、従来の方法
よりもデュアルダマシン・プロセスの方が、金属配線の
抵抗値のばらつきが大きいことが予想される。したがっ
て、デュアルダマシンプロセスでは、超大規模集積回路
の全体的な性能の変動が許容範囲を超えてしまう可能性
がある。Generally, the control of the thickness of the metal film is easier than the control of the etching rate of the insulating film. Therefore, the variation in the resistance value of the metal wiring is larger in the dual damascene process than in the conventional method. Is expected. Therefore, in the dual damascene process, the variation in the overall performance of the very large-scale integrated circuit may exceed an allowable range.
【0028】[0028]
【発明が解決しようとする課題】上述の如く、従来のデ
ュアルダマシン・プロセスは、ヴィアホール下の金属配
線近傍の層間絶縁膜に信頼性の低下の原因となるボイド
が発生するという問題があった。また、異なる深さの配
線溝が形成されて、金属配線の抵抗がばらつくという問
題があった。As described above, the conventional dual damascene process has a problem that voids are generated in the interlayer insulating film near the metal wiring below the via hole, which causes a reduction in reliability. . Further, there is a problem that wiring grooves having different depths are formed, and the resistance of the metal wiring varies.
【0029】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ボイドの発生および配
線層の抵抗のばらつきを防止できる多層配線を有する半
導体装置およびその製造方法を提供することにある。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device having a multilayer wiring capable of preventing generation of voids and variation in resistance of a wiring layer, and a method of manufacturing the same. Is to do.
【0030】[0030]
【課題を解決するための手段】[構成]上記目的を達成
するために、本発明に係る半導体装置(請求項1)は、
半導体基板に形成された第1の配線層と、前記半導体基
板上に順次形成され、かつ前記第1の配線層に達する接
続孔を有する第1、第2および第3の絶縁膜と、前記第
3の絶縁膜上に形成され、かつ前記接続孔を介して前記
第1の配線層に達する配線溝を有する第4の絶縁膜と、
前記接続孔および前記配線溝の内部に形成された接続プ
ラグ電極および第2の配線層としての導電膜とを備えて
なり、前記第1の絶縁膜と前記第2の絶縁膜とが互いに
異なる材料からなる絶縁膜であり、かつ前記第3の絶縁
膜と前記第4の絶縁膜とが互いに異なる材料からなる絶
縁膜であることを特徴とする。Means for Solving the Problems [Structure] In order to achieve the above object, a semiconductor device according to the present invention (claim 1)
A first wiring layer formed on a semiconductor substrate, first, second, and third insulating films sequentially formed on the semiconductor substrate and having connection holes reaching the first wiring layer; A fourth insulating film formed on the insulating film of No. 3 and having a wiring groove reaching the first wiring layer through the connection hole;
A connection plug electrode formed inside the connection hole and the wiring groove; and a conductive film as a second wiring layer, wherein the first insulating film and the second insulating film are made of different materials. And the third insulating film and the fourth insulating film are insulating films made of different materials from each other.
【0031】ここで、第1の配線層は、例えば半導体基
板上の層間絶縁膜に埋込み形成された金属配線、または
半導体基板の表面に形成されたソース(ドレイン)拡散
層などの不純物拡散層である。Here, the first wiring layer is, for example, a metal wiring buried in an interlayer insulating film on a semiconductor substrate or an impurity diffusion layer such as a source (drain) diffusion layer formed on the surface of the semiconductor substrate. is there.
【0032】また、第2、第4の絶縁膜として酸化シリ
コン膜を用いた場合には、第1、第3の絶縁膜としては
例えば窒化シリコン膜を用いることができる。上記配線
溝は、第3の絶縁膜を貫通して第2の絶縁膜の途中の深
さまで形成されていることが好ましい(請求項2)。When a silicon oxide film is used as the second and fourth insulating films, for example, a silicon nitride film can be used as the first and third insulating films. It is preferable that the wiring groove penetrates through the third insulating film and is formed to a certain depth in the second insulating film.
【0033】さらに、第1の絶縁膜と第1の配線層との
間には、第1の絶縁膜よりも誘電率の低い第5の絶縁膜
が形成されていることが好ましい(請求項3)。また、
本発明に係る半導体装置の製造方法(請求項4)は、半
導体基板に第1の配線層を形成する工程と、前記半導体
基板上に、前記第1の配線層を覆うように、第1の絶縁
膜、この第1の絶縁膜と材料が異なる第2の絶縁膜、第
3の絶縁膜、この第3の絶縁膜と材料が異なる第4の絶
縁膜を順次形成する工程と、前記第4、第3、第2およ
び第1の絶縁膜を順次エッチングして、これらの絶縁膜
に前記第1の配線層に達する接続孔を形成する工程であ
って、前記第4、第3、第2の絶縁膜を順次エッチング
して、前記第4および第3の絶縁膜を貫通し、かつ前記
第2の絶縁膜を貫通しない溝を形成し、次に前記第1の
絶縁膜が実質的にエッチングされないエッチング条件
で、前記溝の底部の前記第2の絶縁膜をオーバーエッチ
ングして除去し、次にエッチング条件を変えて、前記溝
の底部の前記第1の絶縁膜をエッチングして除去するこ
とにより、前記接続孔を形成する工程と、前記接続孔を
形成する前または形成した後に、前記第3の絶縁膜が実
質的にエッチングされないエッチング条件で、前記第4
の絶縁膜をオーバーエッチングして、前記接続孔を介し
て前記第1の配線層に達する配線溝を前記第4の絶縁膜
に形成する工程と、前記接続孔および前記配線溝の内部
を導電膜で埋め込んで、接続プラグ電極および第2の配
線層を形成する工程を有することを特徴とする。Preferably, a fifth insulating film having a lower dielectric constant than the first insulating film is formed between the first insulating film and the first wiring layer. ). Also,
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first wiring layer on a semiconductor substrate; and forming a first wiring layer on the semiconductor substrate so as to cover the first wiring layer. Forming an insulating film, a second insulating film having a different material from the first insulating film, a third insulating film, and a fourth insulating film having a different material from the third insulating film; , Third, second, and first insulating films are sequentially etched to form connection holes in the insulating films that reach the first wiring layer, wherein the fourth, third, and second insulating films are formed. Are sequentially etched to form a groove penetrating the fourth and third insulating films but not penetrating the second insulating film, and then the first insulating film is substantially etched. Under the etching conditions that are not performed, the second insulating film at the bottom of the groove is removed by over-etching, Changing the etching conditions to remove the first insulating film at the bottom of the groove by etching to form the connection hole; and forming the third hole before or after forming the connection hole. Under the etching conditions in which the insulating film is not substantially etched,
Forming an interconnect groove reaching the first wiring layer through the connection hole in the fourth insulating film by over-etching the insulating film, and forming a conductive film inside the connection hole and the interconnect groove. And forming a connection plug electrode and a second wiring layer.
【0034】ここで、上記エッチング条件は、例えばR
IE法によるエッチングの場合であれば、エッチングガ
スを変えることにより実現する。具体的には、第2、第
4の絶縁膜として酸化シリコン膜を用い、第1、第3の
絶縁膜としては窒化シリコン膜を用いた場合には、酸化
シリコン膜および窒化シリコン膜をエッチングするに
は、エッチングガスとしてCF4 ガスとO2 ガスとの混
合ガスを用いる。また、酸化シリコン膜を選択的にエッ
チングするには、C4 F8 ガスとCOガスとの混合ガス
を用いる また、本発明に係る他の半導体装置の製造方法(請求項
5)は、半導体基板に第1の配線層を形成する工程と、
前記半導体基板上に、前記第1の配線層を覆うように、
第1の絶縁膜、この第1の絶縁膜と材料が異なる第2の
絶縁膜、第3の絶縁膜、この第3の絶縁膜と材料が異な
る第4の絶縁膜を順次形成する工程と、前記第4、第
3、第2および第1の絶縁膜を順次エッチングして、こ
れらの絶縁膜に前記第1の配線層に達する接続孔を形成
する工程であって、前記第4、第3、第2の絶縁膜を順
次エッチングして、前記第4および第3の絶縁膜を貫通
し、かつ前記第2の絶縁膜を貫通しない溝を形成し、次
に前記第1の絶縁膜が実質的にエッチングされないエッ
チング条件で、前記溝の底部の前記第2の絶縁膜をオー
バーエッチングして除去し、次にエッチング条件を変え
て、前記溝の底部の前記第1の絶縁膜をエッチングして
除去することにより、前記接続孔を形成する工程と、前
記接続孔を形成する前または形成した後に、前記第3の
絶縁膜が実質的にエッチングされないエッチング条件
で、前記第4の絶縁膜をオーバーエッチングして該第4
の絶縁膜に貫通孔を形成し、次にエッチング条件を変え
て、前記貫通孔の下の第3の絶縁膜をエッチング除去
し、さらにその下の前記第2の絶縁膜の途中までエッチ
ングすることにより、前記第4、第3および第2の絶縁
膜に前記接続孔を介して前記第1の配線層に達する配線
溝を形成する工程と、前記接続孔および前記配線溝の内
部を導電膜で埋め込んで、接続プラグ電極および第2の
配線層を形成する工程とを有することを特徴とする。Here, the etching conditions are, for example, R
In the case of the etching by the IE method, it is realized by changing the etching gas. Specifically, when a silicon oxide film is used as the second and fourth insulating films and a silicon nitride film is used as the first and third insulating films, the silicon oxide film and the silicon nitride film are etched. For this, a mixed gas of CF 4 gas and O 2 gas is used as an etching gas. Further, in order to selectively etch the silicon oxide film, a mixed gas of C 4 F 8 gas and CO gas is used. Another method of manufacturing a semiconductor device according to the present invention (claim 5) Forming a first wiring layer in
On the semiconductor substrate, covering the first wiring layer,
Sequentially forming a first insulating film, a second insulating film different in material from the first insulating film, a third insulating film, and a fourth insulating film different in material from the third insulating film; A step of sequentially etching the fourth, third, second, and first insulating films to form connection holes reaching the first wiring layer in these insulating films; The second insulating film is sequentially etched to form a groove penetrating the fourth and third insulating films but not penetrating the second insulating film, and then the first insulating film is substantially Under etching conditions that are not etched, the second insulating film at the bottom of the groove is over-etched and removed, and then the etching condition is changed to etch the first insulating film at the bottom of the groove. Forming the connection hole by removing, and forming the connection hole Or after forming, under the etching condition in which the third insulating film is not substantially etched, fourth and over-etching the fourth insulating film
Forming a through hole in the insulating film, and then etching the third insulating film below the through hole by changing etching conditions, and further etching halfway through the second insulating film therebelow. Forming a wiring groove reaching the first wiring layer through the connection hole in the fourth, third, and second insulating films; and forming a conductive film inside the connection hole and the wiring groove. Burying to form a connection plug electrode and a second wiring layer.
【0035】ここで、半導体基板上に第1の絶縁膜より
も誘電率の低い第5の絶縁膜を形成した後に第1の絶縁
膜を形成し、かつ溝の底部の第1の絶縁膜をエッチング
して除去した後、溝の底部の第5の絶縁膜をエッチング
して除去することにより接続孔を形成することが好まし
い(請求項6)。Here, after forming a fifth insulating film having a lower dielectric constant than the first insulating film on the semiconductor substrate, the first insulating film is formed, and the first insulating film at the bottom of the groove is formed. After the etching, the connection hole is preferably formed by etching and removing the fifth insulating film at the bottom of the groove (claim 6).
【0036】[作用]本発明(請求項1〜3)の如き構
成の半導体装置であれば、本発明(請求項4〜6)の半
導体装置の製造方法により、上述した問題を招くことな
く製造することができる。[Operation] According to the semiconductor device having the structure as described in the present invention (claims 1 to 3), the semiconductor device can be manufactured by the method for manufacturing a semiconductor device according to the present invention (claims 4 to 6) without causing the above-described problems. can do.
【0037】すなわち、接続孔を形成する工程におい
て、第2の絶縁膜をオーバーエッチングする際に、第1
の絶縁膜がエッチングストッパとして機能する。したが
って、上記オーバーエッチングの際に用いるマスクに合
せずれが生じても、第1の絶縁膜の下地がエッチングさ
れることがないので、第2の絶縁膜をオーバーエッチン
グしても上記下地にボイドが形成されることを防止でき
る。That is, in the step of forming the connection hole, when the second insulating film is over-etched,
The insulating film functions as an etching stopper. Therefore, even if the mask used in the over-etching is misaligned, the base of the first insulating film is not etched, and voids are formed in the base even when the second insulating film is over-etched. It can be prevented from being formed.
【0038】また、第1の絶縁膜を薄く形成すれば、第
1の絶縁膜をエッチング除去する際に上記下地がエッチ
ングされてボイドが形成されることを効果的に防止する
ことができる。If the first insulating film is formed thin, it is possible to effectively prevent the formation of voids due to the etching of the base when the first insulating film is removed by etching.
【0039】また、配線溝を形成する工程において、第
4の絶縁膜をエッチングする際に、第3の絶縁膜がエッ
チングストッパとして機能する。したがって、第4の絶
縁膜をオーバーエッチングすることにより、深さが第4
の絶縁膜の膜厚と同じ配線溝を形成できる。In the step of forming the wiring groove, when the fourth insulating film is etched, the third insulating film functions as an etching stopper. Therefore, the fourth insulating film is over-etched so that
The wiring groove having the same thickness as that of the insulating film can be formed.
【0040】なお、本発明(請求項5など)の場合に
は、第3、第2の絶縁膜もエッチングするので、これに
よって配線溝の深さにばらつきが起こる可能性がある
が、第3の絶縁膜を薄く形成し、第2の絶縁膜のエッチ
ング量を少なくすれば実用上問題はない。In the case of the present invention (claim 5 and the like), the third and second insulating films are also etched, which may cause variations in the depth of the wiring groove. There is no practical problem if the insulating film is formed thin and the etching amount of the second insulating film is reduced.
【0041】また、本発明(請求項2,5)は、さらに
以下のような作用効果を奏する。すなわち、本発明の場
合、第3の絶縁膜として第4の絶縁膜よりも誘電率の高
い絶縁膜を用いても、第2の配線層の底面にはこのよう
な誘電率の高い絶縁膜が存在しなくなるので、配線層間
の寄生容量の増加を抑制できるようになる。Further, the present invention (claims 2 and 5) has the following operation and effects. That is, in the case of the present invention, even when an insulating film having a higher dielectric constant than the fourth insulating film is used as the third insulating film, such an insulating film having a high dielectric constant is formed on the bottom surface of the second wiring layer. Since it no longer exists, an increase in parasitic capacitance between wiring layers can be suppressed.
【0042】また、本発明(請求項3,6)は、さらに
以下のような作用効果を奏する。すなわち、本発明の場
合、第1の絶縁膜として第2の絶縁膜よりも誘電率の高
い絶縁膜を用いても、第1の絶縁膜と第1の配線層との
間には、第1の絶縁膜よりも誘電率の低い第5の絶縁膜
が形成されているので、配線層間の寄生容量の増加を抑
制できるようになる。Further, the present invention (claims 3 and 6) has the following operation and effects. That is, in the case of the present invention, even if an insulating film having a higher dielectric constant than the second insulating film is used as the first insulating film, the first insulating film and the first wiring layer have a first insulating film. Since the fifth insulating film having a lower dielectric constant than that of the first insulating film is formed, an increase in parasitic capacitance between wiring layers can be suppressed.
【0043】[0043]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態(以下、実施形態という)を説明する。 (第1の実施形態)図1、図2は、本発明の第1の実施
形態に係るデュアルダマシン・プロセスを示す工程断面
図である。Embodiments of the present invention (hereinafter, referred to as embodiments) will be described below with reference to the drawings. (First Embodiment) FIGS. 1 and 2 are process sectional views showing a dual damascene process according to a first embodiment of the present invention.
【0044】まず、図1(a)に示すように、SiO2
からなる第1の層間絶縁膜11 に第1の金属配線2を埋
込み形成する。層間絶縁膜11 は図示しないシリコン基
板上に形成されたものである。金属配線2自身も以下に
述べる本実施形態のデュアルダマシン・プロセスにより
形成したものである。[0044] First, as shown in FIG. 1 (a), SiO 2
A first metal wiring 2 buried in the first interlayer insulating film 1 1 made of. Interlayer insulating film 1 1 are those formed on a silicon substrate (not shown). The metal wiring 2 itself is also formed by the dual damascene process of the present embodiment described below.
【0045】次に図1(b)に示すように、全面に第1
のエッチングストッパ膜31 を形成する。このエッチン
グストッパ膜31 は、エッチング条件によって、層間絶
縁膜11 よりも十分に遅いエッチング速度またはほぼ同
じエッチング速度でエッチングできる絶縁膜である。本
実施形態では、エッチングストッパ膜31 として、窒化
シリコン膜を用いる。また、その厚さは、例えば、10
〜50nmの範囲である。Next, as shown in FIG.
Forming an etching stopper film 3 1. The etching stopper film 3 1, the etching conditions, an insulating film can be etched at a sufficiently slow etch rate or about the same etch rate than the interlayer insulating film 1 1. In the present embodiment, as the etching stopper film 3 1, a silicon nitride film. The thickness is, for example, 10
5050 nm.
【0046】次に同図(b)に示すように、エッチング
ストッパ膜31 上にSiO2 からなる第2の層間絶縁膜
12 を形成する。層間絶縁膜12 の膜厚は、その膜厚と
エッチングストッパ膜31 の膜厚との合計がヴィアホー
ルの深さの設計値と等しくなるように選ばれている。[0046] Then, as shown in FIG. (B), a etching stopper film 3 1 second interlayer insulating film 1 2 made of SiO 2 on. Interlayer insulating film 1 2 thickness, the sum of the film thickness and the etching stopper film 3 1 of the film thickness is chosen to be equal to the depth of the design value of the via hole.
【0047】次に図1(c)に示すように、層間絶縁膜
12 上に第2のエッチングストッパ膜32 を形成する。
このエッチングストッパ膜32 も、エッチングストッパ
膜31 と同様に、エッチング条件によって、層間絶縁膜
11 よりも十分に遅いエッチング速度またはほぼ同じエ
ッチング速度でエッチングできる絶縁膜である。[0047] Next, as shown in FIG. 1 (c), to form a second etching stopper film 3 2 on the interlayer insulating film 1 2.
The etching stopper film 3 2, like the etching stopper film 3 1, the etching conditions, an insulating film can be etched at a sufficiently slow etch rate or about the same etch rate than the interlayer insulating film 1 1.
【0048】本実施形態では、エッチングストッパ膜3
2 として、窒化シリコン膜を用い、その厚さは、例え
ば、10〜50nmの範囲である。なお、エッチングス
トッパ膜32 とエッチングストッパ膜31 は同じ材料の
絶縁膜である必要は無く、また同じ膜厚である必要もな
い。In this embodiment, the etching stopper film 3
2 , a silicon nitride film is used, and its thickness is, for example, in the range of 10 to 50 nm. The etching stopper film 3 2 and the etching stopper film 3 1 need not be an insulating film made of the same material, nor need to be the same thickness.
【0049】次に同図(c)に示すように、エッチング
ストッパ膜32 上に第3の層間絶縁膜13 を形成する。
この層間絶縁膜13 の厚さは、後で形成する第2の金属
配線の厚さと同じである。また、層間絶縁膜13 は、層
間絶縁膜12 と同じ種類の絶縁膜であり、ここではSi
O2 膜である。[0049] Then, as shown in FIG. (C), a third interlayer insulating film 1 3 on the etching stopper film 3 2.
The thickness of the interlayer insulating film 1 3 is the same as the thickness of the second metal wiring formed later. Further, an interlayer insulating film 1 3 is the same kind of insulating film and the interlayer insulating film 1 2, wherein the Si
O 2 film.
【0050】次に図1(d)に示すように、ヴィアホー
ル形成用のフォトレジストパターン4を層間絶縁膜13
上に形成する。次に同図(d)に示すように、エッチン
グストッパ膜32 と層間絶縁膜13 のエッチング速度が
ほぼ同じになるエッチング条件で、フォトレジストパタ
ーン4をマスクにして、エッチングストッパ膜32 と層
間絶縁膜13 をRIE法にてエッチングする。上記エッ
チング条件は、例えばエッチングガスとしてCF4 ガス
とO2 ガスとの混合ガスを用いることにより実現でき
る。[0050] Next Fig. 1 (d), the photoresist pattern 4 of the interlayer insulating film 1 3 for via hole formation
Form on top. Next, as shown in FIG. 2 (d), the etching conditions etching rate of the etching stopper film 3 2 and the interlayer insulating film 1 3 is substantially the same, using the photoresist pattern 4 as a mask, an etching stopper film 3 2 an interlayer insulating film 1 3 is etched by RIE. The above etching conditions can be realized, for example, by using a mixed gas of CF 4 gas and O 2 gas as an etching gas.
【0051】次に同図(d)に示すように、エッチング
が層間絶縁膜12 に達したら、エッチングストッパ膜3
1 のほうが層間絶縁膜12 よりもエッチング速度が十分
に遅くなるエッチング条件で、フォトレジストパターン
4をマスクにして、層間絶縁膜12をRIE法にてエッ
チングする。上記エッチング条件は、例えばエッチング
ガスとしてC4 F8 ガスとCOガスとの混合ガスを用い
ることにより実現できる。[0051] Then, as shown in FIG. 2 (d), When the etching reaches the interlayer insulating film 1 2, the etching stopper film 3
1 whichever is the etching conditions, the etching rate sufficiently slower than the interlayer insulating film 1 2, using the photoresist pattern 4 as a mask, to etch the interlayer insulation film 12 by RIE. The above etching conditions can be realized, for example, by using a mixed gas of C 4 F 8 gas and CO gas as an etching gas.
【0052】ここで、層間絶縁膜12 のエッチングは、
層間絶縁膜12 のエッチング速度が面内でばらつきがあ
ることから、オーバーエッチングとする。これにより、
層間絶縁膜12 に貫通孔を確実に形成できる。[0052] Here, the etching of the interlayer insulating film 1 2,
The etching rate of the interlayer insulating film 1 2 since there are variations in the surface, and over-etching. This allows
The through-holes can be reliably formed in the interlayer insulating film 1 2.
【0053】このとき、エッチング条件は、エッチング
ストッパ膜31 のほうが層間絶縁膜12 よりもエッチン
グ速度が十分に遅くなるように選ばれているので、上記
エッチングはエッチングストッパ膜31 で止まる。[0053] At this time, etching conditions, because more of the etching stopper film 3 1 are chosen such that the etch rate than the interlayer insulating film 1 2 is sufficiently slow, the etching stops at the etching stopper film 3 1.
【0054】したがって、フォトレジストパターン4に
合わせずれが起きていても、層間絶縁膜12 の貫通孔下
の層間絶縁膜11 がエッチングされ、このエッチングさ
れた部分が後で形成する金属膜8で埋め込まれないこと
によって、ボイドが形成されることを防止できる。[0054] Therefore, even if occurred misalignment photoresist pattern 4, an interlayer insulating film 1 1 below the through hole of the interlayer insulating film 1 2 is etched, the metal film is the etched portion is formed later 8 By not being buried by the step, the formation of voids can be prevented.
【0055】次に図2(e)に示すように、エッチング
条件を変えて、フォトレジストパターン4をマスクにし
て、層間絶縁膜12 の貫通孔の底部のエッチングストッ
パ膜31 をRIE法にてエッチングして除去する。この
結果、金属配線2に達するヴィアホール5が形成され
る。この後、フォトレジストパターン4を剥離する。[0055] Next, as shown in FIG. 2 (e), by changing the etching condition, using the photoresist pattern 4 as a mask, the etching stopper film 3 1 at the bottom of the interlayer insulating film 1 second through-hole of RIE And remove it by etching. As a result, a via hole 5 reaching the metal wiring 2 is formed. Thereafter, the photoresist pattern 4 is stripped.
【0056】ここで、エッチングストッパ膜31 は薄い
ので、短時間のエッチングで除去できる。したがって、
層間絶縁膜11 がエッチングされて、ボイドが形成され
ることはない。また、上記エッチング条件は、エッチン
グストッパ膜31 のほうが層間絶縁膜13 よりもエッチ
ング速度が十分に速くなるように選んだほうが好ましい
が、必ずしもその必要ない。[0056] Here, since the etching stopper film 3 1 is thin, can be removed in a short time of etching. Therefore,
Is the interlayer insulating film 1 1 etching, no voids are formed. Further, the etching conditions, but more of the etching stopper film 3 1 is preferably more chosen such that the etch rate is sufficiently faster than the interlayer insulating film 1 3, not necessarily the same.
【0057】次に図2(f)に示すように、配線溝形成
用のフォトレジストパターン6を層間絶縁膜13 上に形
成する。次に同図(f)に示すように、エッチングスト
ッパ膜32 のほうが層間絶縁膜13 よりもエッチング速
度が十分に遅くなるエッチング条件で、フォトレジスト
パターン6をマスクにして、層間絶縁膜13 をRIE法
にてエッチングし、ヴィアホール5を介して配線層2に
達する配線溝7を形成する。[0057] Next, as shown in FIG. 2 (f), a photoresist pattern 6 for wiring grooves formed on the interlayer insulating film 1 3. Next, as shown in FIG. (F), the etching conditions, the etching rate sufficiently slower than the etching stopper film 3 2 whichever interlayer insulating film 1 3, using the photoresist pattern 6 as a mask, the interlayer insulating film 1 3 is etched by RIE to form a wiring groove 7 reaching the wiring layer 2 via the via hole 5.
【0058】ここで、層間絶縁膜13 のエッチングは、
層間絶縁膜13 のエッチング速度が面内でばらつきがあ
ることから、オーバーエッチングとする。これにより、
層間絶縁膜13 に深さのばらつきのない配線溝7を確実
に形成できる。[0058] Here, the etching of the interlayer insulating film 1-3,
The etching rate of the interlayer insulating film 1 3 since there are variations in the surface, and over-etching. This allows
Variation in depth without the wiring groove 7 can be reliably formed in the interlayer insulating film 1 3.
【0059】このとき、エッチング条件は、エッチング
ストッパ膜32 のほうが層間絶縁膜13 よりもエッチン
グ速度が十分に遅くなるように選ばれているので、上記
エッチングはエッチングストッパ膜32 で止まる。[0059] At this time, etching conditions, because more of the etching stopper film 3 2 are chosen such that the etch rate than the interlayer insulating film 1 3 is sufficiently slow, the etching stops at the etching stopper film 3 2.
【0060】次に図2(g)に示すように、ヴィアホー
ル5および配線溝7の内部を完全に埋め込むように、全
面に金属膜8を形成する。この金属膜8は、例えばCV
D法またはPVD法を用いて堆積形成する。また、金属
膜8の材料としては、例えばタングステン、アルミニウ
ム、銅、アルミニウムと銅の合金などを用いることがで
きる。Next, as shown in FIG. 2G, a metal film 8 is formed on the entire surface so as to completely fill the inside of the via hole 5 and the wiring groove 7. This metal film 8 is, for example, CV
The deposition is performed using the D method or the PVD method. In addition, as a material of the metal film 8, for example, tungsten, aluminum, copper, an alloy of aluminum and copper, or the like can be used.
【0061】ここで、金属膜8の堆積の促進や金属膜8
の構成金属の層間絶縁膜12 ,13への拡散を防止する
ために、金属膜8を形成する前に、ヴィアホール5およ
び配線溝7の表面に窒化チタン、タングステン窒化シリ
コン、ニオブ、タンタル等の金属や合金からなる薄膜や
積層薄膜を形成しても良い。Here, the deposition of the metal film 8 is promoted,
To prevent diffusion to the configuration interlayer insulating film 1 2 metal, 1 3, before forming the metal film 8, the surface of titanium nitride of the via hole 5 and the wiring groove 7, tungsten silicon nitride, niobium, tantalum Alternatively, a thin film or a laminated thin film made of a metal or alloy such as these may be formed.
【0062】次に図2(h)に示すように、ヴィアホー
ル5および配線溝7の外の不要な金属膜8を例えばCM
Pにより除去することにより、金属膜8からなる第2の
金属配線および接続プラグ電極がそれぞれ配線溝8およ
びヴィアホール5内に同時に形成される。Next, as shown in FIG. 2H, unnecessary metal films 8 outside the via holes 5 and the wiring grooves 7 are removed by, for example, CM.
By removing with P, the second metal wiring composed of the metal film 8 and the connection plug electrode are simultaneously formed in the wiring groove 8 and the via hole 5, respectively.
【0063】以上に述べた一連の工程を必要な回数だけ
繰り返すことにより、多層配線が完成する。なお、本実
施形態ではヴィアホール5を形成した後、配線溝7を形
成する場合について説明したが、逆に配線溝7を形成し
た後、ヴィアホール5を形成しても良い。この場合、図
1(c)の工程までは同じで、その後、図3に示す工程
に進む。図3(c)の後はフォトレジストパターン3を
除去してから、図2(g)の工程に進む。By repeating the series of steps described above as many times as necessary, a multilayer wiring is completed. In the present embodiment, the case where the wiring groove 7 is formed after the formation of the via hole 5 has been described, but the via hole 5 may be formed after forming the wiring groove 7. In this case, the steps up to the step shown in FIG. 1C are the same, and then the process proceeds to the step shown in FIG. After the photoresist pattern 3 is removed after FIG. 3C, the process proceeds to the step of FIG.
【0064】ところで、図2(h)から明らかなよう
に、以上に述べた実施形態の最終構造では、エッチング
ストッパ膜31 ,32 がそれぞれ第1の金属配線2、第
2の金属配線(金属膜8)の上下に直に存在している。By the way, as is apparent from FIG. 2H, in the final structure of the above-described embodiment, the etching stopper films 3 1 and 3 2 are formed by the first metal wiring 2 and the second metal wiring (respectively). It exists directly above and below the metal film 8).
【0065】本実施形態では、エッチングストッパ膜3
1 ,32 として窒化シリコン膜を用いている。窒化シリ
コンは層間絶縁膜の材料として一般に用いられているガ
ラスなどの材料よりも誘電率が高い。例えば、窒化シリ
コンは誘電率がほぼ7.0なのに対して、ガラスは誘電
率が2.5〜4.2である。In this embodiment, the etching stopper film 3
1, 3 2 and a silicon nitride film is used as the. Silicon nitride has a higher dielectric constant than a material such as glass generally used as a material of an interlayer insulating film. For example, silicon nitride has a dielectric constant of approximately 7.0, whereas glass has a dielectric constant of 2.5 to 4.2.
【0066】誘電率の高い絶縁膜である窒化シリコン膜
が金属配線のコーナの直ぐ近くにあると、電荷が溜まる
ので、金属配線と金属配線との間に形成される容量(配
線間寄生容量)が増加してしまう。If the silicon nitride film, which is an insulating film having a high dielectric constant, is located very close to the corner of the metal wiring, electric charges accumulate. Therefore, the capacitance formed between the metal wirings (parasitic capacitance between wirings). Will increase.
【0067】この現象を図4に示す。図4には、配線間
寄生容量の増加率(容量増加率)が、窒化シリコン膜と
金属配線との間の距離(SiN膜・配線間距離)の関数
として示されている。FIG. 4 shows this phenomenon. FIG. 4 shows the increase rate of the parasitic capacitance between the wirings (capacitance increase rate) as a function of the distance between the silicon nitride film and the metal wiring (the distance between the SiN film and the wiring).
【0068】窒化シリコン膜の厚さが20nmのとき、
金属配線の直上または直下(距離=0)に窒化シリコン
膜が存在すると、窒化シリコン膜が全くない場合に比べ
て、5%以上も寄生容量が増加する。When the thickness of the silicon nitride film is 20 nm,
When the silicon nitride film exists directly above or immediately below the metal wiring (distance = 0), the parasitic capacitance increases by 5% or more as compared with the case where no silicon nitride film is provided.
【0069】高性能の超大規模集積回路では5%の増加
は許容できない可能性が高い。しかしながら、図4には
この問題の解決策も示されている。すなわち、窒化シリ
コン膜を50nmだけ金属配線から離せば、容量増加率
を約2%に抑えることができる。したがって、窒化シリ
コン膜を金属配線の隅々から分離して配置することによ
り、容量増加率を小さくすることができる。この着想を
採用したのが、以下に述べる第2の実施形態である。 (第2の実施形態)図5、図6は、本発明の第2の実施
形態に係るデュアルダマシン・プロセスを示す工程断面
図である。なお、図1、図2と対応する部分には図1、
図2と同一符号を付してあり、詳細な説明は省略する。For high performance very large scale integrated circuits, a 5% increase is likely to be unacceptable. However, FIG. 4 also shows a solution to this problem. That is, if the silicon nitride film is separated from the metal wiring by 50 nm, the capacity increase rate can be suppressed to about 2%. Therefore, by arranging the silicon nitride film separately from every corner of the metal wiring, the rate of increase in capacitance can be reduced. The second embodiment described below adopts this idea. (Second Embodiment) FIGS. 5 and 6 are process sectional views showing a dual damascene process according to a second embodiment of the present invention. 1 and 2 correspond to FIG. 1 and FIG.
The same reference numerals as in FIG. 2 are used, and the detailed description is omitted.
【0070】まず、図5(a)に示すように、第1の層
間絶縁膜11 に第1の金属配線2を埋込み形成する。次
に同図(a)に示すように、全面に薄いスペーサ絶縁膜
9、第1のエッチングストッパ膜31 、第2の層間絶縁
膜12 、第2のエッチングストッパ膜32 、第3の層間
絶縁膜13 を順次形成する。スペーサ絶縁膜9はエッチ
ングストッパ膜31 よりも誘電率の低い絶縁膜であり、
例えばSiO2 膜である。[0070] First, as shown in FIG. 5 (a), the first metal wiring 2 buried in the first interlayer insulating film 1 1. Next, as shown in FIG. 6 (a), the entire surface thin spacer insulating film 9, the first etching stopper film 3 1, second interlayer insulating film 1 2, the second etching stopper film 3, second and third They are sequentially formed interlayer insulating film 1 3. Spacer insulating film 9 is lower insulating film having a dielectric constant than the etching stopper film 3 1,
An example is an SiO 2 film.
【0071】このように本実施形態では、誘電率の低い
スペーサ絶縁膜9の厚さの分だけ、第1の金属配線2は
エッチングストッパ膜31 から離れるので、寄生容量は
削減される。スペーサ絶縁膜9の厚さは、求められる寄
生容量の削減量に対応したものとなり、例えば50nm
である。また、エッチングストッパ膜31 ,32 および
層間絶縁膜12 ,13 の材料、膜厚は第1の実施形態と
同様である。[0071] In this manner, in the present embodiment, an amount corresponding to the thickness of the low dielectric constant spacers insulating film 9, the first metal wiring 2 is so away from the etching stopper film 3 1, parasitic capacitance is reduced. The thickness of the spacer insulating film 9 corresponds to the required reduction in the parasitic capacitance, for example, 50 nm.
It is. The etching stopper film 3 1, 3 2 and the interlayer insulating film 1 2, 1 3 of the material, the thickness is the same as in the first embodiment.
【0072】ただし、層間絶縁膜12 の膜厚は、その膜
厚とスペーサ絶縁膜9の膜厚とエッチングストッパ膜3
1 の膜厚との合計が後で形成するヴィアホールの深さの
設計値と等しくなるように選ばれている。[0072] However, the interlayer insulating film 1 2 The thickness of the film thickness and the etching stopper film 3 of the thickness and the spacer insulating film 9
The sum of the film thickness and the thickness of 1 is selected so as to be equal to the design value of the depth of the via hole to be formed later.
【0073】次に図5(b)に示すように、ヴィアホー
ル形成用のフォトレジストパターン4を層間絶縁膜13
上に形成した後、フォトレジストパターン4をマスクに
して、層間絶縁膜13 、エッチングストッパ膜32 およ
び層間絶縁膜12 をRIE法にてエッチングする。この
後、フォトレジストパターン4を剥離する。[0073] Next Fig. 5 (b), the photoresist pattern 4 of the interlayer insulating film 1 3 for via hole formation
After forming the above, using the photoresist pattern 4 as a mask to etch the interlayer insulating film 1 3, the etching stopper film 3 2 and the interlayer insulating film 1 2 by RIE. Thereafter, the photoresist pattern 4 is stripped.
【0074】この図5(b)の工程は、第1の実施形態
の図1(d)の工程と同じであり、第1の実施形態と同
じ効果が得られる。次に図5(c)に示すように、配線
溝形成用のフォトレジストパターン6を層間絶縁膜13
上に形成した後、フォトレジストパターン6をマスクに
して、層間絶縁膜13 をRIE法にてエッチングし、配
線溝7を形成する。The step of FIG. 5B is the same as the step of FIG. 1D of the first embodiment, and the same effects as those of the first embodiment can be obtained. Next, as shown in FIG. 5 (c), the interlayer photoresist pattern 6 for forming a wiring trench insulating film 1 3
After forming the above, using the photoresist pattern 6 as a mask, the interlayer insulating film 1 3 is etched by an RIE method to form a wiring groove 7.
【0075】この図5(c)の工程は、第1の実施形態
の図2(f)の工程と同じであり、第1の実施形態と同
じ効果が得られる。次に図6(d)に示すように、フォ
トレジストパターン6を剥離した後、エッチングストッ
パ31 およびスペーサ絶縁膜9をRIE法にてエッチン
グして除去する。The step of FIG. 5C is the same as the step of FIG. 2F of the first embodiment, and the same effects as those of the first embodiment can be obtained. Next, as shown in FIG. 6 (d), after removing the photoresist pattern 6 is removed by etching the etching stopper 3 1 and the spacer insulating film 9 by RIE.
【0076】このとき、配線溝7の底部のエッチングス
トッパ膜32 はエッチング除去され、さらにその下の層
間絶縁膜12 の一部はエッチングされる。この結果、配
線溝7の底部はエッチングストッパ膜32 よりも下にな
る。[0076] The etching stopper film 3 2 at the bottom of the wiring groove 7 are removed by etching, and further part of the interlayer insulating film 1 2 thereunder is etched. As a result, the bottom of the wiring groove 7 becomes lower than the etching stopper film 3 2.
【0077】また、エッチングストッパ膜31 およびス
ペーサ絶縁膜9は薄いので、短時間のエッチングで除去
できる。これにより層間絶縁膜11 がエッチングされ
て、ボイドが形成されることを防止できる。また、上記
エッチング条件は、エッチングストッパ膜31 のほうが
層間絶縁膜13 よりもエッチング速度が十分に速くなる
ように選んだほうが好ましいが、必ずしもその必要な
い。[0077] Also, since the etching stopper film 3 1 and the spacer insulating film 9 is thin, it can be removed in a short time of etching. Thus is the interlayer insulating film 1 1 etching, it is possible to prevent the voids are formed. Further, the etching conditions, but more of the etching stopper film 3 1 is preferably more chosen such that the etch rate is sufficiently faster than the interlayer insulating film 1 3, not necessarily the same.
【0078】この後、第1の実施形態の図2(g)、図
2(h)の工程に従って金属膜8からなる第2の金属配
線および接続プラグ電極を形成する。この段階の断面図
を図6(e)に示す。Thereafter, a second metal wiring and a connection plug electrode made of the metal film 8 are formed in accordance with the steps of FIGS. 2G and 2H of the first embodiment. A cross-sectional view at this stage is shown in FIG.
【0079】図6(e)に示すように、金属膜8からな
る第2の金属配線のコーナには、誘電率の高い絶縁膜で
ある窒化シリコン膜からなるエッチングストッパ膜32
が存在しないので、配線間寄生容量の増大を抑えること
ができる。[0079] As shown in FIG. 6 (e), the corners of the second metal wiring made of a metal film 8, the etching stopper film 3 2 made of a silicon nitride film having a high dielectric constant insulating film
Does not exist, it is possible to suppress an increase in parasitic capacitance between wirings.
【0080】かくして本実施形態によれば、第1の実施
形態と同様な効果が得られるのはもちろんのこと、配線
間寄生容量の増大を抑制できるという効果も得られる。
なお、スペーサ絶縁膜9を省いても従来よりも寄生抵抗
を低減できる。また、本実施形態も第1の実施形態の変
形例の場合と同様に、先に配線溝形成用のフォトレジス
トパターン6を形成してエッチングした後に、ヴィアホ
ール形成用のフォトレジストパターンを形成してエッチ
ングしても良い。Thus, according to the present embodiment, not only the same effects as in the first embodiment can be obtained, but also the effect that the increase in the parasitic capacitance between wirings can be suppressed.
In addition, even if the spacer insulating film 9 is omitted, the parasitic resistance can be reduced as compared with the related art. Also, in the present embodiment, as in the case of the modification of the first embodiment, after a photoresist pattern 6 for forming a wiring groove is formed and etched first, a photoresist pattern for forming a via hole is formed. May be etched.
【0081】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態は第1の配線層が
金属配線2である場合について説明したが、ソース・ド
レイン層のようなシリコン基板の表面に形成された不純
物拡散層であっても良い。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施できる。The present invention is not limited to the above embodiment. For example, in the above embodiment, the case where the first wiring layer is the metal wiring 2 has been described, but an impurity diffusion layer such as a source / drain layer formed on the surface of a silicon substrate may be used. In addition, various modifications can be made without departing from the scope of the present invention.
【0082】[0082]
【発明の効果】以上詳述したように本発明によれば、接
続孔を形成する工程において、第2の絶縁膜をオーバー
エッチングしても、第1の絶縁膜がエッチングストッパ
として機能するので、第1の絶縁膜の下地がエッチング
されて該下地にボイドが形成されることを防止できる。As described above in detail, according to the present invention, even if the second insulating film is over-etched in the step of forming the connection hole, the first insulating film functions as an etching stopper. It is possible to prevent formation of voids in the first insulating film by etching the base of the first insulating film.
【0083】また、配線溝を形成する工程において、第
4の絶縁膜をエッチングする際に、第3の絶縁膜がエッ
チングストッパとして機能するので、第4の絶縁膜をオ
ーバーエッチングすることにより、深さにばらつきがな
い配線溝を形成できる。In the step of forming the wiring groove, when the fourth insulating film is etched, the third insulating film functions as an etching stopper. It is possible to form a wiring groove having no variation.
【図1】本発明の第1の実施形態に係るデュアルダマシ
ン・プロセスの前半を示す工程断面図FIG. 1 is a process cross-sectional view showing a first half of a dual damascene process according to a first embodiment of the present invention.
【図2】本発明の第1の実施形態に係るデュアルダマシ
ン・プロセスの後半を示す工程断面図FIG. 2 is a process sectional view showing the latter half of the dual damascene process according to the first embodiment of the present invention.
【図3】第1の実施形態のるデュアルダマシン・プロセ
スの変形例を示す工程断面図FIG. 3 is a process sectional view showing a modification of the dual damascene process according to the first embodiment;
【図4】配線寄生容量の増加率を窒化シリコン膜と金属
配線との間の距離の関数として示した図FIG. 4 is a diagram showing an increase rate of a wiring parasitic capacitance as a function of a distance between a silicon nitride film and a metal wiring;
【図5】本発明の第2の実施形態に係るデュアルダマシ
ン・プロセスの前半を示す工程断面図FIG. 5 is a process cross-sectional view showing the first half of a dual damascene process according to a second embodiment of the present invention.
【図6】本発明の第2の実施形態に係るデュアルダマシ
ン・プロセスの後半を示す工程断面図FIG. 6 is a process sectional view showing the latter half of the dual damascene process according to the second embodiment of the present invention.
【図7】従来のデュアルダマシン・プロセスを示す工程
断面図FIG. 7 is a process sectional view showing a conventional dual damascene process.
【図8】従来のデュアルダマシン・プロセスの問題点を
説明するための断面図FIG. 8 is a cross-sectional view for explaining a problem of a conventional dual damascene process.
11 …第1の層間絶縁膜 12 …第2の層間絶縁膜(第2の絶縁膜) 13 …第3の層間絶縁膜(第4の絶縁膜) 2…第1の金属配線(第1の配線層) 31 …第1のエッチングストッパ膜(第1の絶縁膜) 32 …第2のエッチングストッパ膜(第3の絶縁膜) 4…フォトレジストパターン 5…ヴィアホール 6…フォトレジストパターン 7…配線溝 8…金属膜(接続プラグ電極、第2の配線層) 9…スペーサ絶縁膜(第5の絶縁膜)1 1 1st interlayer insulating film 1 2 2nd interlayer insulating film (2nd insulating film) 1 3 3rd interlayer insulating film (4th insulating film) 2 1st metal wiring (1st first wiring layer) 3 1 ... first etching stopper film (first insulating film) 3 2 ... second etching stopper film (third insulating film) 4 ... photoresist pattern 5 ... via hole 6 ... photoresist Pattern 7: wiring groove 8: metal film (connection plug electrode, second wiring layer) 9: spacer insulating film (fifth insulating film)
Claims (6)
層に達する接続孔を有する第1、第2および第3の絶縁
膜と、 前記第3の絶縁膜上に形成され、かつ前記接続孔を介し
て前記第1の配線層に達する配線溝を有する第4の絶縁
膜と、 前記接続孔および前記配線溝の内部に形成された接続プ
ラグ電極および第2の配線層としての導電膜とを具備し
てなり、 前記第1の絶縁膜と前記第2の絶縁膜とは互いに異なる
材料からなる絶縁膜であり、かつ前記第3の絶縁膜と前
記第4の絶縁膜とは互いに異なる材料からなる絶縁膜で
あることを特徴とする半導体装置。A first wiring layer formed on a semiconductor substrate; and first, second, and third insulating layers sequentially formed on the semiconductor substrate and having connection holes reaching the first wiring layer. A fourth insulating film formed on the third insulating film and having a wiring groove reaching the first wiring layer through the connection hole; and a fourth insulating film formed inside the connection hole and the wiring groove. The connection plug electrode and a conductive film as a second wiring layer, wherein the first insulating film and the second insulating film are insulating films made of different materials, and A semiconductor device, wherein the third insulating film and the fourth insulating film are insulating films made of different materials.
よび第4の絶縁膜であって、前記第1、第2および第3
の絶縁膜は前記第1の配線層に達する接続孔を有し、か
つ前記第2、第3および第4の絶縁膜は前記接続孔を介
して前記第1の配線層に達する配線溝を有する前記第
1、第2、第3および第4の絶縁膜と、 前記接続孔および前記配線溝の内部に形成された接続プ
ラグ電極および第2の配線層としての導電膜とを具備し
てなり、 前記第1の絶縁膜と前記第2の絶縁膜とは互いに異なる
材料からなる絶縁膜であり、かつ前記第3の絶縁膜と前
記第4の絶縁膜とは互いに異なる材料からなる絶縁膜で
あることを特徴とする半導体装置。2. A semiconductor device comprising: a first wiring layer formed on a semiconductor substrate; and first, second, third, and fourth insulating films sequentially formed on the semiconductor substrate, wherein 2nd and 3rd
The insulating film has a connection hole reaching the first wiring layer, and the second, third, and fourth insulating films have a wiring groove reaching the first wiring layer via the connection hole. Comprising: the first, second, third and fourth insulating films; a connection plug electrode formed inside the connection hole and the wiring groove; and a conductive film as a second wiring layer, The first insulating film and the second insulating film are insulating films made of different materials, and the third insulating film and the fourth insulating film are insulating films made of different materials. A semiconductor device characterized by the above-mentioned.
間には、前記第1の絶縁膜よりも誘電率の低い第5の絶
縁膜が形成されていることを特徴とする請求項1または
請求項2に記載の半導体装置。3. A fifth insulating film having a dielectric constant lower than that of the first insulating film is formed between the first insulating film and the first wiring layer. The semiconductor device according to claim 1 or 2, wherein
と、 前記半導体基板上に、前記第1の配線層を覆うように、
第1の絶縁膜、この第1の絶縁膜と材料が異なる第2の
絶縁膜、第3の絶縁膜、この第3の絶縁膜と材料が異な
る第4の絶縁膜を順次形成する工程と、 前記第4、第3、第2および第1の絶縁膜を順次エッチ
ングして、これらの絶縁膜に前記第1の配線層に達する
接続孔を形成する工程であって、 前記第4、第3、第2の絶縁膜を順次エッチングして、
前記第4および第3の絶縁膜を貫通し、かつ前記第2の
絶縁膜を貫通しない溝を形成し、次に前記第1の絶縁膜
が実質的にエッチングされないエッチング条件で、前記
溝の底部の前記第2の絶縁膜をオーバーエッチングして
除去し、次にエッチング条件を変えて、前記溝の底部の
前記第1の絶縁膜をエッチングして除去することによ
り、前記接続孔を形成する工程と、 前記接続孔を形成する前または形成した後に、前記第3
の絶縁膜が実質的にエッチングされないエッチング条件
で、前記第4の絶縁膜をオーバーエッチングして、前記
接続孔を介して前記第1の配線層に達する配線溝を前記
第4の絶縁膜に形成する工程と、 前記接続孔および前記配線溝の内部を導電膜で埋め込ん
で、接続プラグ電極および第2の配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。4. A step of forming a first wiring layer on a semiconductor substrate; and forming a first wiring layer on the semiconductor substrate so as to cover the first wiring layer.
Sequentially forming a first insulating film, a second insulating film different in material from the first insulating film, a third insulating film, and a fourth insulating film different in material from the third insulating film; A step of sequentially etching the fourth, third, second, and first insulating films to form connection holes reaching the first wiring layer in these insulating films; , Sequentially etching the second insulating film,
Forming a groove that penetrates the fourth and third insulating films and does not penetrate the second insulating film, and then forms a bottom portion of the groove under etching conditions in which the first insulating film is not substantially etched; Forming the connection hole by removing the second insulating film by over-etching and then etching and removing the first insulating film at the bottom of the groove under different etching conditions. Before or after forming the connection hole, the third
The fourth insulating film is over-etched under an etching condition in which the insulating film is not substantially etched, and a wiring groove reaching the first wiring layer through the connection hole is formed in the fourth insulating film. And forming a connection plug electrode and a second wiring layer by filling the inside of the connection hole and the wiring groove with a conductive film.
と、 前記半導体基板上に、前記第1の配線層を覆うように、
第1の絶縁膜、この第1の絶縁膜と材料が異なる第2の
絶縁膜、第3の絶縁膜、この第3の絶縁膜と材料が異な
る第4の絶縁膜を順次形成する工程と、 前記第4、第3、第2および第1の絶縁膜を順次エッチ
ングして、これらの絶縁膜に前記第1の配線層に達する
接続孔を形成する工程であって、 前記第4、第3、第2の絶縁膜を順次エッチングして、
前記第4および第3の絶縁膜を貫通し、かつ前記第2の
絶縁膜を貫通しない溝を形成し、次に前記第1の絶縁膜
が実質的にエッチングされないエッチング条件で、前記
溝の底部の前記第2の絶縁膜をオーバーエッチングして
除去し、次にエッチング条件を変えて、前記溝の底部の
前記第1の絶縁膜をエッチングして除去することによ
り、前記接続孔を形成する工程と、 前記接続孔を形成する前または形成した後に、前記第3
の絶縁膜が実質的にエッチングされないエッチング条件
で、前記第4の絶縁膜をオーバーエッチングして該第4
の絶縁膜に貫通孔を形成し、次にエッチング条件を変え
て、前記貫通孔の下の第3の絶縁膜をエッチング除去
し、さらにその下の前記第2の絶縁膜の途中までエッチ
ングすることにより、前記第4、第3および第2の絶縁
膜に前記接続孔を介して前記第1の配線層に達する配線
溝を形成する工程と、 前記接続孔および前記配線溝の内部を導電膜で埋め込ん
で、接続プラグ電極および第2の配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。5. A step of forming a first wiring layer on a semiconductor substrate; and forming a first wiring layer on the semiconductor substrate so as to cover the first wiring layer.
Sequentially forming a first insulating film, a second insulating film different in material from the first insulating film, a third insulating film, and a fourth insulating film different in material from the third insulating film; A step of sequentially etching the fourth, third, second, and first insulating films to form connection holes reaching the first wiring layer in these insulating films; , Sequentially etching the second insulating film,
Forming a groove that penetrates the fourth and third insulating films and does not penetrate the second insulating film, and then forms a bottom portion of the groove under etching conditions in which the first insulating film is not substantially etched; Forming the connection hole by removing the second insulating film by over-etching and then etching and removing the first insulating film at the bottom of the groove under different etching conditions. Before or after forming the connection hole, the third
The fourth insulating film is over-etched under etching conditions under which the insulating film is not substantially etched.
Forming a through hole in the insulating film, and then etching the third insulating film below the through hole by changing etching conditions, and further etching halfway through the second insulating film therebelow. Forming a wiring groove reaching the first wiring layer through the connection hole in the fourth, third and second insulating films; and forming a conductive film inside the connection hole and the wiring groove. Forming a connection plug electrode and a second wiring layer by burying the connection plug electrode and the second wiring layer.
も誘電率の低い第5の絶縁膜を形成した後に前記第1の
絶縁膜を形成し、かつ前記溝の底部の前記第1の絶縁膜
をエッチングして除去した後、前記溝の底部の前記第5
の絶縁膜をエッチングして除去することにより前記接続
孔を形成することを特徴とする請求項4または請求項5
に記載の半導体装置の製造方法。6. A method according to claim 6, further comprising: forming a fifth insulating film having a lower dielectric constant than said first insulating film on said semiconductor substrate, forming said first insulating film, and forming said first insulating film at a bottom of said groove. After the insulating film is removed by etching, the fifth portion at the bottom of the groove is removed.
The connection hole is formed by etching and removing the insulating film.
13. The method for manufacturing a semiconductor device according to item 5.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35733997A JPH11186391A (en) | 1997-12-25 | 1997-12-25 | Semiconductor device and manufacture thereof |
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Application Number | Priority Date | Filing Date | Title |
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JP35733997A JPH11186391A (en) | 1997-12-25 | 1997-12-25 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186391A true JPH11186391A (en) | 1999-07-09 |
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ID=18453624
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---|---|
JP (1) | JPH11186391A (en) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1164637A2 (en) * | 2000-06-15 | 2001-12-19 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
KR100326252B1 (en) * | 1999-12-28 | 2002-03-08 | 박종섭 | Method for forming metal line with vapor phase dielectric using dual damascene process |
KR100356476B1 (en) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | Method of forming a inter-metal dielectric layer in a damascene process |
KR20020095447A (en) * | 2001-06-14 | 2002-12-26 | 닛본 덴기 가부시끼가이샤 | Method of forming wiring structure by using photo resist having optimum development rate |
KR100421278B1 (en) * | 2001-06-26 | 2004-03-09 | 주식회사 하이닉스반도체 | Fabricating method for semiconductor device |
KR100453957B1 (en) * | 2001-12-20 | 2004-10-20 | 동부전자 주식회사 | Manufacturing method for the power line by using dual damascene process |
US6841467B2 (en) | 2000-04-25 | 2005-01-11 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
US7163887B2 (en) | 2002-02-28 | 2007-01-16 | Fujitsu Limited | Method for fabricating a semiconductor device |
JP2009111429A (en) * | 1999-08-30 | 2009-05-21 | Alcatel-Lucent Usa Inc | Process for manufacturing interconnection |
US8058730B2 (en) | 2007-09-28 | 2011-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a multilayered interconnection structure |
JP2012164942A (en) * | 2011-02-09 | 2012-08-30 | Canon Inc | Semiconductor device manufacturing method and solid state image pickup device manufacturing method |
JP2014057104A (en) * | 2013-12-16 | 2014-03-27 | Fujitsu Semiconductor Ltd | Semiconductor device and manufacturing method of the same |
US9305996B2 (en) | 2007-02-21 | 2016-04-05 | Fujitsu Semiconductor Limited | Semiconductor device |
JP2017085099A (en) * | 2015-10-29 | 2017-05-18 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for manufacturing semiconductor device |
-
1997
- 1997-12-25 JP JP35733997A patent/JPH11186391A/en active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009111429A (en) * | 1999-08-30 | 2009-05-21 | Alcatel-Lucent Usa Inc | Process for manufacturing interconnection |
KR100326252B1 (en) * | 1999-12-28 | 2002-03-08 | 박종섭 | Method for forming metal line with vapor phase dielectric using dual damascene process |
KR100356476B1 (en) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | Method of forming a inter-metal dielectric layer in a damascene process |
US6841467B2 (en) | 2000-04-25 | 2005-01-11 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
EP1164637A3 (en) * | 2000-06-15 | 2006-09-06 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
EP1164637A2 (en) * | 2000-06-15 | 2001-12-19 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
KR20020095447A (en) * | 2001-06-14 | 2002-12-26 | 닛본 덴기 가부시끼가이샤 | Method of forming wiring structure by using photo resist having optimum development rate |
KR100421278B1 (en) * | 2001-06-26 | 2004-03-09 | 주식회사 하이닉스반도체 | Fabricating method for semiconductor device |
KR100453957B1 (en) * | 2001-12-20 | 2004-10-20 | 동부전자 주식회사 | Manufacturing method for the power line by using dual damascene process |
US7163887B2 (en) | 2002-02-28 | 2007-01-16 | Fujitsu Limited | Method for fabricating a semiconductor device |
US9305996B2 (en) | 2007-02-21 | 2016-04-05 | Fujitsu Semiconductor Limited | Semiconductor device |
US8058730B2 (en) | 2007-09-28 | 2011-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a multilayered interconnection structure |
US9269665B2 (en) | 2007-09-28 | 2016-02-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
JP2012164942A (en) * | 2011-02-09 | 2012-08-30 | Canon Inc | Semiconductor device manufacturing method and solid state image pickup device manufacturing method |
JP2014057104A (en) * | 2013-12-16 | 2014-03-27 | Fujitsu Semiconductor Ltd | Semiconductor device and manufacturing method of the same |
JP2017085099A (en) * | 2015-10-29 | 2017-05-18 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for manufacturing semiconductor device |
US11101293B2 (en) | 2015-10-29 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
US11776966B2 (en) | 2015-10-29 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
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