JPH1050842A - Method for manufacturing plane type anti-fuse element - Google Patents
Method for manufacturing plane type anti-fuse elementInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、平面型アンチヒ
ューズ素子の製造方法に関し、特に、熱的バジェット
（thermal budget）が低い物質を活性層に使用して低電
圧においてもプログラミングが可能なアンチヒューズ素
子の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a planar antifuse element, and more particularly to an antifuse that can be programmed even at a low voltage by using a material having a low thermal budget for an active layer. The present invention relates to a method for manufacturing an element.
【０００２】[0002]
【従来の技術】従来、現場加工型ゲートアレイ（Field
Programing Gate Array：ＦＰＧＡ）をプログラミング
するためアンチヒューズ素子が利用されていた。例え
ば、アンチヒューズ素子において、正電圧パルスをアン
チヒューズ素子に印加することにより活性層上に形成さ
れている絶縁膜が破壊される。結果的に、活性層の領域
にアルミニウムの導線が形成されることによりＦＰＧＡ
をプログラミングすることができる。2. Description of the Related Art Conventionally, on-site processing type gate arrays (Field
An anti-fuse element was used to program a programming gate array (FPGA). For example, in an anti-fuse element, an insulating film formed on an active layer is broken by applying a positive voltage pulse to the anti-fuse element. As a result, an aluminum conductor is formed in the region of the active layer, thereby forming the FPGA.
Can be programmed.
【０００３】一般的に、半導体素子をプログラミングす
る方法には、信号線の間に形成されているアンチヒュー
ズを導通状態になるようにしてトランジスタに電圧を印
加することによりプログラミングする方法と、配線の所
定の領域を断線することによりトランジスタに印加され
る電圧（あるいは信号）を遮断する方法がある。In general, a semiconductor element is programmed by applying a voltage to a transistor such that an antifuse formed between signal lines is turned on, and by programming a wiring. There is a method of cutting off a voltage (or signal) applied to a transistor by disconnecting a predetermined region.
【０００４】通常、前述した如き方法のうち前者の方法
のように電圧が印加されていないトランジスタに信号電
圧が印加されるようにしてプログラミングする方法に使
用されるヒューズをアンチヒューズ素子と称する。In general, a fuse used in a programming method in which a signal voltage is applied to a transistor to which a voltage is not applied as in the former method among the aforementioned methods is called an anti-fuse element.
【０００５】このようなアンチヒューズ素子は、プログ
ラミングされる前は高い抵抗値を、逆に、プログラミン
グ後は低い抵抗値を保ち、プログラミング時間は可能な
限り短く且つ適切なプログラミング電圧を保つことが望
ましい。印加される電圧は絶縁膜の破壊と密接な関係を
有し、また、素子の両端に流れる電流はプログラミング
後の活性層と電極との接触抵抗と密接な関係を有する。[0005] It is desirable that such an anti-fuse element maintain a high resistance value before programming and, conversely, a low resistance value after programming, so that the programming time is as short as possible and an appropriate programming voltage is maintained. . The applied voltage has a close relationship with the breakdown of the insulating film, and the current flowing through both ends of the element has a close relationship with the contact resistance between the active layer and the electrode after programming.
【０００６】例えば、アンチヒューズ素子は所望する電
圧以下においては駆動することなく、活性層と配線電極
の間に介挿される絶縁膜の破壊後には活性層と配線金属
の接触抵抗は低く、さらに、あらかじめ設定された電圧
において迅速に絶縁膜の破壊が行われて素子が駆動状態
（ＯＮ）にならなければならない。For example, the antifuse element does not operate at a voltage lower than a desired voltage, and after the breakdown of the insulating film interposed between the active layer and the wiring electrode, the contact resistance between the active layer and the wiring metal is low. At a preset voltage, the insulating film must be quickly destroyed and the element must be driven (ON).
【０００７】かかるアンチヒューズ素子は図１（Ａ）乃
至（Ｆ）に図示される如く製造される。図１（Ａ）にお
いて、半導体基板１１上に第１絶縁膜１２が形成され
る。この第１絶縁膜１２は熱酸化工程により形成され
る。図１（Ｂ）において、第１絶縁膜１２上にポリシリ
コン層１３ａを形成した後、このポリシリコン層１３ａ
の全面にイオン注入装置を用いて不純物を注入し、これ
を熱処理することにより注入された不純物を活性化させ
る。Such an anti-fuse element is manufactured as shown in FIGS. 1 (A) to 1 (F). In FIG. 1A, a first insulating film 12 is formed on a semiconductor substrate 11. This first insulating film 12 is formed by a thermal oxidation process. In FIG. 1B, after a polysilicon layer 13a is formed on the first insulating film 12, this polysilicon layer 13a
Is implanted into the entire surface of the substrate by using an ion implantation apparatus, and the implanted impurity is activated by heat treatment.
【０００８】図１（Ｃ）に図示されている如く、ポリシ
リコン層１３ａをフォトリソグラフィ（photolithograp
hy）工程とエッチング工程を経ることによりパターニン
グして所定の幅を有する活性層１３を形成する。図１
（Ｄ）に図示されている如く、活性層１３を含む第１絶
縁膜１２上に第２絶縁膜１４を形成した後、フォトリソ
グラフィ工程とエッチング工程を経ることにより第２絶
縁膜１４の一部分をエッチングして活性層１３表面の一
部分が露出される第１及び第２コンタクトホール１５
ａ，１５ｂを形成する。As shown in FIG. 1C, the polysilicon layer 13a is formed by photolithography.
The active layer 13 having a predetermined width is formed by patterning through a hy) process and an etching process. FIG.
As shown in FIG. 2D, after a second insulating film 14 is formed on the first insulating film 12 including the active layer 13, a part of the second insulating film 14 is subjected to a photolithography process and an etching process. First and second contact holes 15 where a part of the surface of active layer 13 is exposed by etching
a and 15b are formed.
【０００９】図１（Ｅ）に図示されている如く、第１及
び第２コンタクトホール１５ａ，１５ｂそれぞれにおい
て露出された活性層１３の表面を熱酸化して熱酸化膜１
６を形成する。図１（Ｆ）に図示されている如く、金属
配線形成工程により第１及び第２コンタクトホール１５
ａ，１５ｂ各部分の熱酸化膜１６と接触する電極１７を
形成する。以上の工程を経てアンチヒューズ素子１９が
製造される。配線電極１７には主にアルミニウムが用い
られる。As shown in FIG. 1E, the surface of the active layer 13 exposed in each of the first and second contact holes 15a and 15b is thermally oxidized to form a thermal oxide film 1.
6 is formed. As shown in FIG. 1F, the first and second contact holes 15 are formed by a metal wiring forming process.
An electrode 17 is formed which is in contact with the thermal oxide film 16 of each part a, 15b. The antifuse element 19 is manufactured through the above steps. Aluminum is mainly used for the wiring electrode 17.
【００１０】[0010]
【発明が解決しようとする課題】前述した如く、活性層
１３と電極１７の間に熱酸化膜１６を形成することによ
り下記のような問題点が生じる。活性層１３として用い
られるポリシリコン層１３ａにおいては、自己抵抗を低
くするため高濃度の不純物がドーピングされる。ドープ
ドシリコン層上に熱酸化工程により熱酸化膜１６を形成
する際、ドープドシリコン層の粗い表面状態のため熱酸
化膜１６の厚さ調整が非常に難しくなり、形成された熱
酸化膜１６表面の平坦度が不良になる。このため、アン
チヒューズ素子のプログラミング電圧が著しく不均一に
なることにより素子の信頼性が低下するという問題が起
きる。As described above, forming the thermal oxide film 16 between the active layer 13 and the electrode 17 causes the following problems. The polysilicon layer 13a used as the active layer 13 is doped with a high concentration impurity to reduce the self-resistance. When the thermal oxide film 16 is formed on the doped silicon layer by a thermal oxidation process, it is very difficult to adjust the thickness of the thermal oxide film 16 due to the rough surface state of the doped silicon layer. The surface flatness becomes poor. For this reason, there arises a problem that the programming voltage of the anti-fuse element becomes extremely non-uniform, thereby lowering the reliability of the element.
【００１１】また、従来の技術においては、活性層１３
を形成するため、ポリシリコン層１３ａを形成し、ポリ
シリコン層１３ａを不純物イオン注入法によりドーピン
グし、続いてドープドポリシリコン層を結晶化及び活性
化させるため熱処理工程を実施する。ところが、かかる
熱処理工程は高温において実施しなければならないとい
う短所がある。In the prior art, the active layer 13
Is formed, a polysilicon layer 13a is formed, the polysilicon layer 13a is doped by an impurity ion implantation method, and then a heat treatment process is performed to crystallize and activate the doped polysilicon layer. However, there is a disadvantage that such a heat treatment process must be performed at a high temperature.
【００１２】この発明は上述した従来例に係る問題点を
解消するためになされたもので、その目的は、活性層を
熱処理温度が低い物質で形成し、均一な絶縁破壊電圧と
低い絶縁破壊電圧を有する絶縁膜により絶縁膜を活性層
と電極の間に形成して、アンチヒューズ素子の駆動のた
めの入力エネルギーの損失を減少することができる平面
型アンチヒューズ素子の製造方法を提供することであ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art. It is an object of the present invention to form an active layer with a material having a low heat treatment temperature, to provide a uniform breakdown voltage and a low breakdown voltage. By providing an insulating film between an active layer and an electrode by using an insulating film having a structure, a method of manufacturing a planar anti-fuse element capable of reducing loss of input energy for driving the anti-fuse element is provided. is there.
【００１３】[0013]
【課題を解決するための手段】上記目的を実現するため
の、この発明に係るアンチヒューズ素子の製造方法は、
半導体基板上に第１絶縁膜とシリコン−ゲルマニウム層
を順次形成する工程、上記シリコン−ゲルマニウム層を
不純物イオン注入法によりドーピングしてドープドシリ
コン−ゲルマニウム層を形成する工程、上記ドープドシ
リコン−ゲルマニウム層をパターニングしてシリコン−
ゲルマニウムパターンを形成する工程、上記シリコン−
ゲルマニウムパターンを含む上記第１絶縁膜上に第２絶
縁膜を形成する工程、上記第２絶縁膜の第１及び第２選
択領域をエッチングして上記シリコン−ゲルマニウムパ
ターンの表面が露出される第１及び第２コンタクトホー
ルを形成する工程、上記第１及び第２コンタクトホール
を通じて露出された上記シリコン−ゲルマニウムパター
ンの表面に第３絶縁膜を形成する工程、上記第１及び第
２コンタクトホールの上記第３絶縁膜に接触する配線電
極を形成する工程でなることを特徴とするものである。In order to achieve the above object, a method of manufacturing an anti-fuse element according to the present invention comprises:
Forming a first insulating film and a silicon-germanium layer sequentially on a semiconductor substrate; doping the silicon-germanium layer by an impurity ion implantation method to form a doped silicon-germanium layer; Patterning the layer to silicon
Forming a germanium pattern;
Forming a second insulating film on the first insulating film including the germanium pattern, etching first and second selected regions of the second insulating film to expose a surface of the silicon-germanium pattern; Forming a third insulating film on the surface of the silicon-germanium pattern exposed through the first and second contact holes; forming the third insulating film on the surface of the silicon-germanium pattern exposed through the first and second contact holes; (3) A step of forming a wiring electrode in contact with the insulating film.
【００１４】また、上記シリコン−ゲルマニウム層は、
分子線エピタキシを用いて形成されることを特徴とする
ものである。[0014] The silicon-germanium layer may include:
It is characterized by being formed using molecular beam epitaxy.
【００１５】また、上記シリコン−ゲルマニウム層は、
約２５０ｎｍの厚さに形成されることを特徴とするもの
である。[0015] The silicon-germanium layer may include:
It is characterized by being formed to a thickness of about 250 nm.
【００１６】また、上記シリコン−ゲルマニウム層は、
Ｓｉ0.75Ｇｅ0.25層に形成されることを特徴とするもの
である。The silicon-germanium layer may be
It is characterized by being formed in a Si 0.75 Ge 0.25 layer.
【００１７】また、上記ドープドシリコン−ゲルマニウ
ム層は、ＢＦ2イオンが注入されて形成されることを特
徴とするものである。[0017] The doped silicon-germanium layer is formed by implanting BF 2 ions.
【００１８】また、上記ドープドシリコン−ゲルマニウ
ム層は、６０ＫｅＶのエネルギーで１×１０15ｃｍ-2の
濃度を有するＢＦ2イオンを注入して形成されることを
特徴とするものである。The doped silicon-germanium layer is formed by implanting BF 2 ions having a concentration of 1 × 10 15 cm −2 at an energy of 60 KeV.
【００１９】また、上記第２絶縁膜は、ＴＥＯＳ（Tetr
a Ethylene Ortho Silicate）とＢＰＳＧ（Boron Phosp
horous Silicate Glass）を順次蒸着して形成されるこ
とを特徴とするものである。The second insulating film is formed of TEOS (Tetr
a Ethylene Ortho Silicate) and BPSG (Boron Phosp)
horous silicate glass).
【００２０】また、上記第３絶縁膜は、ＴＥＯＳを薄く
蒸着して形成されることを特徴とするものである。The third insulating film is formed by thinly depositing TEOS.
【００２１】また、上記第３絶縁膜は、ＴＥＯＳを約１
０ｎｍの厚さに蒸着することにより形成されることを特
徴とするものである。The third insulating film has a TEOS of about 1
It is formed by vapor deposition to a thickness of 0 nm.
【００２２】さらに、上記第３絶縁膜は、６８０℃の温
度においてＴＥＯＳを約１０ｎｍの厚さに蒸着し、Ｎ2
ガス雰囲気において９００℃の温度で熱処理することに
より形成されることを特徴とするものである。Furthermore, the third insulating film, TEOS is deposited to a thickness of about 10nm at a temperature of 680 ° C., N 2
It is formed by heat treatment at a temperature of 900 ° C. in a gas atmosphere.
【００２３】[0023]
実施の形態１．以下、添付した図面を参照してこの発明
の実施の形態１を詳細に説明する。図１（Ａ）乃至
（Ｇ）は実施の形態１によるアンチヒューズ素子を製造
するための工程を示す断面図である。図１（Ａ）におい
て、シリコン基板２１上に５６０ｎｍ厚さの第１絶縁膜
２２が形成される。この第１絶縁膜２２は熱酸化による
か或いは化学気相成長法（Chemical Vapor Depositio
n：ＣＶＤ）により形成される。Embodiment 1 FIG. Hereinafter, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings. FIGS. 1A to 1G are cross-sectional views showing steps for manufacturing the anti-fuse element according to the first embodiment. In FIG. 1A, a first insulating film 22 having a thickness of 560 nm is formed on a silicon substrate 21. The first insulating film 22 is formed by thermal oxidation or by chemical vapor deposition (Chemical Vapor Depositio).
n: CVD).
【００２４】図１（Ｂ）に図示した如く、第１絶縁膜２
２上にシリコン−ゲルマニウム層２３ａが形成される。
シリコン−ゲルマニウム層２３ａは、分子線エピタキシ
（Molecular Beam Epitaxy；ＭＢＥ）装置を利用して５
８０℃の温度において１Å／ｓｅｃの成長速度で２５０
ｎｍの厚さに形成される。シリコン−ゲルマニウム層２
３ａはＳｉ1-xＧｅx層、好ましくはＳｉ0.75Ｇｅ0.25層
に形成する。As shown in FIG. 1B, the first insulating film 2
2, a silicon-germanium layer 23a is formed.
The silicon-germanium layer 23a is formed using a molecular beam epitaxy (MBE) apparatus.
250 ° C. at a growth rate of 1 ° / sec at 80 ° C.
It is formed to a thickness of nm. Silicon-germanium layer 2
3a is formed on a Si 1-x Ge x layer, preferably a Si 0.75 Ge 0.25 layer.
【００２５】図１（Ｃ）に図示した如く、ドープドシリ
コン−ゲルマニウム層２３ｂは、シリコン−ゲルマニウ
ム層２３ａに不純物イオンを注入法によりドーピングし
て形成される。ドープドシリコン−ゲルマニウム層２３
ｂは、６０ＫｅＶのエネルギーで１×１０15ｃｍ-2の濃
度を有するＢＦ2イオンを注入することにより形成され
る。As shown in FIG. 1C, the doped silicon-germanium layer 23b is formed by doping impurity ions into the silicon-germanium layer 23a by an implantation method. Doped silicon-germanium layer 23
b is formed by implanting BF 2 ions having a concentration of 1 × 10 15 cm −2 at an energy of 60 KeV.
【００２６】図１（Ｄ）において図示した如く、ドープ
ドシリコン−ゲルマニウム層２３ｂをフォトリソグラフ
ィ工程とエッチング工程を利用してパターニングをする
ことによりシリコン−ゲルマニウムパターンが形成され
る。このシリコン−ゲルマニウムパターン２３は、アン
チヒューズ素子の活性層として使用される。シリコン−
ゲルマニウムパターン２３を形成するためのエッチング
工程は乾式エッチング法により実施される。As shown in FIG. 1D, a silicon-germanium pattern is formed by patterning the doped silicon-germanium layer 23b using a photolithography process and an etching process. This silicon-germanium pattern 23 is used as an active layer of an anti-fuse element. Silicon-
The etching process for forming the germanium pattern 23 is performed by a dry etching method.
【００２７】図１（Ｅ）に図示されている如く、シリコ
ン−ゲルマニウムパターン２３を含む第１絶縁膜２２上
に第２絶縁膜２４が形成される。第２絶縁膜２４は、Ｃ
ＶＤ装置においてＴＥＯＳ（Tetra Ethylene Ortho Sil
icate）とＢＰＳＧ（Boron Phosphorous Silicate Glas
s）を順次蒸着して約６００ｎｍの厚さに形成される。
その後、フォトリソグラフィ工程及びエッチング工程に
より第２絶縁膜２４の第１及び第２選択領域をエッチン
グしてシリコン−ゲルマニウムパターン２３表面が露出
される第１及び第２コンタクトホール３０、３１を形成
する。As shown in FIG. 1E, a second insulating film 24 is formed on the first insulating film 22 including the silicon-germanium pattern 23. The second insulating film 24 is made of C
TEOS (Tetra Ethylene Ortho Sil
icate) and BPSG (Boron Phosphorous Silicate Glas)
s) is sequentially deposited to a thickness of about 600 nm.
Thereafter, the first and second selected regions of the second insulating layer 24 are etched by a photolithography process and an etching process to form first and second contact holes 30 and 31 exposing the surface of the silicon-germanium pattern 23.
【００２８】図１（Ｆ）を参照すると、第１及び第２コ
ンタクトホール３０，３１各々から露出されたシリコン
−ゲルマニウム２３の露出された表面に第３絶縁膜２５
が形成される。第３絶縁膜２５は、６８０℃の温度にお
いてＴＥＯＳを約１０ｎｍの厚さに薄く蒸着し、Ｎ2ガ
ス雰囲気において９００℃の温度で熱処理することによ
り形成する。Referring to FIG. 1F, a third insulating film 25 is formed on the exposed surface of the silicon-germanium 23 exposed from each of the first and second contact holes 30 and 31.
Is formed. The third insulating film 25 is formed by thinly depositing TEOS to a thickness of about 10 nm at a temperature of 680 ° C. and performing a heat treatment at a temperature of 900 ° C. in an N 2 gas atmosphere.
【００２９】図１（Ｇ）を参照すると、金属配線形成工
程により第１及び第２コンタクトホール３０，３１各部
分に形成された第３絶縁膜２５と接触する配線電極２７
を形成する。このような過程を通じてアンチヒューズ素
子２９が製造される。なお、配線電極２７には主にアル
ミニウムが使用される。Referring to FIG. 1G, a wiring electrode 27 which comes into contact with the third insulating film 25 formed in each of the first and second contact holes 30 and 31 in the metal wiring forming step.
To form Through such a process, the anti-fuse element 29 is manufactured. The wiring electrode 27 is mainly made of aluminum.
【００３０】次に、図２は活性層にポリシリコンを使用
した従来のアンチヒューズ素子と活性層にシリコン−ゲ
ルマニウムを使用したこの発明のアンチヒューズ素子各
々に電圧を印加したとき各素子の両端に流れる電流の分
布を示すグラフである。FIG. 2 shows a conventional anti-fuse element using polysilicon for the active layer and an anti-fuse element of the present invention using silicon-germanium for the active layer. 5 is a graph showing distribution of flowing current.
【００３１】図２において知ることができるように、従
来のアンチヒューズ素子とこの発明のアンチヒューズ素
子各々に５．５Ｖの電源を印加する場合、これらの素子
は漏洩電流が０．１ｐＡ以下において良好であり、絶縁
膜の破壊電圧を約１０Ｖでプログラミングする場合アン
チヒューズ素子において要求されるエネルギーは非常に
低かった。As can be seen from FIG. 2, when a power supply of 5.5 V is applied to each of the conventional anti-fuse element and the anti-fuse element of the present invention, these elements are good at a leakage current of 0.1 pA or less. In the case where the breakdown voltage of the insulating film is programmed at about 10 V, the energy required in the anti-fuse element is very low.
【００３２】しかし、図２に図示された如く、ポリシリ
コンを使用した従来のアンチヒューズ素子の絶縁破壊電
圧特性ｂはシリコン−ゲルマニウムを使用したこの発明
のアンチヒューズ素子の絶縁破壊電圧特性ａよりも僅か
に高かった。この発明のアンチヒューズ素子において、
絶縁破壊電圧が低い理由は、シリコン−ゲルマニウム層
上に形成されたＴＥＯＳ膜内に分布された欠陥密度がポ
リシリコン層上に形成された絶縁膜（熱酸化膜）の欠陥
密度よりも高いためである。However, as shown in FIG. 2, the dielectric breakdown voltage characteristic b of the conventional anti-fuse element using polysilicon is higher than the dielectric breakdown voltage characteristic a of the anti-fuse element of the present invention using silicon-germanium. It was slightly higher. In the antifuse element of the present invention,
The reason why the breakdown voltage is low is that the defect density distributed in the TEOS film formed on the silicon-germanium layer is higher than the defect density of the insulating film (thermal oxide film) formed on the polysilicon layer. is there.
【００３３】このような現象は従来の絶縁膜とこの発明
の絶縁膜各々のファウラーノードハイム（Fowler-Nordh
eim）トンネリング領域においても観察されている。す
なわち、ポリシリコン層上に形成された絶縁膜において
はファウラーノードハイムトンネリング現象が現れる
が、シリコン−ゲルマニウム層上に形成された絶縁膜に
おいては膜内の欠陥による電流が発生する。Such a phenomenon is caused by the Fowler-Nordh (Fowler-Nordh) of each of the conventional insulating film and the insulating film of the present invention.
eim) Also observed in the tunneling region. That is, a Fowler-Nordheim tunneling phenomenon appears in the insulating film formed on the polysilicon layer, but a current occurs due to defects in the film in the insulating film formed on the silicon-germanium layer.
【００３４】図３はこの発明により製造された素子に正
電圧のパルスを印加してプログラミングした後に測定さ
れた素子の抵抗分布を表したグラフである。この例にお
いて、印加された電圧と電流は各々１５Ｖと１５ｍＡで
あり、１ｍｓｅｃの間持続した。素子の両端を流れる電
流は外部抵抗を測定回路に連結して調整をした。このと
き、測定された抵抗値は大体１６〜１８Ω程度と低く現
れた。FIG. 3 is a graph showing the resistance distribution of a device manufactured according to the present invention measured by applying a positive voltage pulse to the device and programming the device. In this example, the applied voltage and current were 15 V and 15 mA, respectively, and lasted for 1 msec. The current flowing through both ends of the device was adjusted by connecting an external resistor to a measurement circuit. At this time, the measured resistance value appeared to be as low as about 16 to 18Ω.
【００３５】以上の実験結果から分かるように、活性層
としてシリコン−ゲルマニウムを使用し、活性層と電極
の間の絶縁膜としてＴＥＯＳを使用して製造されたこの
発明のアンチヒューズ素子は活性層としてポリシリコン
を使用し、活性層と電極の間の絶縁膜として熱酸化膜を
使用して製造された従来のアンチヒューズ素子と比較す
ると、この発明の絶縁膜の厚さの調整が容易であり、低
電流においてプログラミングが可能であるため、結果的
にはプログラミング後に抵抗値の均一度を向上させると
ともに低い抵抗値を得ることができる。さらに、活性層
としてシリコン−ゲルマニウム層を使用することによ
り、従来技術のポリシリコン層の熱処理温度（活性化エ
ネルギー、再結晶化、溶融温度）より低い温度において
熱処理が可能であり、結果的にプログラミング電圧を低
くすることができる。As can be seen from the above experimental results, the anti-fuse element of the present invention manufactured using silicon-germanium as the active layer and using TEOS as the insulating film between the active layer and the electrode is used as the active layer. Compared with a conventional anti-fuse element manufactured using polysilicon and using a thermal oxide film as an insulating film between an active layer and an electrode, the thickness of the insulating film of the present invention can be easily adjusted, Since programming can be performed at a low current, the uniformity of the resistance value can be improved after programming, and a low resistance value can be obtained as a result. Furthermore, the use of a silicon-germanium layer as the active layer allows for a heat treatment at a temperature lower than the heat treatment temperature (activation energy, recrystallization, melting temperature) of the prior art polysilicon layer, resulting in programming. The voltage can be reduced.
【００３６】[0036]
【発明の効果】したがって、この発明によれば、活性層
を熱処理温度が低い物質で形成し、均一な絶縁破壊電圧
と低い絶縁破壊電圧を有する絶縁膜により絶縁膜を活性
層と電極の間に形成して、アンチヒューズ素子の駆動の
ための入力エネルギーの損失を減少することができ、ア
ンチヒューズ素子の活性層上に形成される絶縁膜の平坦
度及び厚さの調節が容易であるため、プログラミング電
圧を低くすることができる。Therefore, according to the present invention, the active layer is formed of a material having a low heat treatment temperature, and the insulating film is formed between the active layer and the electrode by an insulating film having a uniform breakdown voltage and a low breakdown voltage. By forming, the loss of the input energy for driving the anti-fuse element can be reduced, and the flatness and thickness of the insulating film formed on the active layer of the anti-fuse element can be easily adjusted. The programming voltage can be reduced.
【図１】 この発明による平面型アンチヒューズ素子を
製造するための工程を図示した断面図である。FIG. 1 is a cross-sectional view illustrating a process for manufacturing a planar antifuse element according to the present invention.
【図２】 従来の技術とこの発明から得た各々の平面型
アンチヒューズ素子の配線電極の両端に電圧を印加した
とき活性層に流れる電流分布を図示するグラフである。FIG. 2 is a graph illustrating a distribution of a current flowing in an active layer when a voltage is applied to both ends of a wiring electrode of each of the planar antifuse elements obtained according to the related art and the present invention.
【図３】 この発明による平面型アンチヒューズ素子が
プログラミングされた後、素子の抵抗分布を図示するグ
ラフである。FIG. 3 is a graph illustrating the resistance distribution of a planar anti-fuse device after the device has been programmed according to the present invention.
【図４】 従来技術による平面型アンチヒューズ素子を
製造するための工程を図示した断面図である。FIG. 4 is a cross-sectional view illustrating a process for manufacturing a planar antifuse element according to the related art.
１１ 半導体基板、１２ 第１絶縁膜、１３ 活性層、
１３ａ ポリシリコン、１４ 第２絶縁膜、１５ａ及び
１５ｂ 第１及び第２コンタクトホール、１６ 熱酸化
膜、１７ 電極、１９ アンチヒューズ素子、２１ 半
導体基板、２２ 第１絶縁膜、２３ シリコン−ゲルマ
ニウムパターン（活性層）、２３ａ シリコン−ゲルマ
ニウム層、２３ｂ ドープドシリコン−ゲルマニウム
層、２４ 第２絶縁膜、２５ 第３絶縁膜、２７ 電
極、２９ アンチヒューズ素子、３０及び３１ 第１及
び第２コンタクトホール。11 semiconductor substrate, 12 first insulating film, 13 active layer,
13a polysilicon, 14 second insulating film, 15a and 15b first and second contact holes, 16 thermal oxide film, 17 electrodes, 19 antifuse element, 21 semiconductor substrate, 22 first insulating film, 23 silicon-germanium pattern ( Active layer), 23a silicon-germanium layer, 23b doped silicon-germanium layer, 24 second insulating film, 25 third insulating film, 27 electrodes, 29 antifuse elements, 30 and 31 first and second contact holes.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尹 善 ▲しん▼ 大韓民国大田廣域市儒城區魚隱洞99 ハン ビットアパート102−206 (72)発明者 趙 庚 翼 大韓民国大田廣域市儒城區魚隱洞99 ハン ビットアパート119−1201 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yun Zhen ▲ Shin ▼ 102-206 Hanbit Apartment 99, Uokgi-dong, Yuseong-gu, Daejeon, Republic of Korea Okido 99 Hanbit Apartment 119-1201
Claims (10)
おいて、 半導体基板上に第１絶縁膜とシリコン−ゲルマニウム層
を順次形成する工程、 上記シリコン−ゲルマニウム層を不純物イオン注入法に
よりドーピングしてドープドシリコン−ゲルマニウム層
を形成する工程、 上記ドープドシリコン−ゲルマニウム層をパターニング
してシリコン−ゲルマニウムパターンを形成する工程、 上記シリコン−ゲルマニウムパターンを含む上記第１絶
縁膜上に第２絶縁膜を形成する工程、 上記第２絶縁膜の第１及び第２選択領域をエッチングし
て上記シリコン−ゲルマニウムパターンの表面が露出さ
れる第１及び第２コンタクトホールを形成する工程、 上記第１及び第２コンタクトホールを通じて露出された
上記シリコン−ゲルマニウムパターンの表面に第３絶縁
膜を形成する工程、 上記第１及び第２コンタクトホールの上記第３絶縁膜に
接触する配線電極を形成する工程でなることを特徴とす
る平面型アンチヒューズ素子の製造方法。1. A method for manufacturing a planar antifuse element, comprising: a step of sequentially forming a first insulating film and a silicon-germanium layer on a semiconductor substrate; and doping the silicon-germanium layer by impurity ion implantation. Forming a silicon-germanium layer; patterning the doped silicon-germanium layer to form a silicon-germanium pattern; forming a second insulating film on the first insulating film including the silicon-germanium pattern Forming first and second contact holes exposing a surface of the silicon-germanium pattern by etching first and second selection regions of the second insulating film; and forming the first and second contact holes. Table of the above silicon-germanium pattern exposed through Forming a third insulating film on the surface; and forming a wiring electrode in contact with the third insulating film in the first and second contact holes.
子の製造方法において、上記シリコン−ゲルマニウム層
は、分子線エピタキシを用いて形成されることを特徴と
する平面型アンチヒューズ素子の製造方法。2. The method according to claim 1, wherein the silicon-germanium layer is formed using molecular beam epitaxy.
ューズ素子の製造方法において、上記シリコン−ゲルマ
ニウム層は、約２５０ｎｍの厚さに形成されることを特
徴とする平面型アンチヒューズ素子の製造方法。3. The method of manufacturing a planar antifuse element according to claim 1, wherein said silicon-germanium layer is formed to a thickness of about 250 nm. Method.
面型アンチヒューズ素子の製造方法において、上記シリ
コン−ゲルマニウム層は、Ｓｉ0.75Ｇｅ0.25層に形成さ
れることを特徴とする平面型アンチヒューズ素子の製造
方法。4. The method of manufacturing a planar antifuse element according to claim 1, wherein said silicon-germanium layer is formed on a Si 0.75 Ge 0.25 layer. A method for manufacturing a fuse element.
面型アンチヒューズ素子の製造方法において、上記ドー
プドシリコン−ゲルマニウム層は、ＢＦ2イオンが注入
されて形成されることを特徴とする平面型アンチヒュー
ズ素子の製造方法。5. The method of manufacturing a planar antifuse element according to claim 1, wherein the doped silicon-germanium layer is formed by implanting BF 2 ions. A method for manufacturing a planar antifuse element.
面型アンチヒューズ素子の製造方法において、上記ドー
プドシリコン−ゲルマニウム層は、６０ＫｅＶのエネル
ギーで１×１０15ｃｍ-2の濃度を有するＢＦ2イオンを
注入して形成されることを特徴とする平面型アンチヒュ
ーズ素子の製造方法。6. The method for manufacturing a planar antifuse element according to claim 1, wherein said doped silicon-germanium layer has a concentration of 1 × 10 15 cm −2 at an energy of 60 KeV. A method for manufacturing a planar antifuse element, wherein the method is formed by implanting BF 2 ions.
面型アンチヒューズ素子の製造方法において、上記第２
絶縁膜は、ＴＥＯＳとＢＰＳＧを順次蒸着して形成され
ることを特徴とする平面型アンチヒューズ素子の製造方
法。7. The method of manufacturing a planar antifuse element according to claim 1, wherein
The method for manufacturing a planar antifuse element, wherein the insulating film is formed by sequentially depositing TEOS and BPSG.
面型アンチヒューズ素子の製造方法において、上記第３
絶縁膜は、ＴＥＯＳを薄く蒸着して形成されることを特
徴とする平面型アンチヒューズ素子の製造方法。8. The method of manufacturing a planar antifuse element according to claim 1, wherein
The method for manufacturing a planar antifuse element, wherein the insulating film is formed by thinly depositing TEOS.
面型アンチヒューズ素子の製造方法において、上記第３
絶縁膜は、ＴＥＯＳを約１０ｎｍの厚さに蒸着すること
により形成されることを特徴とする平面型アンチヒュー
ズ素子の製造方法。9. The method of manufacturing a planar antifuse element according to claim 1, wherein
The method for manufacturing a planar antifuse element, wherein the insulating film is formed by depositing TEOS to a thickness of about 10 nm.
平面型アンチヒューズ素子の製造方法において、上記第
３絶縁膜は、６８０℃の温度においてＴＥＯＳを約１０
ｎｍの厚さに蒸着し、Ｎ2ガス雰囲気において９００℃
の温度で熱処理することにより形成されることを特徴と
する平面型アンチヒューズ素子の製造方法。10. The method according to claim 1, wherein said third insulating film has a TEOS of about 10 at a temperature of 680 ° C.
deposited at a thickness of 900 nm in an N 2 gas atmosphere at 900 ° C.
A method for manufacturing a planar anti-fuse element, wherein the method is formed by heat-treating at a temperature of:
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