JPH10149679A - 並列データ初期化機能を有するマルチポートメモリセル、それを具備したメモリ装置及び並列データ初期化機能を有するマルチポートメモリ回路 - Google Patents

並列データ初期化機能を有するマルチポートメモリセル、それを具備したメモリ装置及び並列データ初期化機能を有するマルチポートメモリ回路

Info

Publication number
JPH10149679A
JPH10149679A JP9316965A JP31696597A JPH10149679A JP H10149679 A JPH10149679 A JP H10149679A JP 9316965 A JP9316965 A JP 9316965A JP 31696597 A JP31696597 A JP 31696597A JP H10149679 A JPH10149679 A JP H10149679A
Authority
JP
Japan
Prior art keywords
node
transistor
voltage
output
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9316965A
Other languages
English (en)
Inventor
Jung-Kwon Kim
重 權 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH10149679A publication Critical patent/JPH10149679A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 複数の入出力ポートを有するメモリセルと１
クロックサイクルの間に複数のメモリセルを同時に初期
化するメモリ装置を提供することを目的とする。 【解決手段】 本発明のメモリ装置は、第１ノードと第
２ノードに相反する電圧を保持するラッチ回路１００
と、第１ノードの電圧に反転された出力信号を発生する
第１出力回路１１０と、第２ノードの電圧に反転された
出力信号を発生する第２出力回路１２０と、第１読出し
制御信号に応じて第１及び第２出力信号を第１センスア
ンプに伝送する第１伝送手段１３０と、第２読出し制御
信号に応じて第１及び第２出力信号を第２センスアンプ
に伝送する第２伝送手段１４０と、書込み制御信号に応
じて第１ノードに外部電圧を伝送する第３伝送手段１５
０と、リセット信号に応じてデータを初期化するために
ラッチ回路をリセットするリセット手段１６０とを備え
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は複数の入出力ポート
を有する半導体メモリセル及びそのような半導体メモリ
セルを用いた半導体メモリ装置に係り、特に複数のメモ
リセルを同時に初期化し得るトリプルポートスタティッ
クＲＡＭ（ランダムアクセスメモリ）に関する。
【０００２】
【従来の技術】図３は、ラッチ回路１０と第１及び第２
読出し回路１５，２０を含む通常のデュアルポートスタ
ティックＲＡＭセル(dual port static RAM cell)を示
すものであって、前記ラッチ回路１０は第１及び第２ノ
ードＮ１，Ｎ２の間に連結され、この時、第２ノードＮ
２の電圧は第１ノードＮ１の電圧レベルと相補的な関係
に設定される。例えば、ノードＮ１の電圧がロー(low)
の場合、ノードＮ２の電圧はハイである。そして、それ
らノードＮ１，Ｎ２で相補電圧を保持するため、ラッチ
回路１０は入力ノードとしてノードＮ２を、出力ノード
としてノードＮ１をそれぞれ有する第１ＣＭＯＳインバ
ータを形成するトランジスタＰ４，Ｎ４を含み、これと
同様に、入力ノードとしてノードＮ１を、出力ノードと
してノードＮ２を有する第２ＣＭＯＳインバータを形成
するトランジスタＰ３、Ｎ３を含む。
【０００３】前記第１読出し回路１５は、第１ビットラ
イン対ＢＢ１，Ｂ１に連結され、第１読出し制御信号Ｗ
Ｌ１によりノードＮ１，Ｎ２を各ビットラインＢＢ１，
Ｂ１に連結する選択トランジスタＮ５、Ｎ６を備えてい
る。該選択トランジスタＮ５は第１読出し制御信号ＷＬ
１によりノードＮ１とビットラインＢＢ１との間で電流
パスを提供し、前記選択トランジスタＮ６は第１読出し
制御信号ＷＬ１によりノードＮ２とビットラインＢ１と
の間で電流パスを提供する。もし第１読出し制御信号Ｗ
Ｌ１がハイであれば、ノードＮ１の電圧レベルはビット
ラインＢＢ１に読み出され、ノードＮ２の電圧レベルは
ビットラインＢ１に読み出される。
【０００４】前記第２読出し回路２０は、第２ビットラ
イン対ＢＢ２，Ｂ２に連結され、第２読出し制御信号Ｗ
Ｌ２によりノードＮ１，Ｎ２を各ビットラインＢＢ２，
Ｂ２に連結する選択トランジスタＮ７、Ｎ８を備えてい
る。該選択トランジスタＮ７は第２読出し制御信号ＷＬ
２によりノードＮ１とビットラインＢＢ２との間で電流
パスを提供し、前記選択トランジスタＮ８は第２読出し
制御信号ＷＬ２によりノードＮ２とビットラインＢ２と
の間で電流パスを提供する。もし第２読出し制御信号Ｗ
Ｌ２がハイであれば、ノードＮ１の電圧レベルはビット
ラインＢＢ２に読み出され、ノードＮ２の電圧レベルは
ビットラインＢ２に読み出される。
【０００５】又、図３に示したようにメモリセルを含む
デュアルポートスタティックＲＡＭは、周辺回路からの
制御信号により独立的に動作するように第１、第２ビッ
トラインポートを有し、第１ビットラインポートはビッ
トラインＢＢ１，Ｂ１に連結され、第２ビットラインポ
ートはビットラインＢＢ２，Ｂ２に連結される。
【０００６】そして、従来のローデコーダ(row decoder
s)（図示せず）はアドレス信号をデコードして選択され
たメモリセルをアクセスするための制御信号ＷＬ１，Ｗ
Ｌ２を発生する。いずれか一方のビットラインポートは
読出しポート或いは書込みポートとして用いることがで
きる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
スタティックＲＡＭでは、データを初期化する際には、
アドレスが順次変化し、従来の書込み動作によって初期
データが各アドレスに書き込まれていた。例えば、もし
メモリが１０個のアドレスを有するならば、メモリを初
期化するために１０個の書込み動作が順次要求される。
従って、従来のデュアルポートスタティックＲＡＭにお
いては、メモリセルの初期化データを書き込むために要
求される多数の書込み動作のせいでメモリセルを全て初
期化するのには長い時間がかかっていた。
【０００８】本発明の目的は、複数の入／出力ポートを
有するメモリセルと１クロックサイクルの間複数のメモ
リセルを同時に初期化し得るマルチポートメモリセル及
びそれを具備した半導体メモリ装置を提供するものであ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明に係るトリプルポート半導体メモリセルにおいて
は、第１、第２ノードに連結され、前記第２ノードの電
圧レベルは前記第１ノードの電圧レベルと相補的な関係
に設定されるラッチ回路と、前記第１、第２ノードの電
圧により出力信号を発生する第１、第２出力回路と、第
１読出し制御信号により前記第１、第２出力回路の各出
力信号を第１センスアンプに伝送する第１伝送回路と、
第２読出し制御信号により前記第１、第２出力回路の各
出力信号を第２センスアンプに伝送する第２伝送回路
と、書込み制御信号により前記第１ノードに外部電圧を
伝送する第３伝送回路と、リセット信号により前記ラッ
チ回路をリセットするリセット手段とを備えることを特
徴とする。
【００１０】本発明に係るメモリ装置においては、第２
ノードの電圧レベルが第１ノードの電圧レベルと相補的
な関係に設定されるラッチ回路と、前記第１、第２ノー
ドの各電圧により出力信号を発生する第１、第２出力回
路と、第１読出し制御信号により前記第１、第２出力回
路の各出力信号を第１センスアンプに伝送する第１伝送
回路と、第２読出し制御信号により前記第１、第２出力
回路の出力信号を第２センスアンプに伝送する第２伝送
回路と、書込み制御信号により前記第１ノードに外部電
圧を伝送する第３伝送回路と、リセット信号により前記
ラッチ回路をリセットさせるリセット手段とを有する複
数のメモリセルを含むことを特徴とする。
【００１１】そして、前記メモリ装置のリセット手段は
１サイクル内に前記複数のメモリセルを同時にリセット
させるために連結されることを特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施形態を説明する。この際、従来技術に関
する図３中と同一の部分には同一の符号を付する。
【００１３】図１は、ラッチ回路１００、第１、第２出
力回路１１０，１２０、第１、第２、第３伝送回路１３
０，１４０，１５０、及びリセット／初期化回路１６０
を含むトリプルポートスタティックＲＡＭセル(triple-
port static RAM cell)を示す。前記ラッチ回路１００
は第１及び第２ノードＮｄ１，Ｎｄ２に連結され、この
時、ノードＮｄ２の電圧はノードＮｄ１の電圧と相補的
なレベルに設定される。前記第１、第２出力回路１１
０，１２０はノードＮｄ１，Ｎｄ２にそれぞれ連結さ
れ、前記第１伝送回路１３０は第１読出し制御信号ＷＬ
１により第１、第２出力回路１１０，１２０からの出力
信号を第１ビットライン対ＢＢ１，Ｂ１にルーチング(R
outing)させる。前記第２伝送回路１４０は第２読出し
制御信号ＷＬ２により出力回路１１０，１２０からの出
力信号を第２ビットライン対ＢＢ２，Ｂ２に連結させ
る。前記第３伝送回路１５０は書き込み制御信号ＷＬに
よりビットラインＢＬ３をノードＮｄ１に連結させる。
前記リセット回路１６０はリセット制御信号ＣＴＬに応
じてラッチ回路１００を信号Ｖｓによって現れる状態に
設定させる。
【００１４】前記ラッチ回路１００は、電源電圧ＶＤＤ
と基準（或いは接地）電圧ＶＳＳとの間に直列に連結さ
れるトランジスタＰＭ１，ＮＭ１からなる第１ＣＭＯＳ
インバータと、電源電圧ＶＤＤと基準電圧ＶＳＳとの間
に直列に連結されるトランジスタＰＭ３，ＮＭ３からな
る第２ＣＭＯＳインバータを含む。ノードＮｄ１は第２
ＣＭＯＳインバータの入力ノードであり、第１ＣＭＯＳ
インバータの出力ノードである。ノードＮｄ２は第１Ｃ
ＭＯＳインバータの入力ノードであり、第２ＣＭＯＳイ
ンバータの出力ノードである。もし高レベルの電源電圧
ＶＤＤがノードＮｄ１に印加されると、第２ＣＭＯＳイ
ンバータは第２ノードＮｄ２を低レベルの電圧ＶＳＳに
ドライブし、第２ノードＮｄ２における低電圧は第１Ｃ
ＭＯＳインバータにより第１ノードＮｄ１が高電圧にド
ライブされるようにする。
【００１５】これと同様に、電圧ＶＳＳがノードＮｄ１
に印加されると、第２ＣＭＯＳインバータは第２ノード
Ｎｄ２を高レベルの電源電圧ＶＤＤにドライブし、第１
ＣＭＯＳインバータは第１ノードＮｄ１を低レベルの電
圧ＶＳＳにドライブする。従って、ノードＮｄ１，Ｎｄ
２は相補電圧でラッチされる。
【００１６】前記第１出力回路１１０は第３ノードＮｄ
３と接地電圧ＶＳＳとの間に連結され、ゲートが第１ノ
ードＮｄ１に連結されたＮＭＯＳトランジスタＭ１を含
む。もしノードＮｄ１が高電圧状態にあれば、トランジ
スタＭ１はノードＮｄ３を接地電圧ＶＳＳにプルダウン
させるためにターンオンされる。もしノードＮｄ１が低
電圧状態にあれば、ＮＭＯＳトランジスタＭ１はターン
オフされ、ノードＮｄ３はプリチャージレベルを保持す
る。
【００１７】第２出力回路１２０は第４ノードＮｄ４と
接地電圧ＶＳＳとの間に連結され、ゲートが第２ノード
Ｎｄ２に連結されたＮＭＯＳトランジスタＭ２を含む。
もし第２ノードＮｄ２が低電圧状態にあれば、ＮＭＯＳ
トランジスタＭ２はノードＮｄ４の状態を保持するため
にターンオフされる。もしＮｄ２が高電圧状態にあれ
ば、ＮＭＯＳトランジスタＭ２はターンオンされ、ノー
ドＮｄ３の状態は電圧ＶＳＳにプルダウンされる。
【００１８】前記第１伝送回路１３０はＮＭＯＳトラン
ジスタＭ３，Ｍ４を含む。ＮＭＯＳトランジスタＭ３は
ノードＮｄ３と第１反転ビットラインＢＢ１との間に連
結され、第１読出し制御信号ＷＬ１に応答する。ＮＭＯ
ＳトランジスタＭ４はノードＮｄ４と第１非反転ビット
ラインＢ１との間に連結され、第１読出し制御信号ＷＬ
１に応答する。もし第１読出し信号ＷＬ１がハイであれ
ば、ＮＭＯＳトランジスタＭ３はノードＮｄ３をビット
ラインＢＢ１に連結し、ＮＭＯＳトランジスタＭ４はノ
ードＮｄ４を第１非反転ビットラインＢ１に連結する。
第１反転及び非反転ビットライン対ＢＢ１，Ｂ１はビッ
トラインＢＢ１，Ｂ１に連結されたメモリセルの状態を
感知する第１ビットラインセンスアンプ（図示せず）に
連結される。
【００１９】前記第２伝送回路１４０はＮＭＯＳトラン
ジスタＭ５，Ｍ６を有する。ＮＭＯＳトランジスタＭ５
はノードＮｄ３と第２反転ビットラインＢＢ２との間に
連結され、第２読出し制御信号ＷＬ２に応答する。ＮＭ
ＯＳトランジスタＭ６はノードＮｄ４と第２非反転ビッ
トラインＢ２との間に連結され、第２読出し制御信号Ｗ
Ｌ２に応答する。もし第２読出し制御信号ＷＬ２がハイ
であれば、トランジスタＭ５はノードＮｄ３を第２反転
ビットラインＢＢ２に連結させ、トランジスタＭ６はノ
ードをＮｄ４を第２非反転ビットラインＢ２に連結させ
る。第２反転及び非反転ビットラインＢＢ２，Ｂ２は第
２ビットラインセンスアンプ（図示せず）に連結され
る。
【００２０】第３伝送回路１５０はノードＮｄ１とビッ
トラインＢＬ３との間に連結され、書込み制御信号ＷＬ
に応じてビットラインＢＬ３をノードＮｄ１に連結させ
る。従って、書込み制御信号ＷＬがハイであれば、ビッ
トラインＢＬ３に印加された電圧はメモリセルにデータ
値を書き込むためにノードＮｄ１の電圧を変化させるこ
とができる。
【００２１】リセット回路１６０はノードＮｄ１と初期
化電圧Ｖｓとの間に連結されたＮＭＯＳトランジスタＭ
１０を含み、リセット信号ＣＴＬにより初期化電圧Ｖｓ
を第１ノードＮｄ１に伝送する。もし初期化電圧Ｖｓが
接地電圧ＶＳＳのレベルにあれば、リセット信号ＣＴＬ
が印加され、電圧ＶＳＳがノードＮｄ１に印加された
時、ラッチ回路１００のノードＮｄ２における電圧レベ
ルはハイ状態に設定される。初期化電圧Ｖｓが電源電圧
ＶＤＤのレベルにあり、第１ノードＮｄ１に印加される
時、ラッチ回路１００のノードＮｄ２における電圧はロ
ウ状態にリセットされる。対案的に、リセット回路１６
０は第１ノードＮｄ１の代わりに第２ノードＮｄ２に連
結されることができる。
【００２２】図１に示したようなメモリセルのアレイに
おいて、リセット回路１６０は各メモリセルに提供され
る。リセット信号ＣＴＬは全てのリセット回路に同時に
印加されて全てのメモリセルを同時にリセットさせ、電
圧Ｖｓによって指示される初期データを貯蔵する。
【００２３】本発明のトリプルポートスタティックＲＡ
Ｍセルにおいて、リセット回路は付加的に書込みポート
に連結され、よって、初期データが書込みパスに関係の
ない１サイクル内に全てのメモリセルに書き込まれるこ
とができる。従って、メモリの初期動作は１サイクル内
に高速で行われることができる。
【００２４】図２は、一つの書込み回路３３０と、カラ
ムごとに２つの読出し回路３１０，３２０を有するロー
及びカラムに配列されたメモリセルのアレイ３００とを
示すブロック図である。書込み回路３３０はカラムに連
結されて選択されたメモリセルにデータビットＤＡＴＡ
ＩＮを書き込むため、必要なビットライン電圧を印加す
る従来のＳＲＡＭ回路である。また、読出し回路３１
０，３２０は従来の回路であり、通常付着されるビット
ラインＢＢ１，Ｂ１或いはビットラインＢＢ２，Ｂ２上
の電圧或いは電流を感知するためのプリチャージ回路及
びセンスアンプを含む。全てのメモリセルに印加された
単一信号ＣＴＬはアレイ３００をリセットさせる。しか
しながら、選択されたメモリセルを含むロー(row)に関
連したＷＬ1からＷＬNまでの信号の中の一つを印加する
ことと、前記選択されたメモリセルを含むカラムに関連
したデータビットＤＡＴＡＩＮを書込み回路３３０に印
加することとによって、選択されたメモリセルは書き込
まれることができる。メモリセルは読出し回路３１０及
び（或いは）読出し回路３２０が出力データ信号ＤＡＴ
ＡＯＵＴ１及び（或いは）出力データ信号ＤＡＴＡＯＵ
Ｔ２を発生させるようにＷＬ１1からＷＬ１Nまでのｎ信
号中の一つ及び（或いは）ＷＬ２1からのＷＬ２Nまでの
信号中の一つを印加することにより読み出される。
【００２５】
【発明の効果】以上説明したように、本発明の並列デー
タ初期化機能を有するマルチポートメモリセルは、各セ
ルにリセット手段を設け、１つのリセット信号によって
全てのセルを同時にリセットできるようにしたことによ
り、メモリの初期動作は１サイクル内で高速に行うこと
ができるようになった。
【００２６】本発明を特定の好ましい実施例に関連して
図示し説明したが、本発明はそれに限定されず、特許請
求の範囲によって設けられる本発明の精神や分野を外れ
ない限度内で本発明を多様に改造及び変化し得るのは当
業界で通常の知識を有する者には明らかなことである。
【図面の簡単な説明】
【図１】本発明の実施形態に係るトリプルポートメモリ
セルを示す回路図である。
【図２】本発明の実施形態に係るメモリを示すブロック
図である。
【図３】従来のデュアルポートスタティックＲＡＭセル
を示す回路図である。
【符号の説明】
１０、１００ ラッチ回路 １５ 第１読出し回路 ２０ 第２読出し回路 １１０ 第１出力回路 １２０ 第２出力回路 １３０ 第１伝送回路 １４０ 第２伝送回路 １５０ 第３伝送回路 １６０ リセット／初期化回路 ３００ メモリセルアレイ ３１０ 読出し回路 ３２０ 読出し回路 ３３０ 書込み回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１、第２ノードに連結され、前記第１
    ノードの電圧レベルは前記第２ノードの電圧レベルと相
    補的な関係に設定されるラッチ回路と、 前記第１ノードの電圧により第１出力信号を発生する第
    １出力手段と、 前記第２ノードの電圧により第２出力信号を発生する第
    ２出力手段と、 第１読出し制御信号により前記第１、第２出力信号を第
    １センスアンプに伝送する第１伝送手段と、 第２読出し制御信号により前記第１、第２出力信号を第
    ２センスアンプに伝送する第２伝送手段と、 書込み制御信号により前記第１ノードに外部電圧を印加
    する第３伝送手段と、 リセット信号によりデータを初期化するために前記ラッ
    チ回路をリセットさせるリセット手段とを備えることを
    特徴とする並列データ初期化機能を有するマルチポート
    メモリセル。
  2. 【請求項２】 前記第１出力手段は、前記第１ノードに
    連結されたゲートと、前記第１、第２伝送手段に連結さ
    れたドレインとを有するソース接地型ＮＭＯＳトランジ
    スタを備え、 前記第２出力手段は、前記第２ノードに連結されたゲー
    トと、前記第１、第２伝送手段に連結されたドレインと
    を有するソース接地型ＮＭＯＳトランジスタを備えるこ
    とを特徴とする請求項１に記載の並列データ初期化機能
    を有するマルチポートメモリセル。
  3. 【請求項３】 前記リセット手段は、前記リセット信号
    を受信するために連結されたゲートと、前記初期化デー
    タを示す電圧を受信するために連結されたソースと、前
    記第１ノードに連結されたドレインとを有するＮＭＯＳ
    トランジスタを備えることを特徴とする請求項１に記載
    の並列データ初期化機能を有するマルチポートメモリセ
    ル。
  4. 【請求項４】 前記初期化データを示す電圧は接地電圧
    であることを特徴とする請求項３に記載の並列データ初
    期化機能を有するマルチポートメモリセル。
  5. 【請求項５】 複数のマルチポートメモリセルを備えた
    半導体メモリ装置であって、 前記メモリセルのそれぞれが、 第１、第２ノードに連結され、前記第１ノードの電圧レ
    ベルは前記第２ノードの電圧レベルと相補的な関係に設
    定されるラッチ回路と、 前記第１ノードの電圧により第１出力信号を発生する第
    １出力手段と、 前記第２ノードの電圧により第２出力信号を発生する第
    ２出力手段と、 第１読出し制御信号により第１、第２出力信号を第１セ
    ンスアンプに伝送する第１伝送手段と、 第２読出し制御信号により第１、第２出力信号を第２セ
    ンスアンプに伝送する第２伝送手段と、 書込み制御信号により前記第１ノードに外部電圧を印加
    する第３伝送手段と、 リセット信号によりデータを初期化するために前記ラッ
    チ回路をリセットさせるリセット手段とを備え、複数の
    前記メモリセルの各リセット手段は同時にリセットされ
    るように複数の前記メモリセルをイネーブルするために
    相互連結されることを特徴とする並列データ初期化機能
    を有するマルチポートメモリセルを具備したメモリ装
    置。
  6. 【請求項６】 入力端が第２ノードに連結され、出力端
    が第１ノードに連結された第１インバータと、 入力端が前記第１ノードに連結され、出力端が前記第２
    ノードに連結された第２インバータと、 前記第１ノードに連結されたゲートと、基準電圧に連結
    されたソースとを有する第１トランジスタと、 前記第２ノードに連結されたゲートと、基準電圧に連結
    されたソースとを有する第２トランジスタと、 前記第１トランジスタのドレインと第１ビットラインと
    の間に連結された第３トランジスタと、 前記第２トランジスタのドレインと第２ビットラインと
    の間に連結された第４トランジスタと、 前記第１ノードと書き込まれるデータを示す電圧ソース
    との間に連結された第５トランジスタとを備えることを
    特徴とする並列データ初期化機能を有するマルチポート
    メモリセル。
  7. 【請求項７】 前記第１トランジスタのドレインと第３
    ビットラインとの間に連結された第６トランジスタと、 前記第２トランジスタのドレインと第４ビットラインと
    の間に連結された第７トランジスタをさらに備えること
    を特徴とする請求項６記載の並列データ初期化機能を有
    するマルチポートメモリセル。
  8. 【請求項８】 前記第１ノードと書き込まれるデータを
    示す電圧ソースとの間に連結された第８トランジスタを
    さらに備えることを特徴とする請求項７記載の並列デー
    タ初期化機能を有するマルチポートメモリセル。
  9. 【請求項９】 前記第１ノードと書き込まれるデータを
    示す電圧ソースとの間に連結された第８トランジスタを
    さらに備えることを特徴とする請求項６記載の並列デー
    タ初期化機能を有するマルチポートメモリセル。
  10. 【請求項１０】 複数のメモリセルを備え、前記メモリ
    セルのそれぞれは、入力端が第２ノードに連結され、出
    力端が第１ノードに連結された第１インバータと、 入力端が前記第１ノードに連結され、出力端が前記第２
    ノードに連結された第２インバータと、 前記第１ノードに連結されたゲート及び基準電圧に連結
    されたソースを有する第１トランジスタと、 前記第２ノードに連結されたゲート及び基準電圧に連結
    されたソースを有する第２トランジスタと、 前記第１トランジスタのドレインと第１ビットラインと
    の間に連結された第３トランジスタと、 前記第２トランジスタのドレインと第２ビットラインと
    の間に連結された第４トランジスタと、 前記第１ノードと書き込まれるデータを示す電圧ソース
    との間に連結された第５トランジスタとを備えることを
    特徴とする並列データ初期化機能を有するマルチポート
    メモリ回路。
  11. 【請求項１１】 前記メモリセルのそれぞれは前記第１
    トランジスタのドレインと第３ビットラインとの間に連
    結された第６トランジスタと、 前記第２トランジスタのドレインと第４ビットラインと
    の間に連結された第７トランジスタをさらに備えること
    を特徴とする請求項１０記載の並列データ初期化機能を
    有するマルチポートメモリ回路。
  12. 【請求項１２】 前記メモリセルのそれぞれは前記第１
    ノードと書き込まれるデータを示す電圧ソースとの間に
    連結された第８トランジスタをさらに備えることを特徴
    とする請求項１１記載の並列データ初期化機能を有する
    マルチポートメモリ回路。
  13. 【請求項１３】 前記メモリセルのそれぞれは前記第１
    ノードと書き込まれるデータを示す電圧ソースとの間に
    連結された第８トランジスタをさらに備えることを特徴
    とする請求項１０記載の並列データ初期化機能を有する
    マルチポートメモリ回路。
  14. 【請求項１４】 前記メモリセルの前記第８トランジス
    タは前記メモリ回路のためのリセット制御信号のソース
    に連結されたゲートを有することを特徴とする請求項１
    ３記載の並列データ初期化機能を有するマルチポートメ
    モリ回路。
JP9316965A 1996-11-18 1997-11-18 並列データ初期化機能を有するマルチポートメモリセル、それを具備したメモリ装置及び並列データ初期化機能を有するマルチポートメモリ回路 Pending JPH10149679A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/751,910 1996-11-18
US08/751,910 US5717638A (en) 1996-11-18 1996-11-18 Multi-port memory cells and memory with parallel data initialization

Publications (1)

Publication Number Publication Date
JPH10149679A true JPH10149679A (ja) 1998-06-02

Family

ID=25024039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9316965A Pending JPH10149679A (ja) 1996-11-18 1997-11-18 並列データ初期化機能を有するマルチポートメモリセル、それを具備したメモリ装置及び並列データ初期化機能を有するマルチポートメモリ回路

Country Status (4)

Country Link
US (1) US5717638A (ja)
JP (1) JPH10149679A (ja)
KR (1) KR100241079B1 (ja)
DE (1) DE19749360A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059044A (ja) * 2005-07-29 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置
US7619937B2 (en) 2007-01-03 2009-11-17 Hynix Semiconductor, Inc. Semiconductor memory device with reset during a test mode
US7701790B2 (en) 2005-09-29 2010-04-20 Hynix Semiconductor, Inc. Semiconductor memory device including reset control circuit
US8149636B2 (en) 2008-06-30 2012-04-03 Hynix Semiconductor Inc. Semiconductor memory device with pulse width determination

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894432A (en) * 1997-07-08 1999-04-13 International Business Machines Corporation CMOS memory cell with improved read port
US5848019A (en) * 1997-08-29 1998-12-08 Integrated Device Technology, Inc. Pass gate decoder for a multiport memory dEvice that uses a single ported memory cell array structure
KR100289386B1 (ko) * 1997-12-27 2001-06-01 김영환 멀티 포트 에스램
US6510075B2 (en) * 1998-09-30 2003-01-21 Raj Kumar Jain Memory cell with increased capacitance
US6175533B1 (en) * 1999-04-12 2001-01-16 Lucent Technologies Inc. Multi-port memory cell with preset
JP2002197866A (ja) * 2000-09-05 2002-07-12 Seiko Epson Corp 表示用ドライバｉｃ
JP3687550B2 (ja) * 2001-02-19 2005-08-24 セイコーエプソン株式会社 表示ドライバ、それを用いた表示ユニット及び電子機器
JP2002314166A (ja) * 2001-04-16 2002-10-25 Nec Corp 磁気抵抗効果素子及びその製造方法
KR100421040B1 (ko) 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US6768668B2 (en) * 2001-06-12 2004-07-27 Infineon Technologies Aktiengesellschaft Converting volatile memory to non-volatile memory
US6980481B1 (en) * 2001-12-20 2005-12-27 Lsi Logic Corporatiion Address transition detect control circuit for self timed asynchronous memories
US6778466B2 (en) 2002-04-11 2004-08-17 Fujitsu Limited Multi-port memory cell
JP4019021B2 (ja) * 2003-07-14 2007-12-05 日本テキサス・インスツルメンツ株式会社 半導体メモリセル
JP5100976B2 (ja) * 2005-03-31 2012-12-19 富士通セミコンダクター株式会社 半導体集積回路
KR100803005B1 (ko) * 2006-10-26 2008-02-14 삼성전자주식회사 메모리 인터페이싱 방법과 장치
US8120989B2 (en) * 2007-06-25 2012-02-21 Qualcomm Incorporated Concurrent multiple-dimension word-addressable memory architecture
KR100849794B1 (ko) * 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
US8339876B2 (en) * 2009-10-08 2012-12-25 Arm Limited Memory with improved read stability
CN101740117B (zh) * 2009-11-09 2012-05-09 浙江大学 用于sram的自校准时钟电路
US8588024B2 (en) 2011-03-09 2013-11-19 Lsi Corporation Static memory with segmented clear

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757469A (ja) * 1993-08-11 1995-03-03 Nec Corp メモリ回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059044A (ja) * 2005-07-29 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置
US7701790B2 (en) 2005-09-29 2010-04-20 Hynix Semiconductor, Inc. Semiconductor memory device including reset control circuit
US7619937B2 (en) 2007-01-03 2009-11-17 Hynix Semiconductor, Inc. Semiconductor memory device with reset during a test mode
US8149636B2 (en) 2008-06-30 2012-04-03 Hynix Semiconductor Inc. Semiconductor memory device with pulse width determination

Also Published As

Publication number Publication date
KR100241079B1 (ko) 2000-02-01
KR19980041760A (ko) 1998-08-17
US5717638A (en) 1998-02-10
DE19749360A1 (de) 1998-07-23

Similar Documents

Publication Publication Date Title
KR100241079B1 (ko) 병렬 데이터 초기화기능을 가진 멀티포트 메모리셀및 메모리
JP2554816B2 (ja) 半導体記憶装置
KR100551671B1 (ko) 복수의판독및기입포트를구비한메모리시스템
US6452862B1 (en) Semiconductor memory device having hierarchical word line structure
JP2876830B2 (ja) 半導体記憶装置
JPH10334656A (ja) 読取動作期間中に複数個のメモリセルの同時的リフレッシュを行なうマルチトランジスタダイナミックランダムアクセスメモリアレイアーキテクチュア
US7161868B2 (en) Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin
US6175533B1 (en) Multi-port memory cell with preset
KR100253781B1 (ko) 스태틱형 반도체 기억 장치 및 그 동작 방법
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
US5227697A (en) Dynamic type semiconductor memory
JP3068426B2 (ja) 半導体記憶装置
JPH10106264A (ja) 半導体記憶装置
JPH0945081A (ja) スタティック型メモリ
JPH07141873A (ja) 半導体記憶装置
US20030156487A1 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US7006403B2 (en) Self timed bit and read/write pulse stretchers
CN114496027A (zh) 混合端口存储器及其工作方法
US5511030A (en) Semiconductor memory device and method of driving same
EP0454162A2 (en) Semiconductor memory device
JP2786420B2 (ja) データリード／ライト方法及びその装置
JP3079025B2 (ja) シリアルアクセスメモリ制御回路
US5537359A (en) Memory device
KR100203142B1 (ko) 디램
JPS61202395A (ja) 半導体記憶装置のセンスアンプ系

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060523

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060628

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060728

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081112

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081117

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081218