JPH0973775A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0973775A JPH0973775A JP7225172A JP22517295A JPH0973775A JP H0973775 A JPH0973775 A JP H0973775A JP 7225172 A JP7225172 A JP 7225172A JP 22517295 A JP22517295 A JP 22517295A JP H0973775 A JPH0973775 A JP H0973775A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 インターリーブ動作時にデータの衝突が生じ
ない半導体記憶装置を提供する。 【解決手段】 時刻ｔ０の信号／ＣＡＳの立下がりでコ
ラムアドレスＣＯＬ１を取込み、時刻ｔ２の信号／ＣＡ
Ｓの立上がりからｔCD経過後にデータＤ１を出力し、時
刻ｔ３の信号／ＣＡＳの立下がりからｔCDH 経過後にデ
ータＤ１の出力を停止する。したがって、インターリー
ブ動作をした場合に、信号／ＣＡＳの立上がりおよび立
下がりでデータの衝突が生ずることがない。
ない半導体記憶装置を提供する。 【解決手段】 時刻ｔ０の信号／ＣＡＳの立下がりでコ
ラムアドレスＣＯＬ１を取込み、時刻ｔ２の信号／ＣＡ
Ｓの立上がりからｔCD経過後にデータＤ１を出力し、時
刻ｔ３の信号／ＣＡＳの立下がりからｔCDH 経過後にデ
ータＤ１の出力を停止する。したがって、インターリー
ブ動作をした場合に、信号／ＣＡＳの立上がりおよび立
下がりでデータの衝突が生ずることがない。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、外部から与えられる制御クロック信号およ
びアドレス信号に応答してデータの読出しを行なう半導
体記憶装置に関する。
関し、特に、外部から与えられる制御クロック信号およ
びアドレス信号に応答してデータの読出しを行なう半導
体記憶装置に関する。
【０００２】
【従来の技術】図８は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の連続読出動作
を示すタイムチャートである。このようなＤＲＡＭは、
たとえばＵＳ Ｐａｔｅｎｔ４，６４９５２２に開示さ
れている。
クセスメモリ（以下、ＤＲＡＭと称す）の連続読出動作
を示すタイムチャートである。このようなＤＲＡＭは、
たとえばＵＳ Ｐａｔｅｎｔ４，６４９５２２に開示さ
れている。
【０００３】図８を参照して、時刻ｔ０の信号／ＲＡＳ
の立下がりでロウアドレスＲＯＷが取込まれ、時刻ｔ１
の信号／ＣＡＳ（制御クロック信号）の立下がりで最初
のコラムアドレスＣＯＬ１が取込まれる。そして、時刻
ｔ１からコラムアクセス時間ｔCA経過後にロウアドレス
ＲＯＷおよびコラムアドレスＣＯＬ１で指定されるアド
レスのデータＤ１が出力される。データＤ１は時刻ｔ２
の信号／ＣＡＳの次の立上がり後も出力され続け、時刻
ｔ３の信号／ＣＡＳの立下がりからデータホールド時間
ｔDH経過後にデータＤ１の出力が停止される。ただし、
ｔDH＜ｔCAである。
の立下がりでロウアドレスＲＯＷが取込まれ、時刻ｔ１
の信号／ＣＡＳ（制御クロック信号）の立下がりで最初
のコラムアドレスＣＯＬ１が取込まれる。そして、時刻
ｔ１からコラムアクセス時間ｔCA経過後にロウアドレス
ＲＯＷおよびコラムアドレスＣＯＬ１で指定されるアド
レスのデータＤ１が出力される。データＤ１は時刻ｔ２
の信号／ＣＡＳの次の立上がり後も出力され続け、時刻
ｔ３の信号／ＣＡＳの立下がりからデータホールド時間
ｔDH経過後にデータＤ１の出力が停止される。ただし、
ｔDH＜ｔCAである。
【０００４】また、時刻ｔ３の信号／ＣＡＳの立下がり
で２番目のコラムアドレスＣＯＬ２が取込まれ、時刻ｔ
３からコラムアクセス時間ｔCA経過後にロウアドレスＲ
ＯＷおよびコラムアドレスＣＯＬ２で指定されるアドレ
スのデータＤ２が出力される。
で２番目のコラムアドレスＣＯＬ２が取込まれ、時刻ｔ
３からコラムアクセス時間ｔCA経過後にロウアドレスＲ
ＯＷおよびコラムアドレスＣＯＬ２で指定されるアドレ
スのデータＤ２が出力される。
【０００５】このように、このＤＲＡＭでは、高速なコ
ラムアクセスを実現するために、信号／ＣＡＳが「Ｌ」
レベルの期間だけでなく「Ｈ」レベルの期間もデータが
出力され続けるように構成されている。
ラムアクセスを実現するために、信号／ＣＡＳが「Ｌ」
レベルの期間だけでなく「Ｈ」レベルの期間もデータが
出力され続けるように構成されている。
【０００６】
【発明が解決しようとする課題】しかし、上述のＤＲＡ
Ｍには以下のような問題がある。すなわち、このＤＲＡ
Ｍを２つ使用して２つのバンクＡ，Ｂを有するコンピュ
ータを構成し、インターリーブ動作をさせた場合を考え
る。ここでインターリーブ動作とは、２つのバンクＡ，
Ｂに交互にアクセスしてコラムアクセス時間ｔCAを見か
け上なくすようにする動作をいう。
Ｍには以下のような問題がある。すなわち、このＤＲＡ
Ｍを２つ使用して２つのバンクＡ，Ｂを有するコンピュ
ータを構成し、インターリーブ動作をさせた場合を考え
る。ここでインターリーブ動作とは、２つのバンクＡ，
Ｂに交互にアクセスしてコラムアクセス時間ｔCAを見か
け上なくすようにする動作をいう。
【０００７】図９は、そのようなコンピュータのインタ
ーリーブ動作を示すタイムチャートである。ただし、信
号／ＣＡＳ−Ａ，／ＣＡＳ−Ｂは、それぞれバンクＡ，
Ｂ用の信号／ＣＡＳであり、データＤＱ−Ａ，ＤＱ−Ｂ
は、それぞれバンクＡ，ＢのデータＤＱである。
ーリーブ動作を示すタイムチャートである。ただし、信
号／ＣＡＳ−Ａ，／ＣＡＳ−Ｂは、それぞれバンクＡ，
Ｂ用の信号／ＣＡＳであり、データＤＱ−Ａ，ＤＱ−Ｂ
は、それぞれバンクＡ，ＢのデータＤＱである。
【０００８】図９を参照して、時刻ｔ０の信号／ＣＡＳ
−Ａの立下がりに対するデータＤＡ１が、時刻ｔ０から
コラムアクセス時間ｔCA経過後に出力される。一方、時
刻ｔ１の信号／ＣＡＳ−Ｂの立下がりに対するデータＤ
Ｂ１が、時刻ｔ１からコラムアクセス時間ｔCA経過後に
出力される。時刻ｔ２に信号／ＣＡＳ−Ａが再び立下が
ると、時刻ｔ２からデータホールド時間ｔDH経過後にバ
ンクＡのデータＤＡ１の出力が停止され、時刻ｔ２から
コラムアクセス時間ｔCA経過後にバンクＡの次のデータ
ＤＡ２が出力される。
−Ａの立下がりに対するデータＤＡ１が、時刻ｔ０から
コラムアクセス時間ｔCA経過後に出力される。一方、時
刻ｔ１の信号／ＣＡＳ−Ｂの立下がりに対するデータＤ
Ｂ１が、時刻ｔ１からコラムアクセス時間ｔCA経過後に
出力される。時刻ｔ２に信号／ＣＡＳ−Ａが再び立下が
ると、時刻ｔ２からデータホールド時間ｔDH経過後にバ
ンクＡのデータＤＡ１の出力が停止され、時刻ｔ２から
コラムアクセス時間ｔCA経過後にバンクＡの次のデータ
ＤＡ２が出力される。
【０００９】ここで時刻ｔ２からデータホールド時間ｔ
DHが経過するまでの期間を見ると、２つのバンクＡ，Ｂ
の両方からデータが出力されており、データの衝突が生
じている。そのため信号／ＣＡＳの立下がりエッジまた
は立上がりエッジで、正しくデータを取込むことができ
ない。
DHが経過するまでの期間を見ると、２つのバンクＡ，Ｂ
の両方からデータが出力されており、データの衝突が生
じている。そのため信号／ＣＡＳの立下がりエッジまた
は立上がりエッジで、正しくデータを取込むことができ
ない。
【００１０】それゆえに、この発明の主たる目的は、制
御クロック信号に対するインターリーブ動作時に制御ク
ロック信号の立上がりおよび立下がりでデータの衝突が
生ずることがない半導体記憶装置を提供することであ
る。
御クロック信号に対するインターリーブ動作時に制御ク
ロック信号の立上がりおよび立下がりでデータの衝突が
生ずることがない半導体記憶装置を提供することであ
る。
【００１１】
【課題を解決するための手段】この発明の第１の半導体
記憶装置は、外部から与えられる制御クロック信号およ
びアドレス信号に応答してデータの読出しを行なう半導
体記憶装置であって、記憶手段、読出手段および出力手
段を備える。記憶手段は、複数のアドレスを含み、各ア
ドレスにデータを記憶する。読出手段は、制御クロック
信号が第１の電位から第２の電位に変化したことに応じ
てアドレス信号を取込み、そのアドレス信号によって指
定されるアドレスのデータを記憶手段から読出す。出力
手段は、制御クロック信号が第２の電位から第１の電位
に変化してから第１の時間経過後に読出手段の読出デー
タを外部に出力し、制御クロック信号が第１の電位から
第２の電位に変化してから第２の時間経過後に読出デー
タの外部への出力を停止する。
記憶装置は、外部から与えられる制御クロック信号およ
びアドレス信号に応答してデータの読出しを行なう半導
体記憶装置であって、記憶手段、読出手段および出力手
段を備える。記憶手段は、複数のアドレスを含み、各ア
ドレスにデータを記憶する。読出手段は、制御クロック
信号が第１の電位から第２の電位に変化したことに応じ
てアドレス信号を取込み、そのアドレス信号によって指
定されるアドレスのデータを記憶手段から読出す。出力
手段は、制御クロック信号が第２の電位から第１の電位
に変化してから第１の時間経過後に読出手段の読出デー
タを外部に出力し、制御クロック信号が第１の電位から
第２の電位に変化してから第２の時間経過後に読出デー
タの外部への出力を停止する。
【００１２】この第１の半導体記憶装置を簡単にいえ
ば、制御クロック信号の立下がりで記憶手段からデータ
が読出され、制御クロック信号の次の立上がりから第１
の時間経過後にデータが出力され、制御クロック信号の
次の立下がりから第２の時間経過後にデータの出力が停
止される。したがって、制御クロック信号に対するイン
ターリーブ動作をした場合でも、制御クロック信号の立
上がりおよび立下がりで２つの記憶手段のデータが衝突
することがない。
ば、制御クロック信号の立下がりで記憶手段からデータ
が読出され、制御クロック信号の次の立上がりから第１
の時間経過後にデータが出力され、制御クロック信号の
次の立下がりから第２の時間経過後にデータの出力が停
止される。したがって、制御クロック信号に対するイン
ターリーブ動作をした場合でも、制御クロック信号の立
上がりおよび立下がりで２つの記憶手段のデータが衝突
することがない。
【００１３】また、好ましくは、第２の時間は第１の時
間と等しく、出力手段は、遅延回路および出力バッファ
を含む。遅延回路は、制御クロック信号を第１の時間だ
け遅延させる。出力バッファは、遅延回路の出力信号が
第２の電位から第１の電位に変化したことに応じて読出
手段の読出データを外部に出力し、遅延回路の出力信号
が第１の電位から第２の電位に変化したことに応じて読
出データの外部への出力を停止する。これにより、出力
手段が簡単に構成される。
間と等しく、出力手段は、遅延回路および出力バッファ
を含む。遅延回路は、制御クロック信号を第１の時間だ
け遅延させる。出力バッファは、遅延回路の出力信号が
第２の電位から第１の電位に変化したことに応じて読出
手段の読出データを外部に出力し、遅延回路の出力信号
が第１の電位から第２の電位に変化したことに応じて読
出データの外部への出力を停止する。これにより、出力
手段が簡単に構成される。
【００１４】また、好ましくは、第２の時間は第１の時
間よりも短く、出力手段は、第１の遅延回路、第２の遅
延回路、論理回路および出力バッファを含む。第１の遅
延回路は、制御クロック信号を第１の時間だけ遅延させ
る。第２の遅延回路は、制御クロック信号を第２の時間
だけ遅延させる。論理回路は、第１および第２の遅延回
路の出力信号がともに第１の電位であることに応じて第
１の電位を出力する。出力バッファは、論理回路の出力
信号が第２の電位から第１の電位に変化したことに応じ
て読出手段の読出データを外部に出力し、論理回路の出
力信号が第１の電位から第２の電位に変化したことに応
じて読出データの外部への出力を停止する。これによ
り、出力手段が簡単に構成される。
間よりも短く、出力手段は、第１の遅延回路、第２の遅
延回路、論理回路および出力バッファを含む。第１の遅
延回路は、制御クロック信号を第１の時間だけ遅延させ
る。第２の遅延回路は、制御クロック信号を第２の時間
だけ遅延させる。論理回路は、第１および第２の遅延回
路の出力信号がともに第１の電位であることに応じて第
１の電位を出力する。出力バッファは、論理回路の出力
信号が第２の電位から第１の電位に変化したことに応じ
て読出手段の読出データを外部に出力し、論理回路の出
力信号が第１の電位から第２の電位に変化したことに応
じて読出データの外部への出力を停止する。これによ
り、出力手段が簡単に構成される。
【００１５】また、この発明の第２の半導体記憶装置
は、外部から与えられる互いに相補な第１および第２の
制御クロック信号とアドレス信号とに応答してデータの
読出しを行なう半導体記憶装置であって、第１および第
２の記憶手段、第１および第２の読出手段、ならびに第
１および第２の出力手段を備える。第１および第２の記
憶手段の各々は、複数のアドレスを含み、各アドレスに
データを記憶する。第１の読出手段は、第１の制御クロ
ック信号が第１の電位から第２の電位に変化したことに
応じてアドレス信号を取込み、そのアドレス信号によっ
て指定されるアドレスのデータを第１の記憶手段から読
出す。第２の読出手段は、第２の制御クロック信号が第
１の電位から第２の電位に変化したことに応じてアドレ
ス信号を取込み、そのアドレス信号によって指定される
アドレスのデータを第２の記憶手段から読出す。第１の
出力手段は、第１の制御クロック信号が第２の電位から
第１の電位に変化してから第１の時間経過後に第１の読
出手段の読出データを外部に出力し、第１の制御クロッ
ク信号が第１の電位から第２の電位に変化してから第２
の時間経過後に第１の読出手段の読出データの外部への
出力を停止する。第２の出力手段は、第２の制御クロッ
ク信号が第２の電位から第１の電位に変化してから第１
の時間経過後に第２の読出手段の読出データを外部に出
力し、第２の制御クロック信号が第１の電位から第２の
電位に変化してから第２の時間経過後に第２の読出手段
の読出データの外部への出力を停止する。
は、外部から与えられる互いに相補な第１および第２の
制御クロック信号とアドレス信号とに応答してデータの
読出しを行なう半導体記憶装置であって、第１および第
２の記憶手段、第１および第２の読出手段、ならびに第
１および第２の出力手段を備える。第１および第２の記
憶手段の各々は、複数のアドレスを含み、各アドレスに
データを記憶する。第１の読出手段は、第１の制御クロ
ック信号が第１の電位から第２の電位に変化したことに
応じてアドレス信号を取込み、そのアドレス信号によっ
て指定されるアドレスのデータを第１の記憶手段から読
出す。第２の読出手段は、第２の制御クロック信号が第
１の電位から第２の電位に変化したことに応じてアドレ
ス信号を取込み、そのアドレス信号によって指定される
アドレスのデータを第２の記憶手段から読出す。第１の
出力手段は、第１の制御クロック信号が第２の電位から
第１の電位に変化してから第１の時間経過後に第１の読
出手段の読出データを外部に出力し、第１の制御クロッ
ク信号が第１の電位から第２の電位に変化してから第２
の時間経過後に第１の読出手段の読出データの外部への
出力を停止する。第２の出力手段は、第２の制御クロッ
ク信号が第２の電位から第１の電位に変化してから第１
の時間経過後に第２の読出手段の読出データを外部に出
力し、第２の制御クロック信号が第１の電位から第２の
電位に変化してから第２の時間経過後に第２の読出手段
の読出データの外部への出力を停止する。
【００１６】この第２の半導体記憶装置を簡単にいえ
ば、第１および第２の制御クロック信号の立下がりでそ
れぞれ第１および第２の記憶手段からデータが読出さ
れ、第１および第２の制御クロック信号の次の立下がり
から第１の時間経過後にそれぞれ第１および第２の記憶
手段のデータが出力され、第１および第２の制御クロッ
ク信号の次の立下がりから第２の時間経過後にそれぞれ
第１および第２の記憶手段のデータの出力が停止され
る。したがって、インターリーブ動作時に第１および第
２の制御クロック信号の立上がりおよび立下がりで第１
および第２の記憶手段のデータが衝突することがない。
ば、第１および第２の制御クロック信号の立下がりでそ
れぞれ第１および第２の記憶手段からデータが読出さ
れ、第１および第２の制御クロック信号の次の立下がり
から第１の時間経過後にそれぞれ第１および第２の記憶
手段のデータが出力され、第１および第２の制御クロッ
ク信号の次の立下がりから第２の時間経過後にそれぞれ
第１および第２の記憶手段のデータの出力が停止され
る。したがって、インターリーブ動作時に第１および第
２の制御クロック信号の立上がりおよび立下がりで第１
および第２の記憶手段のデータが衝突することがない。
【００１７】また、好ましくは、第２の時間は第１の時
間と等しく、第１の出力手段は第１の遅延回路および第
１の出力バッファを含み、第２の出力手段は第２の遅延
回路および第２の出力バッファを含む。第１の遅延回路
は、第１の制御クロック信号を第１の時間だけ遅延させ
る。第１の出力バッファは、第１の遅延回路の出力信号
が第２の電位から第１の電位に変化したことに応じて第
１の読出手段の読出データを外部に出力し、第１の遅延
回路の出力信号が第１の電位から第２の電位に変化した
ことに応じて前記第１の読出手段の読出データの外部へ
の出力を停止する。第２の遅延回路は、第２の制御クロ
ック信号を第１の時間だけ遅延させる。第２の出力バッ
ファは、第２の遅延回路の出力信号が第２の電位から第
１の電位に変化したことに応じて第２の読出手段の読出
データを外部に出力し、第２の遅延回路の出力信号が第
１の電位から第２の電位に変化したことに応じて第２の
読出手段の読出データの外部への出力を停止する。これ
により、第１および第２の出力手段が簡単に構成され
る。
間と等しく、第１の出力手段は第１の遅延回路および第
１の出力バッファを含み、第２の出力手段は第２の遅延
回路および第２の出力バッファを含む。第１の遅延回路
は、第１の制御クロック信号を第１の時間だけ遅延させ
る。第１の出力バッファは、第１の遅延回路の出力信号
が第２の電位から第１の電位に変化したことに応じて第
１の読出手段の読出データを外部に出力し、第１の遅延
回路の出力信号が第１の電位から第２の電位に変化した
ことに応じて前記第１の読出手段の読出データの外部へ
の出力を停止する。第２の遅延回路は、第２の制御クロ
ック信号を第１の時間だけ遅延させる。第２の出力バッ
ファは、第２の遅延回路の出力信号が第２の電位から第
１の電位に変化したことに応じて第２の読出手段の読出
データを外部に出力し、第２の遅延回路の出力信号が第
１の電位から第２の電位に変化したことに応じて第２の
読出手段の読出データの外部への出力を停止する。これ
により、第１および第２の出力手段が簡単に構成され
る。
【００１８】また、好ましくは、第２の時間は第１の時
間よりも短く、第１の出力手段は第１の遅延回路、第２
の遅延回路、第１の論理回路および第１の出力バッファ
を含み、第２の出力手段は第３の遅延回路、第４の遅延
回路、第２の論理回路および第２の出力バッファを含
む。第１の遅延回路は、第１の制御クロック信号を第１
の時間だけ遅延させる。第２の遅延回路は、第１の制御
クロック信号を第２の時間だけ遅延させる。第１の論理
回路は、第１および第２の遅延回路の出力信号がともに
第１の電位であることに応じて第１の電位を出力する。
第１の出力バッファは、第１の論理回路の出力信号が第
２の電位から第１の電位に変化したことに応じて第１の
読出手段の読出データを外部に出力し、第１の論理回路
の出力信号が第１の電位から第２の電位に変化したこと
に応じて第１の読出手段の読出データの外部への出力を
停止する。第３の遅延回路は、第２の制御クロック信号
を第１の時間だけ遅延させる。第４の遅延回路は、第２
の制御クロック信号を第２の時間だけ遅延させる。第２
の論理回路は、第３および第４の遅延回路の出力信号が
ともに第１の電位であることに応じて第１の電位を出力
する。第２の出力バッファは、第２の論理回路の出力信
号が第２の電位から第１の電位に変化したことに応じて
第２の読出手段の読出データを外部に出力し、第２の論
理回路の出力信号が第１の電位から第２の電位に変化し
たことに応じて第２の読出手段の読出データの外部への
出力を停止する。これにより、第１および第２の出力手
段が簡単に構成される。
間よりも短く、第１の出力手段は第１の遅延回路、第２
の遅延回路、第１の論理回路および第１の出力バッファ
を含み、第２の出力手段は第３の遅延回路、第４の遅延
回路、第２の論理回路および第２の出力バッファを含
む。第１の遅延回路は、第１の制御クロック信号を第１
の時間だけ遅延させる。第２の遅延回路は、第１の制御
クロック信号を第２の時間だけ遅延させる。第１の論理
回路は、第１および第２の遅延回路の出力信号がともに
第１の電位であることに応じて第１の電位を出力する。
第１の出力バッファは、第１の論理回路の出力信号が第
２の電位から第１の電位に変化したことに応じて第１の
読出手段の読出データを外部に出力し、第１の論理回路
の出力信号が第１の電位から第２の電位に変化したこと
に応じて第１の読出手段の読出データの外部への出力を
停止する。第３の遅延回路は、第２の制御クロック信号
を第１の時間だけ遅延させる。第４の遅延回路は、第２
の制御クロック信号を第２の時間だけ遅延させる。第２
の論理回路は、第３および第４の遅延回路の出力信号が
ともに第１の電位であることに応じて第１の電位を出力
する。第２の出力バッファは、第２の論理回路の出力信
号が第２の電位から第１の電位に変化したことに応じて
第２の読出手段の読出データを外部に出力し、第２の論
理回路の出力信号が第１の電位から第２の電位に変化し
たことに応じて第２の読出手段の読出データの外部への
出力を停止する。これにより、第１および第２の出力手
段が簡単に構成される。
【００１９】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭ３０の構成を示すブロック図である。
るＤＲＡＭ３０の構成を示すブロック図である。
【００２０】図１を参照して、このＤＲＡＭ３０は、制
御信号入力端子１〜４、アドレス信号端子群５、データ
信号入出力端子群６を備える。制御信号入力端子１〜４
には、それぞれ制御信号／ＯＥ，／ＣＡＳ，／ＲＡＳ，
／ＷＥが外部から入力される。アドレス信号入力端子群
５には、外部からアドレス信号ＡＤＤが入力される。デ
ータ信号入出力端子群６は、ＤＲＡＭ３０の内部と外部
との間でデータＤＱの入出力を行なうための端子群であ
る。
御信号入力端子１〜４、アドレス信号端子群５、データ
信号入出力端子群６を備える。制御信号入力端子１〜４
には、それぞれ制御信号／ＯＥ，／ＣＡＳ，／ＲＡＳ，
／ＷＥが外部から入力される。アドレス信号入力端子群
５には、外部からアドレス信号ＡＤＤが入力される。デ
ータ信号入出力端子群６は、ＤＲＡＭ３０の内部と外部
との間でデータＤＱの入出力を行なうための端子群であ
る。
【００２１】また、このＤＲＡＭ３０は、出力制御信号
発生回路７、インバータ８、制御信号発生回路９、ゲー
ト回路１０、アドレスバッファ１１、ロウデコーダ１
２、コラムデコーダ１３、メモリアレイ１４、センスリ
フレッシュアンプ＋ＩＯコントロール回路１５、出力バ
ッファ１６および入力バッファ１７を備える。
発生回路７、インバータ８、制御信号発生回路９、ゲー
ト回路１０、アドレスバッファ１１、ロウデコーダ１
２、コラムデコーダ１３、メモリアレイ１４、センスリ
フレッシュアンプ＋ＩＯコントロール回路１５、出力バ
ッファ１６および入力バッファ１７を備える。
【００２２】出力制御信号発生回路７は、図２に示すよ
うに、インバータ２１，２２、遅延回路２３およびＮＯ
Ｒゲート２４を含む。インバータ２１，２２は、それぞ
れ信号／ＯＥ，／ＲＡＳを受ける。遅延回路２３は、イ
ンバータ８を介して信号／ＣＡＳを受ける。ＮＯＲゲー
ト２４は、インバータ２１，２２および遅延回路２３の
出力を受け、出力制御信号ＯＥＭを出力バッファ１６に
与える。信号ＯＥＭは、信号／ＯＥ，／ＲＡＳが活性レ
ベルの「Ｌ」レベルになり、かつ信号／ＣＡＳが活性レ
ベルの「Ｌ」レベルになってから遅延回路２３の遅延時
間経過後に活性化レベルの「Ｈ」レベルとなり、出力バ
ッファ１６を活性化させる。
うに、インバータ２１，２２、遅延回路２３およびＮＯ
Ｒゲート２４を含む。インバータ２１，２２は、それぞ
れ信号／ＯＥ，／ＲＡＳを受ける。遅延回路２３は、イ
ンバータ８を介して信号／ＣＡＳを受ける。ＮＯＲゲー
ト２４は、インバータ２１，２２および遅延回路２３の
出力を受け、出力制御信号ＯＥＭを出力バッファ１６に
与える。信号ＯＥＭは、信号／ＯＥ，／ＲＡＳが活性レ
ベルの「Ｌ」レベルになり、かつ信号／ＣＡＳが活性レ
ベルの「Ｌ」レベルになってから遅延回路２３の遅延時
間経過後に活性化レベルの「Ｈ」レベルとなり、出力バ
ッファ１６を活性化させる。
【００２３】制御信号発生回路９は、信号／ＲＡＳ，／
ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ３
０全体を制御する。ゲート回路１０は、制御信号発生回
路９によって書込動作モードが選択され、かつ信号／Ｗ
Ｅが活性化レベルの「Ｌ」レベルになったことに応じて
入力バッファ１７を活性化させる。
ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ３
０全体を制御する。ゲート回路１０は、制御信号発生回
路９によって書込動作モードが選択され、かつ信号／Ｗ
Ｅが活性化レベルの「Ｌ」レベルになったことに応じて
入力バッファ１７を活性化させる。
【００２４】アドレスバッファ１１は、読出および書込
動作時に、アドレス信号入力端子群５を介して外部から
与えられるアドレス信号ＡＤＤをロウデコーダ１２およ
びコラムデコーダ１３に選択的に与える。メモリアレイ
１４は、それぞれが１ビットのデータを記憶する複数の
メモリセルを含む。各メモリセルは、行アドレスおよび
列アドレスによって決定される所定のアドレスに配置さ
れる。ロウデコーダ１２は、アドレスバッファ１１から
与えられたアドレス信号に応答して、メモリアレイ１４
の行アドレスを指定する。コラムデコーダ１３は、アド
レスバッファ１１から与えられたアドレス信号に応答し
て、メモリアレイ１４の列アドレスを指定する。
動作時に、アドレス信号入力端子群５を介して外部から
与えられるアドレス信号ＡＤＤをロウデコーダ１２およ
びコラムデコーダ１３に選択的に与える。メモリアレイ
１４は、それぞれが１ビットのデータを記憶する複数の
メモリセルを含む。各メモリセルは、行アドレスおよび
列アドレスによって決定される所定のアドレスに配置さ
れる。ロウデコーダ１２は、アドレスバッファ１１から
与えられたアドレス信号に応答して、メモリアレイ１４
の行アドレスを指定する。コラムデコーダ１３は、アド
レスバッファ１１から与えられたアドレス信号に応答し
て、メモリアレイ１４の列アドレスを指定する。
【００２５】センスリフレッシュアンプ＋ＩＯコントロ
ール回路１５は、読出および書込動作時に、ロウデコー
ダ１２およびコラムデコーダ１３によって指定されたア
ドレスのメモリセルをグローバル信号入出力線対ＧＩＯ
の一端に接続する。また、センスリフレッシュアンプ＋
ＩＯコントロール回路１５は、リフレッシュ動作時に、
ロウデコーダ１２によって指定された行アドレスのメモ
リセルのデータをリフレッシュする。
ール回路１５は、読出および書込動作時に、ロウデコー
ダ１２およびコラムデコーダ１３によって指定されたア
ドレスのメモリセルをグローバル信号入出力線対ＧＩＯ
の一端に接続する。また、センスリフレッシュアンプ＋
ＩＯコントロール回路１５は、リフレッシュ動作時に、
ロウデコーダ１２によって指定された行アドレスのメモ
リセルのデータをリフレッシュする。
【００２６】グローバル信号入出力線対ＧＩＯの他端は
出力バッファ１６および入力バッファ１７に接続され
る。出力バッファ１６は、読出動作時に、出力制御信号
発生回路７から与えられる信号ＯＥＭに応答して、選択
されたメモリセルからの読出データをデータ信号入出力
端子群６に出力する。入力バッファ１７は、書込動作時
に、ゲート回路１０の出力に応答して、データ信号入出
力端子群６から入力されたデータをグローバル信号入出
力線対ＧＩＯを介して選択されたメモリセルに与える。
出力バッファ１６および入力バッファ１７に接続され
る。出力バッファ１６は、読出動作時に、出力制御信号
発生回路７から与えられる信号ＯＥＭに応答して、選択
されたメモリセルからの読出データをデータ信号入出力
端子群６に出力する。入力バッファ１７は、書込動作時
に、ゲート回路１０の出力に応答して、データ信号入出
力端子群６から入力されたデータをグローバル信号入出
力線対ＧＩＯを介して選択されたメモリセルに与える。
【００２７】図３は、図１および図２で示したＤＲＡＭ
３０の連続読出動作を示すタイムチャートである。図３
を参照して、時刻ｔ０に信号／ＲＡＳが立下がり、応じ
てロウアドレスＲＯＷが取込まれると同時に、ロウ系の
動作が開始する。時刻ｔ１の信号／ＣＡＳの立下がりで
コラムアドレスＣＯＬ１が取込まれ、コラム系の動作が
開始する。そして、時刻ｔ２の信号／ＣＡＳの立上がり
の後に読出データＤ１がデータ信号入出力端子群６に出
力される。ここで、データＤ１は時刻ｔ１の信号／ＣＡ
Ｓの立下がりからｔCAD 経過後で、かつ、時刻ｔ２の信
号／ＣＡＳの立上がりからｔCD経過後に出力される。
３０の連続読出動作を示すタイムチャートである。図３
を参照して、時刻ｔ０に信号／ＲＡＳが立下がり、応じ
てロウアドレスＲＯＷが取込まれると同時に、ロウ系の
動作が開始する。時刻ｔ１の信号／ＣＡＳの立下がりで
コラムアドレスＣＯＬ１が取込まれ、コラム系の動作が
開始する。そして、時刻ｔ２の信号／ＣＡＳの立上がり
の後に読出データＤ１がデータ信号入出力端子群６に出
力される。ここで、データＤ１は時刻ｔ１の信号／ＣＡ
Ｓの立下がりからｔCAD 経過後で、かつ、時刻ｔ２の信
号／ＣＡＳの立上がりからｔCD経過後に出力される。
【００２８】次に、時刻ｔ３の信号／ＣＡＳの立下がり
でコラムアドレスＣＯＬ２が取込まれて、コラムアドレ
スＣＯＬ２に対してコラムアクセスが開始されると同時
に、時刻ｔ３からｔCDH 経過後にデータＤ１の出力が停
止され、データ信号入出力端子群６が高インピーダンス
状態になる。そして、時刻ｔ３からｔCAD 経過後にコラ
ムアドレスＣＯＬ２に対するデータＤ２が出力され始め
る。コラムアドレスＣＯＬ３に対するデータＤ３はデー
タＤ１，Ｄ２と同様に出力され、時刻ｔ７の信号／ＲＡ
Ｓの立上がりからｔRDH 経過後にデータＤ３の出力が停
止され、データ信号入出力端子群６が高インピーダンス
状態になる。
でコラムアドレスＣＯＬ２が取込まれて、コラムアドレ
スＣＯＬ２に対してコラムアクセスが開始されると同時
に、時刻ｔ３からｔCDH 経過後にデータＤ１の出力が停
止され、データ信号入出力端子群６が高インピーダンス
状態になる。そして、時刻ｔ３からｔCAD 経過後にコラ
ムアドレスＣＯＬ２に対するデータＤ２が出力され始め
る。コラムアドレスＣＯＬ３に対するデータＤ３はデー
タＤ１，Ｄ２と同様に出力され、時刻ｔ７の信号／ＲＡ
Ｓの立上がりからｔRDH 経過後にデータＤ３の出力が停
止され、データ信号入出力端子群６が高インピーダンス
状態になる。
【００２９】ここで、ｔCDH は信号／ＣＡＳの立下がり
からデータの出力が停止されるまでのデータホールド時
間、ｔRDH は信号／ＲＡＳの立上がりからデータの出力
が停止されるまでのホールド時間である。また、ｔCAD
はコラムアクセス時間ｔCAAよりも長く、ｔCD，ｔCDH
はｔCAD ，ｔCAA よりも短い。
からデータの出力が停止されるまでのデータホールド時
間、ｔRDH は信号／ＲＡＳの立上がりからデータの出力
が停止されるまでのホールド時間である。また、ｔCAD
はコラムアクセス時間ｔCAAよりも長く、ｔCD，ｔCDH
はｔCAD ，ｔCAA よりも短い。
【００３０】このように、信号／ＣＡＳの立下がりでコ
ラムアクセスが開始され、信号／ＣＡＳの次の立上がり
からｔCD経過後にアクセスされたデータが出力され、信
号／ＣＡＳの次の立下がりからｔCDH 経過後にデータの
出力が停止されるように、出力制御信号発生回路７が信
号ＯＥＭを発生するように構成されている。
ラムアクセスが開始され、信号／ＣＡＳの次の立上がり
からｔCD経過後にアクセスされたデータが出力され、信
号／ＣＡＳの次の立下がりからｔCDH 経過後にデータの
出力が停止されるように、出力制御信号発生回路７が信
号ＯＥＭを発生するように構成されている。
【００３１】なお、図８で示した従来のＤＲＡＭと異な
り、信号／ＣＡＳの立上がり後にデータが出力されるの
で、信号／ＣＡＳのサイクル時間が長い場合には信号／
ＣＡＳの立下がりからデータが出力されるまでのアクセ
ス時間が従来よりも長くなってしまう。しかし、信号／
ＣＡＳのサイクル時間を短くすれば、ｔCAD をコラムア
クセス時間ｔCAA まで短くすることができ、従来と同じ
アクセス時間を実現することができる。すなわち、デー
タが出力されない信号／ＣＡＳが「Ｌ」レベルの期間中
にＤＲＡＭ内部ではコラムへのアクセスが行なわれてい
るので、時間のロスはなく、アクセス時間および信号／
ＣＡＳの最小サイクル時間は図８の従来のＤＲＡＭと同
程度になる。
り、信号／ＣＡＳの立上がり後にデータが出力されるの
で、信号／ＣＡＳのサイクル時間が長い場合には信号／
ＣＡＳの立下がりからデータが出力されるまでのアクセ
ス時間が従来よりも長くなってしまう。しかし、信号／
ＣＡＳのサイクル時間を短くすれば、ｔCAD をコラムア
クセス時間ｔCAA まで短くすることができ、従来と同じ
アクセス時間を実現することができる。すなわち、デー
タが出力されない信号／ＣＡＳが「Ｌ」レベルの期間中
にＤＲＡＭ内部ではコラムへのアクセスが行なわれてい
るので、時間のロスはなく、アクセス時間および信号／
ＣＡＳの最小サイクル時間は図８の従来のＤＲＡＭと同
程度になる。
【００３２】図４は、図１〜図３で示したＤＲＡＭ３０
を２つ含むコンピュータの構成を示すブロック図であ
る。図４を参照して、このコンピュータは、それぞれが
ＤＲＡＭ３０で構成されるバンクＡ，Ｂと中央処理装置
（以下、ＣＰＵと称す）３１とを含む。ＣＰＵ３１は、
バンクＡ，Ｂにそれぞれ信号／ＣＡＳ−Ａ，／ＣＡＳ−
Ｂを与え、バンクＡ，ＢからそれぞれデータＤＱ−Ａ，
ＤＱ−Ｂを受ける。信号／ＣＡＳ−Ａと信号ＣＡＳ−Ｂ
は、互いに相補なクロック信号である。
を２つ含むコンピュータの構成を示すブロック図であ
る。図４を参照して、このコンピュータは、それぞれが
ＤＲＡＭ３０で構成されるバンクＡ，Ｂと中央処理装置
（以下、ＣＰＵと称す）３１とを含む。ＣＰＵ３１は、
バンクＡ，Ｂにそれぞれ信号／ＣＡＳ−Ａ，／ＣＡＳ−
Ｂを与え、バンクＡ，ＢからそれぞれデータＤＱ−Ａ，
ＤＱ−Ｂを受ける。信号／ＣＡＳ−Ａと信号ＣＡＳ−Ｂ
は、互いに相補なクロック信号である。
【００３３】図５は、図４で示したコンピュータのイン
ターリーブ動作を示すタイムチャートである。時刻ｔ０
の信号／ＣＡＳ−Ａの立下がりに対するデータＤＡ１
が、時刻ｔ１における信号／ＣＡＳ−Ａの立上がりから
ｔCD経過後でかつ時刻ｔ０からｔCAD 経過後にバンクＡ
からＣＰＵ３１に出力される。一方、時刻ｔ１の信号／
ＣＡＳ−Ｂの立下がりに対するデータＤＢ１が、時刻ｔ
２における信号／ＣＡＳ−Ｂの立上がりからｔCD経過後
でかつ時刻ｔ１からｔCAD 経過後の時刻にバンクＢから
ＣＰＵ３１に出力される。時刻ｔ２の信号／ＣＡＳ−Ａ
の立上がりからデータホールド時間ｔCDH 経過後にバン
クＡのデータＤＡ１の出力が停止され、バンクＡのデー
タ信号入出力端子群６は高インピーダンス状態になる。
そして、時刻ｔ２からｔCAD 経過後にバンクＡからＣＰ
Ｕ３１に次のデータＤＡ２が出力される。
ターリーブ動作を示すタイムチャートである。時刻ｔ０
の信号／ＣＡＳ−Ａの立下がりに対するデータＤＡ１
が、時刻ｔ１における信号／ＣＡＳ−Ａの立上がりから
ｔCD経過後でかつ時刻ｔ０からｔCAD 経過後にバンクＡ
からＣＰＵ３１に出力される。一方、時刻ｔ１の信号／
ＣＡＳ−Ｂの立下がりに対するデータＤＢ１が、時刻ｔ
２における信号／ＣＡＳ−Ｂの立上がりからｔCD経過後
でかつ時刻ｔ１からｔCAD 経過後の時刻にバンクＢから
ＣＰＵ３１に出力される。時刻ｔ２の信号／ＣＡＳ−Ａ
の立上がりからデータホールド時間ｔCDH 経過後にバン
クＡのデータＤＡ１の出力が停止され、バンクＡのデー
タ信号入出力端子群６は高インピーダンス状態になる。
そして、時刻ｔ２からｔCAD 経過後にバンクＡからＣＰ
Ｕ３１に次のデータＤＡ２が出力される。
【００３４】このように、この実施の形態のＤＲＡＭ３
０を含むコンピュータでは、信号／ＣＡＳ−Ａ，／ＣＡ
Ｓ−Ｂの立上がりまたは立下がりエッジ付近の時刻で、
バンクＡとバンクＢのうちの一方からしかデータが出力
されておらずデータは衝突していない。したがって、Ｃ
ＰＵ３１は、信号／ＣＡＳ−Ａ，／ＣＡＳ−Ｂの立下が
りまたは立上がりエッジでバンクＡ，Ｂの出力データを
正確に取込むことができる。
０を含むコンピュータでは、信号／ＣＡＳ−Ａ，／ＣＡ
Ｓ−Ｂの立上がりまたは立下がりエッジ付近の時刻で、
バンクＡとバンクＢのうちの一方からしかデータが出力
されておらずデータは衝突していない。したがって、Ｃ
ＰＵ３１は、信号／ＣＡＳ−Ａ，／ＣＡＳ−Ｂの立下が
りまたは立上がりエッジでバンクＡ，Ｂの出力データを
正確に取込むことができる。
【００３５】［実施の形態２］図６は、この発明の実施
の形態２によるＤＲＡＭの要部の構成を示す回路ブロッ
ク図である。
の形態２によるＤＲＡＭの要部の構成を示す回路ブロッ
ク図である。
【００３６】図６を参照して、このＤＲＡＭは実施の形
態１のＤＲＡＭ３０と異なる点は、遅延回路４１，４２
およびＡＮＤゲート４３，４４が新たに設けられている
点である。遅延回路４１，４２は、ともに信号／ＣＡＳ
を受ける。ＡＮＤゲート４３は、遅延回路４１の出力φ
１と、遅延回路４２の出力φ２とを受ける。ＡＮＤゲー
ト４４は、出力制御信号発生回路７の出力ＯＥＭとＡＮ
Ｄゲート４３の出力φ３とを受け、信号ＯＥＭ′を出力
バッファ１６に与える。信号ＯＥＭ′が活性化レベルの
「Ｈ」レベルになったとき出力バッファ１６が活性化さ
れデータＤＱを出力する。
態１のＤＲＡＭ３０と異なる点は、遅延回路４１，４２
およびＡＮＤゲート４３，４４が新たに設けられている
点である。遅延回路４１，４２は、ともに信号／ＣＡＳ
を受ける。ＡＮＤゲート４３は、遅延回路４１の出力φ
１と、遅延回路４２の出力φ２とを受ける。ＡＮＤゲー
ト４４は、出力制御信号発生回路７の出力ＯＥＭとＡＮ
Ｄゲート４３の出力φ３とを受け、信号ＯＥＭ′を出力
バッファ１６に与える。信号ＯＥＭ′が活性化レベルの
「Ｈ」レベルになったとき出力バッファ１６が活性化さ
れデータＤＱを出力する。
【００３７】ここで、遅延回路４１の遅延時間ｔｄ１
は、遅延回路４２の遅延時間ｔｄ２よりも長い時間に設
定されている。また、遅延回路４２の遅延時間ｔｄ２
は、信号／ＣＡＳが「Ｌ」レベルに立下がってから出力
制御信号発生回路７の出力ＯＥＭが「Ｌ」レベルになる
までの時間よりも短い時間に設定されている。
は、遅延回路４２の遅延時間ｔｄ２よりも長い時間に設
定されている。また、遅延回路４２の遅延時間ｔｄ２
は、信号／ＣＡＳが「Ｌ」レベルに立下がってから出力
制御信号発生回路７の出力ＯＥＭが「Ｌ」レベルになる
までの時間よりも短い時間に設定されている。
【００３８】図７は、図６で示したＤＲＡＭの読出動作
を示すタイムチャートである。時刻ｔ２の信号／ＣＡＳ
の立上がりから出力制御信号発生回路７の出力ＯＥＭが
「Ｈ」レベルになるまでの時間と、時刻ｔ２の信号／Ｃ
ＡＳの立上がりから遅延回路４１の出力φ１が「Ｈ」レ
ベルになるまでの時間ｔｄ１の長いほうの時間ｔCD（図
ではｔCD＝ｔｄ１である）で、信号ＯＥＭ′が「Ｈ」レ
ベルとなりデータＤ１の出力が開始される。また、時刻
ｔ３の信号／ＣＡＳの立下がりから遅延回路４２の遅延
時間ｔｄ２後に信号ＯＥＭ′が「Ｌ」レベルになってデ
ータＤ１の出力が停止される。したがって、信号／ＣＡ
Ｓの立上がりからデータＤ１が出力されるまでの時間ｔ
CDは、信号／ＣＡＳの立下がりからデータＤ１の出力が
停止されるまでの時間ｔCDH 以上になる。
を示すタイムチャートである。時刻ｔ２の信号／ＣＡＳ
の立上がりから出力制御信号発生回路７の出力ＯＥＭが
「Ｈ」レベルになるまでの時間と、時刻ｔ２の信号／Ｃ
ＡＳの立上がりから遅延回路４１の出力φ１が「Ｈ」レ
ベルになるまでの時間ｔｄ１の長いほうの時間ｔCD（図
ではｔCD＝ｔｄ１である）で、信号ＯＥＭ′が「Ｈ」レ
ベルとなりデータＤ１の出力が開始される。また、時刻
ｔ３の信号／ＣＡＳの立下がりから遅延回路４２の遅延
時間ｔｄ２後に信号ＯＥＭ′が「Ｌ」レベルになってデ
ータＤ１の出力が停止される。したがって、信号／ＣＡ
Ｓの立上がりからデータＤ１が出力されるまでの時間ｔ
CDは、信号／ＣＡＳの立下がりからデータＤ１の出力が
停止されるまでの時間ｔCDH 以上になる。
【００３９】この実施の形態では、ｔCDがｔCDH 以上に
なるので、図５で示したように信号／ＣＡＳに対するイ
ンターリーブ動作を行なった場合、信号／ＣＡＳの立下
がりまたは立上がりエッジ付近だけでなく、それ以外の
期間においても、バンクＡのデータとバンクＢのデータ
が衝突することがない。したがって、信号／ＣＡＳの立
下がりまたは立上がりエッジ付近だけでなく、どのタイ
ミングでもバンクＡ，Ｂの出力データを取込むことが可
能になる。
なるので、図５で示したように信号／ＣＡＳに対するイ
ンターリーブ動作を行なった場合、信号／ＣＡＳの立下
がりまたは立上がりエッジ付近だけでなく、それ以外の
期間においても、バンクＡのデータとバンクＢのデータ
が衝突することがない。したがって、信号／ＣＡＳの立
下がりまたは立上がりエッジ付近だけでなく、どのタイ
ミングでもバンクＡ，Ｂの出力データを取込むことが可
能になる。
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図２】 図１に示したＤＲＡＭの出力制御信号発生回
路の構成を示す回路ブロック図である。
路の構成を示す回路ブロック図である。
【図３】 図１に示したＤＲＡＭの連続読出動作を示す
タイムチャートである。
タイムチャートである。
【図４】 図１に示したＤＲＡＭを含むコンピュータの
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 図４に示したコンピュータのインターリーブ
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図６】 この発明の実施の形態２によるＤＲＡＭの要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図７】 図６に示したＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
【図８】 従来のＤＲＡＭの連続読出動作を示すタイム
チャートである。
チャートである。
【図９】 図８で示したＤＲＡＭを含むコンピュータの
インターリーブ動作を示すタイムチャートである。
インターリーブ動作を示すタイムチャートである。
１〜４ 制御信号入力端子、５ アドレス信号入力端子
群、６ データ信号入出力端子群、７ 出力制御信号発
生回路、８，２１，２２ インバータ、９ 制御信号発
生回路、１０ ゲート回路、１１ アドレスバッファ、
１２ ロウデコーダ、１３ コラムデコーダ、１４ メ
モリアレイ、１５ センスリフレッシュアンプ＋ＩＯコ
ントロール回路、１６ 出力バッファ、１７ 入力バッ
ファ、２３，４１，４２ 遅延回路、２４ ＮＯＲゲー
ト、３１ ＣＰＵ、４３，４４ＡＮＤゲート。
群、６ データ信号入出力端子群、７ 出力制御信号発
生回路、８，２１，２２ インバータ、９ 制御信号発
生回路、１０ ゲート回路、１１ アドレスバッファ、
１２ ロウデコーダ、１３ コラムデコーダ、１４ メ
モリアレイ、１５ センスリフレッシュアンプ＋ＩＯコ
ントロール回路、１６ 出力バッファ、１７ 入力バッ
ファ、２３，４１，４２ 遅延回路、２４ ＮＯＲゲー
ト、３１ ＣＰＵ、４３，４４ＡＮＤゲート。
Claims (6)
- 【請求項１】 外部から与えられる制御クロック信号お
よびアドレス信号に応答してデータの読出しを行なう半
導体記憶装置であって、 複数のアドレスを含み、各アドレスにデータを記憶する
記憶手段、 前記制御クロック信号が第１の電位から第２の電位に変
化したことに応じて前記アドレス信号を取込み、該アド
レス信号によって指定されるアドレスのデータを前記記
憶手段から読出す読出手段、および前記制御クロック信
号が第２の電位から第１の電位に変化してから第１の時
間経過後に前記読出手段の読出データを外部に出力し、
前記制御クロック信号が第１の電位から第２の電位に変
化してから第２の時間経過後に前記読出データの外部へ
の出力を停止する出力手段を備える、半導体記憶装置。 - 【請求項２】 前記第２の時間は前記第１の時間と等し
く、 前記出力手段は、 前記制御クロック信号を前記第１の時間だけ遅延させる
遅延回路、および前記遅延回路の出力信号が第２の電位
から第１の電位に変化したことに応じて前記読出手段の
読出データを外部に出力し、前記遅延回路の出力信号が
第１の電位から第２の電位に変化したことに応じて前記
読出データの外部への出力を停止する出力バッファを含
む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第２の時間は前記第１の時間よりも
短く、 前記出力手段は、 前記制御クロック信号を前記第１の時間だけ遅延させる
第１の遅延回路、 前記制御クロック信号を前記第２の時間だけ遅延させる
第２の遅延回路、 前記第１および第２の遅延回路の出力信号がともに第１
の電位であることに応じて第１の電位を出力する論理回
路、および前記論理回路の出力信号が第２の電位から第
１の電位に変化したことに応じて前記読出手段の読出デ
ータを外部に出力し、前記論理回路の出力信号が第１の
電位から第２の電位に変化したことに応じて前記読出デ
ータの外部への出力を停止する出力バッファを含む、請
求項１に記載の半導体記憶装置。 - 【請求項４】 外部から与えられる互いに相補な第１お
よび第２の制御クロック信号とアドレス信号とに応答し
てデータの読出しを行なう半導体記憶装置であって、 それぞれが、複数のアドレスを含み、各アドレスにデー
タを記憶する第１および第２の記憶手段、 前記第１の制御クロック信号が第１の電位から第２の電
位に変化したことに応じて前記アドレス信号を取込み、
該アドレス信号によって指定されるアドレスのデータを
前記第１の記憶手段から読出す第１の読出手段、 前記第２の制御クロック信号が第１の電位から第２の電
位に変化したことに応じて前記アドレス信号を取込み、
該アドレス信号によって指定されるアドレスのデータを
前記第２の記憶手段から読出す第２の読出手段、 前記第１の制御クロック信号が第２の電位から第１の電
位に変化してから第１の時間経過後に前記第１の読出手
段の読出データを外部に出力し、前記第１の制御クロッ
ク信号が第１の電位から第２の電位に変化してから第２
の時間経過後に前記第１の読出手段の読出データの外部
への出力を停止する第１の出力手段、および前記第２の
制御クロック信号が第２の電位から第１の電位に変化し
てから第１の時間経過後に前記第２の読出手段の読出デ
ータを外部に出力し、前記第２の制御クロック信号が第
１の電位から第２の電位に変化してから第２の時間経過
後に前記第２の読出手段の読出データの外部への出力を
停止する第２の出力手段を備える、半導体記憶装置。 - 【請求項５】 前記第２の時間は前記第１の時間と等し
く、 前記第１の出力手段は、 前記第１の制御クロック信号を前記第１の時間だけ遅延
させる第１の遅延回路、および前記第１の遅延回路の出
力信号が第２の電位から第１の電位に変化したことに応
じて前記第１の読出手段の読出データを外部に出力し、
前記第１の遅延回路の出力信号が第１の電位から第２の
電位に変化したことに応じて前記読出データの外部への
出力を停止する第１の出力バッファを含み、 前記第２の出力手段は、 前記第２の制御クロック信号を前記第１の時間だけ遅延
させる第２の遅延回路、および前記第２の遅延回路の出
力信号が第２の電位から第１の電位に変化したことに応
じて前記第２の読出手段の読出データを外部に出力し、
前記第２の遅延回路の出力信号が第１の電位から第２の
電位に変化したことに応じて前記読出データの外部への
出力を停止する第２の出力バッファを含む、請求項４に
記載の半導体記憶装置。 - 【請求項６】 前記第２の時間は前記第１の時間よりも
短く、 前記第１の出力手段は、 前記第１の制御クロック信号を前記第１の時間だけ遅延
させる第１の遅延回路、 前記第１の制御クロック信号を前記第２の時間だけ遅延
させる第２の遅延回路、 前記第１および第２の遅延回路の出力信号がともに第１
の電位であることに応じて第１の電位を出力する第１の
論理回路、および前記第１の論理回路の出力信号が第２
の電位から第１の電位に変化したことに応じて前記第１
の読出手段の読出データを外部に出力し、前記第１の論
理回路の出力信号が第１の電位から第２の電位に変化し
たことに応じて前記第１の読出手段の読出データの外部
への出力を停止する第１の出力バッファを含み、 前記第２の出力手段は、 前記第２の制御クロック信号を前記第１の時間だけ遅延
させる第３の遅延回路、 前記第２の制御クロック信号を前記第２の時間だけ遅延
させる第４の遅延回路、 前記第３および第４の遅延回路の出力信号がともに第１
の電位であることに応じて第１の電位を出力する第２の
論理回路、および前記第２の論理回路の出力信号が第２
の電位から第１の電位に変化したことに応じて前記第２
の読出手段の読出データを外部に出力し、前記第２の論
理回路の出力信号が第１の電位から第２の電位に変化し
たことに応じて前記第２の読出手段の読出データの外部
への出力を停止する第２の出力バッファを含む、請求項
４に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225172A JPH0973775A (ja) | 1995-09-01 | 1995-09-01 | 半導体記憶装置 |
| US08/607,045 US5663912A (en) | 1995-09-01 | 1996-02-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225172A JPH0973775A (ja) | 1995-09-01 | 1995-09-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973775A true JPH0973775A (ja) | 1997-03-18 |
Family
ID=16825084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7225172A Pending JPH0973775A (ja) | 1995-09-01 | 1995-09-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5663912A (ja) |
| JP (1) | JPH0973775A (ja) |
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| KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
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- 1995-09-01 JP JP7225172A patent/JPH0973775A/ja active Pending
-
1996
- 1996-02-26 US US08/607,045 patent/US5663912A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5663912A (en) | 1997-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040209 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |