JPH09325882A - Uniform random number generation circuit - Google Patents
Uniform random number generation circuitInfo
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- JPH09325882A JPH09325882A JP8141238A JP14123896A JPH09325882A JP H09325882 A JPH09325882 A JP H09325882A JP 8141238 A JP8141238 A JP 8141238A JP 14123896 A JP14123896 A JP 14123896A JP H09325882 A JPH09325882 A JP H09325882A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一様乱数を発生す
る手段に関するもので、特に、無線システム試験におけ
るランダムノイズやフェージングによる誤りを疑似的に
生成するベースバンド誤り付加回路に必須の一様乱数発
生回路などへの利用に適する方式に係る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a means for generating uniform random numbers, and in particular, it is essential for a baseband error addition circuit that pseudo-generates errors due to random noise or fading in a radio system test. This relates to a method suitable for use in a random number generation circuit and the like.
【０００２】[0002]
【従来の技術】図５は従来の一様乱数発生回路の例を示
す図である。同図において、数字符号１１は、１１1〜
１１nの各レジスタによって構成されるｎ段シフトレジ
スタを表わしており、また、１２は生成多項式演算回
路、１３は１→ｎ直並列変換回路、１４はｎビット一様
乱数出力を表わしている。2. Description of the Related Art FIG. 5 is a diagram showing an example of a conventional uniform random number generating circuit. In the figure, the numeral code 11 indicates 11 1 to
11 represents an n-stage shift register composed of 11 n registers, 12 represents a generator polynomial operation circuit, 13 represents a 1 → n serial-parallel conversion circuit, and 14 represents an n-bit uniform random number output.
【０００３】この一様乱数発生回路は、ｎ段シフトレジ
スタを用いて任意の生成多項式演算回路で得られるラン
ダムシーケンスを直並列変換することにより多ビット一
様乱数を発生する構成を採っている。This uniform random number generating circuit has a structure for generating multi-bit uniform random numbers by serial-parallel converting a random sequence obtained by an arbitrary generator polynomial arithmetic circuit using an n-stage shift register.
【０００４】図５において、ｎ段シフトレジスタの内容
がそれぞれ生成多項式演算回路１２に入力される。生成
多項式演算回路１２の出力は１番目のレジスタにフィー
ドバックされる。ｎ番目のレジスタの出力は１→ｎ直並
列変換回路１３に入力される。１→ｎ直並列変換回路１
３は直列ｎビットを並列に出力し、ｎビット一様乱数１
４を発生する。同一のクロックでｎ段シフトレジスタの
内容がシフトされ更新される。In FIG. 5, the contents of the n-stage shift register are input to the generator polynomial arithmetic circuit 12, respectively. The output of the generator polynomial arithmetic circuit 12 is fed back to the first register. The output of the n-th register is input to the 1 → n serial-parallel conversion circuit 13. 1 → n serial-parallel conversion circuit 1
3 outputs serial n bits in parallel, and n bit uniform random number 1
4 is generated. The contents of the n-stage shift register are shifted and updated with the same clock.
【０００５】図６は、従来の一様乱数発生回路の具体的
な例を示す図であって、生成多項式Ｘ5＋Ｘ2＋１で５ビ
ットの一様乱数を発生させる回路を示している。同図に
おいて、数字符号１５は、レジスタ１５1 〜１５5 から
なる５段シフトレジスタ、１６は排他的論理和回路、１
７は１→５直並列変換回路、１８は５ビット一様乱数出
力を表わしている。FIG. 6 is a diagram showing a concrete example of a conventional uniform random number generating circuit, and shows a circuit for generating a 5-bit uniform random number by a generator polynomial X 5 + X 2 +1. In the figure, numeral reference numeral 15, 5-stage shift register comprising a register 15 1 to 15 5, 16 exclusive OR circuits, 1
Reference numeral 7 represents a 1 → 5 serial-parallel conversion circuit, and 18 represents a 5-bit uniform random number output.
【０００６】図６において、２番目と５番目のシフトレ
ジスタの内容が排他的論理和回路１６に入力される。排
他的論理和回路１６の出力は１番目のレジスタにフィー
ドバックされる。５番目のレジスタの出力は、１→５直
並列変換回路１７に入力される。１→５直並列変換回路
１７は直列５ビットを並列に出力し、５ビット一様乱数
を発生する。同一のクロックで５段シフトレジスタの内
容がシフトされ更新される。In FIG. 6, the contents of the second and fifth shift registers are input to the exclusive OR circuit 16. The output of the exclusive OR circuit 16 is fed back to the first register. The output of the fifth register is input to the 1 → 5 serial-parallel conversion circuit 17. The 1 → 5 serial-parallel conversion circuit 17 outputs serial 5 bits in parallel and generates a 5-bit uniform random number. The contents of the 5-stage shift register are shifted and updated with the same clock.
【０００７】[0007]
【発明が解決しようとする課題】上述したような従来の
一様乱数発生回路では、１クロックごとに各レジスタの
内容がシフトされて直並列変換回路に入力され、該直並
列変換回路で、データの直並列変換が行なわれる。従っ
て、直並列変換回路から一様乱数が出力されるのは、シ
フトレジスタのシフト段数分のクロックごとになる。In the conventional uniform random number generation circuit as described above, the contents of each register are shifted every clock and input to the serial-parallel conversion circuit, and the serial-parallel conversion circuit outputs the data. Serial-to-parallel conversion is performed. Therefore, the uniform random number is output from the serial-parallel conversion circuit every clock corresponding to the number of shift stages of the shift register.
【０００８】すなわち、ｎビット一様乱数を発生するた
めには、ｎ段シフトレジスタが乱数発生速度のｎ倍のク
ロック速度で動作しなければならない。また、ｎが大き
くなる程シフトレジスタが高速で動作することを要求さ
れる。従って、高速で一様乱数を発生させることが困難
であるという問題があった。That is, in order to generate an n-bit uniform random number, the n-stage shift register must operate at a clock speed n times the random number generation speed. Further, as n becomes larger, the shift register is required to operate at higher speed. Therefore, there is a problem that it is difficult to generate uniform random numbers at high speed.
【０００９】本発明は、このような従来の課題を解決す
るために成されたもので、シフトレジスタのシフト動作
のためのクロックとは無関係に一様乱数を発生すること
が可能で、そのため、高速度で一様乱数を発生させるこ
とのできる乱数発生回路を実現することを目的としてい
る。The present invention has been made to solve such a conventional problem, and it is possible to generate a uniform random number regardless of the clock for the shift operation of the shift register. The objective is to realize a random number generation circuit that can generate uniform random numbers at high speed.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、上述の
課題は前記特許請求の範囲に記載した手段により解決さ
れる。According to the present invention, the above-mentioned object is solved by the means described in the claims.
【００１１】すなわち、請求項１の発明は、固有番号を
付与した複数のレジスタと、生成多項式に対応する入力
を用いて生成多項式演算を行ないその結果を出力する前
記各レジスタと同一番号を付与した複数の生成多項式演
算回路とが同一のクロックで並列動作する回路であっ
て、That is, according to the first aspect of the present invention, the same number is given to a plurality of registers to which unique numbers are given and to each of the registers for performing the generator polynomial operation using the input corresponding to the generator polynomial and outputting the result. A circuit in which a plurality of generator polynomial arithmetic circuits operate in parallel with the same clock,
【００１２】前記各生成多項式演算回路は、各生成多項
式演算結果の出力を当該生成多項式演算回路と同一番号
を有する前記レジスタにフィードバックする手段と、各
生成多項式演算結果の出力と前記各レジスタの出力との
中から前記生成多項式に対応する出力を入力とする手段
と、各生成多項式演算結果を一様乱数として並列出力す
る手段とを備えて成る一様乱数発生回路である。Each generator polynomial arithmetic circuit feeds back the output of each generator polynomial arithmetic result to the register having the same number as the generator polynomial arithmetic circuit, the output of each generator polynomial arithmetic result and the output of each register. A uniform random number generating circuit comprising means for inputting an output corresponding to the generator polynomial among the above, and means for parallelly outputting each generator polynomial operation result as a uniform random number.
【００１３】請求項２の発明は、１番目からｎ（ｎは自
然数）番目までのｎ個のレジスタと、生成多項式に対応
する入力を用いて生成多項式演算結果を出力する１番目
からｎ番目までのｎ個の生成多項式演算回路が同一のク
ロックで並列動作する回路であって、According to a second aspect of the present invention, n generators from the 1st to nth (n is a natural number) and an input corresponding to the generator polynomial are used to output a generator polynomial calculation result. Is a circuit in which n generator polynomial arithmetic circuits of are operated in parallel with the same clock,
【００１４】１番目の前記生成多項式演算回路は前記１
番目からｎ番目までのｎ個のレジスタの内容の中から前
記生成多項式に対応する入力を用いて前記生成多項式演
算結果を出力し、該出力を１番目のレジスタにフィード
バックする手段と、２番目の生成多項式演算回路は前記
１番目の生成多項式演算回路の１個の演算結果出力と前
記２番目からｎ番目のｎ−１個のレジスタの内容の中か
ら前記生成多項式に対応する入力を用いて前記生成多項
式演算結果を出力し、該出力を２番目のレジスタにフィ
ードバックする手段と、The first generator polynomial operation circuit is the first
Means for outputting the generator polynomial operation result using the input corresponding to the generator polynomial from among the contents of the nth register to the nth register, and feeding back the output to the first register; The generator polynomial arithmetic circuit uses the one arithmetic result output of the first generator polynomial arithmetic circuit and the input corresponding to the generator polynomial from among the contents of the second to nth n−1 registers. A means for outputting a generator polynomial calculation result and feeding back the output to the second register;
【００１５】ｋ（３≦ｋ≦ｎ−１の自然数）番目の生成
多項式演算回路は前記１番目からｋ−１番目の生成多項
式演算回路のｋ−１個の演算結果出力と前記ｋ番目から
ｎ番目のｎ−ｋ＋１個のレジスタの内容の中から前記生
成多項式に対応する入力を用いて前記生成多項式演算結
果を出力し、該出力をｋ番目のレジスタにフィードバッ
クする手段と、The k-th (natural number of 3 ≦ k ≦ n−1) th generator polynomial operation circuit outputs k−1 operation results of the first to k−1th generator polynomial operation circuits and the kth to nth Means for outputting the generator polynomial operation result using the input corresponding to the generator polynomial from the contents of the n-th register of the n-th register, and feeding back the output to the k-th register;
【００１６】ｎ番目の生成多項式演算回路は前記１番目
からｎ−１番目の生成多項式演算回路のｎ−１個の演算
結果出力と前記ｎ番目の１個のレジスタの内容の中から
前記生成多項式に対応する入力を用いて前記生成多項式
演算結果を出力し、該出力をｎ番目のレジスタにフィー
ドバックする手段と、ｎ個の前記生成多項式演算回路の
演算結果出力を一様乱数として並列出力する手段とを備
えて成る一様乱数発生回路である。The n-th generator polynomial operation circuit selects the generator polynomial from the n-1 operation result outputs of the first to n-1th generator polynomial operation circuits and the contents of the n-th one register. Means for outputting the generator polynomial operation result using the input corresponding to the above, and means for feeding back the output to the n-th register, and means for parallelly outputting the operation result outputs of the n generator polynomial operation circuits as uniform random numbers. This is a uniform random number generating circuit comprising and.
【００１７】本発明のｎビット一様乱数発生回路では、
ｎ個のレジスタを並列動作させて、ｎ段シフトレジスタ
を用いて発生させる場合と同一の一様乱数を発生でき
る。また、ｎ個のレジスタを並列動作させているので、
その動作速度は従来のｎ段シフトレジスタの１／ｎとな
る。従って、シフト段数ｎには無関係に一定速度で一様
乱数を発生させることができる。そのため、高速な動作
をさせることが可能となる。In the n-bit uniform random number generating circuit of the present invention,
By operating n registers in parallel, it is possible to generate the same uniform random number as in the case of using the n-stage shift register. Also, since n registers are operated in parallel,
The operating speed is 1 / n of that of the conventional n-stage shift register. Therefore, a uniform random number can be generated at a constant speed regardless of the number of shift steps n. Therefore, it becomes possible to operate at high speed.
【００１８】[0018]
【発明の実施の形態】図１は本発明の実施の形態の例を
示す図であって、一様乱数発生回路をブロック図として
表わしている。同図において、数字符号１1 ，１2 ，１
k-1 ，１k ，１n-1 ，１n はそれぞれレジスタ、２1 ，
２2 ，２k-1 ，１k ，２n-1 ，２n はそれぞれ生成多項
式演算回路、３はｎビット一様乱数出力を表わしてい
る。1 is a diagram showing an example of an embodiment of the present invention, in which a uniform random number generating circuit is shown as a block diagram. In the figure, numeral symbols 1 1 , 1 2 , 1
k-1 , 1 k , 1 n-1 , and 1 n are registers 2 1 ,
2 2 , 2 k-1 , 1 k , 2 n-1 and 2 n respectively represent a generator polynomial arithmetic circuit, and 3 represents an n-bit uniform random number output.
【００１９】図では各レジスタを１番目、２番目、…
…、ｎ番目として区別し、生成多項式演算回路は、＃
１，＃２，……，＃ｎとして区別している。図１におい
て、１番目からｎ番目のレジスタの内容が、生成多項式
演算回路＃１に入力される。生成多項式演算回路＃１
は、演算結果をｎビット一様乱数の１ビット目として出
力すると同時に、演算結果を１番目のレジスタにフィー
ドバックする。In the figure, each register is assigned a first, second, ...
, N, and the generator polynomial arithmetic circuit is
1, # 2, ..., #n are distinguished. In FIG. 1, the contents of the 1st to nth registers are input to the generator polynomial operation circuit # 1. Generator polynomial arithmetic circuit # 1
Outputs the operation result as the first bit of the n-bit uniform random number and at the same time feeds back the operation result to the first register.
【００２０】次に、生成多項式演算回路＃１の演算結果
と、２番目からｎ番目までのレジスタの内容が生成多項
式演算回路＃２に入力される。生成多項式演算回路＃２
は演算結果をｎビット一様乱数の２ビット目として出力
すると同時に演算結果を２番目のレジスタにフィードバ
ックする。Next, the calculation result of the generator polynomial arithmetic circuit # 1 and the contents of the second to nth registers are input to the generator polynomial arithmetic circuit # 2. Generator polynomial arithmetic circuit # 2
Outputs the operation result as the second bit of the n-bit uniform random number and at the same time feeds back the operation result to the second register.
【００２１】生成多項式演算回路＃１から生成多項式演
算回路＃ｋ−１までの演算結果と、ｋ番目からｎ番目の
レジスタの内容が生成多項式演算回路＃ｋに入力され
る。生成多項式演算回路＃ｋは演算結果をｎビット一様
乱数のｋビット目として出力すると同時に演算結果をｋ
番目のレジスタにフィードバックする。The calculation results from the generator polynomial arithmetic circuit # 1 to the generator polynomial arithmetic circuit # k-1 and the contents of the kth to nth registers are input to the generator polynomial arithmetic circuit #k. The generator polynomial operation circuit #k outputs the operation result as the k-th bit of the n-bit uniform random number and at the same time outputs the operation result as k
Feed back to the second register.
【００２２】生成多項式演算回路＃１から生成多項式演
算回路＃ｎ−１の演算結果とｎ番目のレジスタの内容が
生成多項式演算回路＃ｎに入力される。生成多項式演算
回路＃ｎは演算結果をｎビット一様乱数のｎビット目と
して出力すると同時に演算結果をｎ番目のレジスタにフ
ィードバックする。このように同一のクロックでｎ個レ
ジスタの内容が更新され、その都度、ｎビット一様乱数
が出力される。The calculation result of the generator polynomial arithmetic circuit # n-1 and the contents of the n-th register are input from the generator polynomial arithmetic circuit # 1 to the generator polynomial arithmetic circuit #n. The generator polynomial operation circuit #n outputs the operation result as the n-th bit of the n-bit uniform random number and at the same time feeds back the operation result to the n-th register. In this way, the contents of n registers are updated at the same clock, and an n-bit uniform random number is output each time.
【００２３】図２は本発明の実施の形態の具体的な回路
の第１の例を示す図であって、生成多項式がＸ5 ＋Ｘ2
＋１の場合に対応する。同図において、数字符号４1 〜
４5はそれぞれレジスタ、５1 〜５5 は排他的論理和回
路、６は５ビット一様乱数出力を表わしている。FIG. 2 is a diagram showing a first example of a specific circuit according to the embodiment of the present invention, in which the generator polynomial is X 5 + X 2.
It corresponds to the case of +1. In the figure, numeral designations 4 1
4 5 is a register, 5 1 to 5 5 are exclusive OR circuits, and 6 is a 5-bit uniform random number output.
【００２４】各レジスタ４1 〜４5 は、図では１番目〜
５番目と表示し、排他的論理和回路５1 〜５5 には＃１
〜＃５の表示を付して、レジスタと排他的論理和回路と
の対応が明確になるようにしている。以下の説明ではこ
れらの表示によってレジスタあるいは排他的論理和回路
を区別している。The registers 4 1 to 4 5 are the first to the first in the figure.
It is displayed as the fifth and the exclusive OR circuits 5 1 to 5 5 have # 1
The symbols # 5 to # 5 are attached to clarify the correspondence between the registers and the exclusive OR circuits. In the following description, these displays distinguish between registers and exclusive OR circuits.
【００２５】図２において、１番目と４番目のレジスタ
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。次に、２番目と５番目のレジス
タの内容が排他的論理和回路＃２に入力される。In FIG. 2, the contents of the first and fourth registers are input to the exclusive OR circuit # 1. The exclusive OR circuit # 1 outputs the operation result as the first bit of the 5-bit uniform random number and at the same time feeds back the operation result to the first register. Next, the contents of the second and fifth registers are input to the exclusive OR circuit # 2.
【００２６】排他的論理和回路＃２は演算結果を５ビッ
ト一様乱数の２ビット目として出力すると同時に演算結
果を２番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と３番目のレジスタの内容が
排他的論理和回路＃３に入力される。排他的論理和回路
＃３は演算結果を５ビット一様乱数の３ビット目として
出力すると同時に演算結果を３番目のレジスタにフィー
ドバックする。The exclusive OR circuit # 2 outputs the operation result as the second bit of the 5-bit uniform random number and at the same time feeds back the operation result to the second register. Next, the output of the exclusive OR circuit # 1 and the contents of the third register are input to the exclusive OR circuit # 3. The exclusive OR circuit # 3 outputs the operation result as the third bit of the 5-bit uniform random number and at the same time feeds back the operation result to the third register.
【００２７】次に、排他的論理和回路＃２の出力と４番
目のレジスタの内容が排他的論理和回路＃４に入力され
る。排他的論理和回路＃４は演算結果を５ビット一様乱
数の４ビット目として出力すると同時に演算結果を４番
目のレジスタにフィードバックする。Next, the output of the exclusive OR circuit # 2 and the contents of the fourth register are input to the exclusive OR circuit # 4. The exclusive OR circuit # 4 outputs the operation result as the fourth bit of the 5-bit uniform random number and at the same time feeds back the operation result to the fourth register.
【００２８】次に、排他的論理和回路＃３の出力と５番
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。そして、同一のク
ロックで５個のレジスタの内容が更新される。Next, the output of the exclusive OR circuit # 3 and the contents of the fifth register are input to the exclusive OR circuit # 5. The exclusive OR circuit # 5 outputs the operation result as the fifth bit of the 5-bit uniform random number and at the same time feeds back the operation result to the fifth register. Then, the contents of the five registers are updated at the same clock.
【００２９】図３は本発明の実施の形態の具体的な回路
の第２の例を示す図であって、生成多項式がＸ5 ＋Ｘ3
＋１の場合に対応する。同図において数字符号は図２の
場合と同様である。FIG. 3 is a diagram showing a second example of a specific circuit according to the embodiment of the present invention, in which the generator polynomial is X 5 + X 3.
It corresponds to the case of +1. In the figure, reference numerals are the same as those in FIG.
【００３０】図３において、１番目と３番目のレジスタ
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。In FIG. 3, the contents of the first and third registers are input to the exclusive OR circuit # 1. The exclusive OR circuit # 1 outputs the operation result as the first bit of the 5-bit uniform random number and at the same time feeds back the operation result to the first register.
【００３１】次に、２番目と４番目のレジスタの内容
が、排他的論理和回路＃２に入力される。排他的論理和
回路＃２は演算結果を５ビット一様乱数の２ビット目と
して出力すると同時に演算結果を２番目のレジスタにフ
ィードバックする。次に、３番目のレジスタと５番目の
レジスタの内容が排他的論理和回路＃３に入力される。Next, the contents of the second and fourth registers are input to the exclusive OR circuit # 2. The exclusive OR circuit # 2 outputs the operation result as the second bit of the 5-bit uniform random number and at the same time feeds back the operation result to the second register. Next, the contents of the third register and the fifth register are input to the exclusive OR circuit # 3.
【００３２】排他的論理和回路＃３は演算結果を５ビッ
ト一様乱数の３ビット目として出力すると同時に演算結
果を３番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と４番目のレジスタの内容が
排他的論理和回路＃４に入力される。排他的論理和回路
＃４は演算結果を５ビット一様乱数の４ビット目として
出力すると同時に演算結果を４番目のレジスタにフィー
ドバックする。The exclusive OR circuit # 3 outputs the operation result as the third bit of the 5-bit uniform random number and at the same time feeds back the operation result to the third register. Next, the output of the exclusive OR circuit # 1 and the contents of the fourth register are input to the exclusive OR circuit # 4. The exclusive OR circuit # 4 outputs the operation result as the fourth bit of the 5-bit uniform random number and at the same time feeds back the operation result to the fourth register.
【００３３】次に、排他的論理和回路＃２の出力と５番
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。同一のクロックで
５個のレジスタの内容が更新されることは先の場合と同
様である。Next, the output of the exclusive OR circuit # 2 and the contents of the fifth register are input to the exclusive OR circuit # 5. The exclusive OR circuit # 5 outputs the operation result as the fifth bit of the 5-bit uniform random number and at the same time feeds back the operation result to the fifth register. The contents of the five registers are updated at the same clock as in the previous case.
【００３４】なお、以上の具体例では５ビットの一様乱
数を出力する場合の構成を示しているが、これに限るも
のではなく、一般にｎビットの一様乱数を得る構成と成
し得るものであることは言うまでもない。In the above specific example, the configuration for outputting a 5-bit uniform random number is shown. However, the configuration is not limited to this, and a configuration for generally obtaining an n-bit uniform random number can be achieved. Needless to say.
【００３５】図４は本発明による一様乱数の発生の例を
示す図であって、図２に示す回路を用いて生成多項式Ｘ
5 ＋Ｘ2 ＋１の一様乱数を５ビット単位で１０万個発生
した結果を示すものである。同図に示すように１〜３１
の符号の発生個数は、３２２５個あるいは３２２６個
で、ほぼ同一であり、その一様性が示された。FIG. 4 is a diagram showing an example of the generation of uniform random numbers according to the present invention. The generator polynomial X is generated by using the circuit shown in FIG.
It shows the result of generating 100,000 5 + X 2 +1 uniform random numbers in 5-bit units. 1 to 31 as shown in FIG.
The number of generated codes was 3225 or 3226, which were almost the same, and the uniformity was shown.
【００３６】[0036]
【発明の効果】以上説明したように、本発明によれば、
ｎビット一様乱数発生回路では、ｎ個のレジスタを並列
動作させ、ｎ段シフトレジスタを用いて発生させる場合
と同一の一様乱数を発生できる。また、ｎ個のレジスタ
の動作速度は従来のｎ段シフトレジスタ１／ｎとなり、
ｎには無関係に一定速度で一様乱数を発生できるから、
一様乱数を高速に発生させることが可能である。さら
に、シフトレジスタが不要なので、低消電力化が図るこ
とができる。従って、本発明の一様乱数発生回路を無線
システム試験におけるランダムノイズやフェージングに
よる誤りを疑似的に生成するベースバンド誤り付加回路
などに適用すれば、その効果は大である。As described above, according to the present invention,
The n-bit uniform random number generation circuit can generate the same uniform random number as in the case where n registers are operated in parallel and the n-stage shift register is used. Also, the operating speed of n registers is the conventional n-stage shift register 1 / n,
Since a uniform random number can be generated at a constant speed regardless of n,
It is possible to generate uniform random numbers at high speed. Furthermore, since a shift register is unnecessary, low power consumption can be achieved. Therefore, if the uniform random number generating circuit of the present invention is applied to a baseband error adding circuit that artificially generates an error due to random noise or fading in a radio system test, its effect is great.
【図１】本発明の実施の形態の例を示す図である。FIG. 1 is a diagram showing an example of an embodiment of the present invention.
【図２】本発明の実施の形態の具体的な回路の第１の例
を示す図である。FIG. 2 is a diagram showing a first example of a specific circuit according to the embodiment of the present invention.
【図３】本発明の実施の形態の具体的な回路の第２の例
を示す図である。FIG. 3 is a diagram showing a second example of a specific circuit according to the exemplary embodiment of the present invention.
【図４】本発明による一様乱数の発生の例を示す図であ
る。FIG. 4 is a diagram showing an example of generation of uniform random numbers according to the present invention.
【図５】従来の一様乱数発生回路の例を示す図である。FIG. 5 is a diagram showing an example of a conventional uniform random number generation circuit.
【図６】従来の一様乱数発生回路の具体的な例を示す図
である。FIG. 6 is a diagram showing a specific example of a conventional uniform random number generation circuit.
１1 ，１2 ，１k-1 ，１k ，１n-1 ，１n ，４1 〜４5
レジスタ ２1 ，２2 ，２k-1 ，２k ，２n-1 ，２n 生成多項
式演算回路 ３ ｎビット一様乱数出力 ５1 〜５5 排他的論理和回路 ６ ５ビット一様乱数出力1 1 , 1 2 , 1 k-1 , 1 k , 1 n-1 , 1 n , 4 1 to 4 5
Registers 2 1 , 2 2 , 2 k-1 , 2 k , 2 n-1 , 2 n generator polynomial arithmetic circuit 3 n-bit uniform random number output 5 1 to 5 5 exclusive OR circuit 6 5-bit uniform random number output
Claims (2)
生成多項式に対応する入力を用いて生成多項式演算を行
ないその結果を出力する前記各レジスタと同一番号を付
与した複数の生成多項式演算回路とが同一のクロックで
並列動作する回路であって、 前記各生成多項式演算回路は、 各生成多項式演算結果の出力を当該生成多項式演算回路
と同一番号を有する前記レジスタにフィードバックする
手段と、 各生成多項式演算結果の出力と前記各レジスタの出力と
の中から前記生成多項式に対応する出力を入力とする手
段と、 各生成多項式演算結果を一様乱数として並列出力する手
段とを備えたことを特徴とする一様乱数発生回路。1. A plurality of registers having unique numbers,
A circuit in which a plurality of generator polynomial arithmetic circuits assigned the same numbers as the respective registers for performing a generator polynomial arithmetic operation using an input corresponding to the generator polynomial and outputting the result are operated in parallel at the same clock, The generator polynomial arithmetic circuit feeds back the output of each generator polynomial arithmetic result to the register having the same number as that of the generator polynomial arithmetic circuit, the output of each generator polynomial arithmetic result, and the output of each of the registers. A uniform random number generation circuit comprising: means for inputting an output corresponding to a generator polynomial; and means for parallelly outputting each generator polynomial operation result as a uniform random number.
ｎ個のレジスタと、生成多項式に対応する入力を用いて
生成多項式演算結果を出力する１番目からｎ番目までの
ｎ個の生成多項式演算回路が同一のクロックで並列動作
する回路であって、 １番目の前記生成多項式演算回路は前記１番目からｎ番
目までのｎ個のレジスタの内容の中から前記生成多項式
に対応する入力を用いて前記生成多項式演算結果を出力
し、該出力を１番目のレジスタにフィードバックする手
段と、 ２番目の生成多項式演算回路は前記１番目の生成多項式
演算回路の１個の演算結果出力と前記２番目からｎ番目
のｎ−１個のレジスタの内容の中から前記生成多項式に
対応する入力を用いて前記生成多項式演算結果を出力
し、該出力を２番目のレジスタにフィードバックする手
段と、 ｋ（３≦ｋ≦ｎ−１の自然数）番目の生成多項式演算回
路は前記１番目からｋ−１番目の生成多項式演算回路の
ｋ−１個の演算結果出力と前記ｋ番目からｎ番目のｎ−
ｋ＋１個のレジスタの内容の中から前記生成多項式に対
応する入力を用いて前記生成多項式演算結果を出力し、
該出力をｋ番目のレジスタにフィードバックする手段
と、 ｎ番目の生成多項式演算回路は前記１番目からｎ−１番
目の生成多項式演算回路のｎ−１個の演算結果出力と前
記ｎ番目の１個のレジスタの内容の中から前記生成多項
式に対応する入力を用いて前記生成多項式演算結果を出
力し、該出力をｎ番目のレジスタにフィードバックする
手段と、 ｎ個の前記生成多項式演算回路の演算結果出力を一様乱
数として並列出力する手段とを備えたことを特徴とする
一様乱数発生回路。2. The first to n-th (n is a natural number) n registers and the first to n-th generation of the generator polynomial operation result output using the input corresponding to the generator polynomial. The polynomial arithmetic circuit is a circuit that operates in parallel with the same clock, and the first generator polynomial arithmetic circuit outputs the input corresponding to the generator polynomial from the contents of the n registers from the first to the nth. Means for outputting the generator polynomial operation result by using the output, and feeding back the output to the first register; and the second generator polynomial operation circuit outputs one operation result of the first generator polynomial operation circuit and the second The generator polynomial operation result is output using the input corresponding to the generator polynomial from the contents of the n-1th register from the n-th register, and the output is fed back to the second register. And a k (natural number of 3 ≦ k ≦ n−1) th generator polynomial operation circuit outputs k−1 operation result outputs of the first to k−1th generator polynomial operation circuits and the kth nth n-
outputting the generator polynomial operation result using the input corresponding to the generator polynomial from the contents of k + 1 registers,
Means for feeding back the output to the k-th register, and the n-th generator polynomial operation circuit outputs n-1 operation result outputs of the 1st to n-1th generator polynomial operation circuits and the n-th one Means for outputting the generator polynomial operation result by using an input corresponding to the generator polynomial from the contents of the register, and feeding back the output to the n-th register; and operation results of the n generator polynomial operation circuits. A uniform random number generation circuit comprising: means for parallelly outputting an output as a uniform random number.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141238A JPH09325882A (en) | 1996-06-04 | 1996-06-04 | Uniform random number generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141238A JPH09325882A (en) | 1996-06-04 | 1996-06-04 | Uniform random number generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325882A true JPH09325882A (en) | 1997-12-16 |
Family
ID=15287321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141238A Pending JPH09325882A (en) | 1996-06-04 | 1996-06-04 | Uniform random number generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325882A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (en) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | Pseudorandom number generation circuit and electronic device |
| JP2021128555A (en) * | 2020-02-13 | 2021-09-02 | 京セラドキュメントソリューションズ株式会社 | Random number generator |
| JP2022097258A (en) * | 2020-12-18 | 2022-06-30 | 日本電波工業株式会社 | Code generating circuit |
-
1996
- 1996-06-04 JP JP8141238A patent/JPH09325882A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (en) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | Pseudorandom number generation circuit and electronic device |
| JP2021128555A (en) * | 2020-02-13 | 2021-09-02 | 京セラドキュメントソリューションズ株式会社 | Random number generator |
| JP2022097258A (en) * | 2020-12-18 | 2022-06-30 | 日本電波工業株式会社 | Code generating circuit |
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