JPH09127545A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH09127545A JPH09127545A JP28406895A JP28406895A JPH09127545A JP H09127545 A JPH09127545 A JP H09127545A JP 28406895 A JP28406895 A JP 28406895A JP 28406895 A JP28406895 A JP 28406895A JP H09127545 A JPH09127545 A JP H09127545A
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Abstract
(57)【要約】
【課題】 液晶表示装置において、サージ吸収用配線の
構造を改善することにより、絶縁膜のコンタクトホール
形成を省略してマスク枚数を減らし、製造コストを削減
する。 【解決手段】 ゲートとドレインをゲートライン(1)
あるいはドレインライン(2)に接続した正サージ用保
護TFT(7)、及び、ドレインをゲートライン(1)
あるいはドレインライン(2)に接続した負サージ用保
護TFT(8)において、正サージ用保護TFT(7)
のソース、及び、負サージ用保護TFT(8)のソース
とゲートを、GNDと等価の補助容量電極あるいは遮光
膜に接続する。正あるいは負のサージが入ると、各々保
護TFT(7)あるいは(8)がONし、サージ電流は
GNDに吸収され、画素部のTFT(3)が保護され
る。
構造を改善することにより、絶縁膜のコンタクトホール
形成を省略してマスク枚数を減らし、製造コストを削減
する。 【解決手段】 ゲートとドレインをゲートライン(1)
あるいはドレインライン(2)に接続した正サージ用保
護TFT(7)、及び、ドレインをゲートライン(1)
あるいはドレインライン(2)に接続した負サージ用保
護TFT(8)において、正サージ用保護TFT(7)
のソース、及び、負サージ用保護TFT(8)のソース
とゲートを、GNDと等価の補助容量電極あるいは遮光
膜に接続する。正あるいは負のサージが入ると、各々保
護TFT(7)あるいは(8)がONし、サージ電流は
GNDに吸収され、画素部のTFT(3)が保護され
る。
Description
【0001】
【発明の属する技術分野】本発明は、マスク枚数の削減
プロセスを可能にした液晶表示装置に関し、特に、静電
気耐圧を向上した液晶表示装置に関する。
プロセスを可能にした液晶表示装置に関し、特に、静電
気耐圧を向上した液晶表示装置に関する。
【0002】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、OA機器、AV機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ(以下、TFTと略す)を用いたアクテ
ィブマトリクス型は、原理的にデューティ比100%の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
などの利点があり、OA機器、AV機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ(以下、TFTと略す)を用いたアクテ
ィブマトリクス型は、原理的にデューティ比100%の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
【0003】液晶表示装置の等価回路図を図8に示す。
走査線であるゲートライン(1)と信号線であるドレイ
ンライン(2)が交差配置された各交点にはスイッチン
グ素子であるTFT(3)が形成され、そのソースが液
晶を誘電層とした液晶容量(4)及び電荷保持用の補助
容量(5)の一方の電極に共通に接続されている。液晶
容量(4)の他方の電極は対向電極であり、補助容量の
他方の電極は補助容量電極である。ゲートライン(1)
は線順次に走査選択されて1ライン上のTFT(3)を
全てONとし、これと同期した信号電圧がドレインライ
ン(2)より液晶容量(4)へ印加される。この電圧は
非選択中にTFT(3)のOFF抵抗により液晶容量
(4)へ充電された電荷により保持される。補助容量
(5)は、電圧保持特性を向上する働きを有している。
走査線であるゲートライン(1)と信号線であるドレイ
ンライン(2)が交差配置された各交点にはスイッチン
グ素子であるTFT(3)が形成され、そのソースが液
晶を誘電層とした液晶容量(4)及び電荷保持用の補助
容量(5)の一方の電極に共通に接続されている。液晶
容量(4)の他方の電極は対向電極であり、補助容量の
他方の電極は補助容量電極である。ゲートライン(1)
は線順次に走査選択されて1ライン上のTFT(3)を
全てONとし、これと同期した信号電圧がドレインライ
ン(2)より液晶容量(4)へ印加される。この電圧は
非選択中にTFT(3)のOFF抵抗により液晶容量
(4)へ充電された電荷により保持される。補助容量
(5)は、電圧保持特性を向上する働きを有している。
【0004】また、(6)は保護ライン、(7)及び
(8)は保護TFTであり、静電気対策用の保護回路で
ある。即ち、保護TFT(7)は、そのゲートとドレイ
ンをゲートライン(1)あるいはドレインライン(2)
に接続し、ソースを保護ライン(6)に接続しており、
各々のライン(1,2)に正のサージ電流が入った時に
ONして、サージ電流を保護ライン(6)へ吸収させる
ようになっている。また、保護TFT(8)は、そのド
レインをゲートライン(1)あるいはドレインライン
(2)に接続し、ゲートとソースを保護ライン(6)に
接続しており、各々のライン(1,2)へ負のサージ電
流が入ったときにONして、サージ電流を保護ライン
(6)へ吸収させるようになっている。
(8)は保護TFTであり、静電気対策用の保護回路で
ある。即ち、保護TFT(7)は、そのゲートとドレイ
ンをゲートライン(1)あるいはドレインライン(2)
に接続し、ソースを保護ライン(6)に接続しており、
各々のライン(1,2)に正のサージ電流が入った時に
ONして、サージ電流を保護ライン(6)へ吸収させる
ようになっている。また、保護TFT(8)は、そのド
レインをゲートライン(1)あるいはドレインライン
(2)に接続し、ゲートとソースを保護ライン(6)に
接続しており、各々のライン(1,2)へ負のサージ電
流が入ったときにONして、サージ電流を保護ライン
(6)へ吸収させるようになっている。
【0005】このように、アクティブマトリクス型液晶
表示装置は多数のTFTを内蔵しており、特に、近年の
大型化、高精細化に対応して画素数が数十万にも上り、
TFTサイズの小型化も進んでいる。そのため、基板製
造段階、例えば、ラビング、ブレイク(1枚の基板を複
数の基板に切り離すための物理的切断)、基板の角部の
研摩時に発生する静電気や、その他、人体や装置との接
触及び離脱による帯電や放電などがサージ電流(大電
流)となって、これがTFTに入力すると閾値や相互コ
ンダクタンスが変化する、いわゆる静電破壊が起こる。
従って、静電気対策は歩留まり向上の上で重要性を増し
てきている。
表示装置は多数のTFTを内蔵しており、特に、近年の
大型化、高精細化に対応して画素数が数十万にも上り、
TFTサイズの小型化も進んでいる。そのため、基板製
造段階、例えば、ラビング、ブレイク(1枚の基板を複
数の基板に切り離すための物理的切断)、基板の角部の
研摩時に発生する静電気や、その他、人体や装置との接
触及び離脱による帯電や放電などがサージ電流(大電
流)となって、これがTFTに入力すると閾値や相互コ
ンダクタンスが変化する、いわゆる静電破壊が起こる。
従って、静電気対策は歩留まり向上の上で重要性を増し
てきている。
【0006】TFT(3)と液晶容量(4)及び補助容
量(5)からなる単位画素の構造を図9及び図10に示
す。図9は平面図であり、図10はそのE−E線に沿っ
た断面図である。ここに示した構造は、ゲート電極がチ
ャンネル層であるアモルファスシリコン(a−Si)層
よりも上層に位置する正スタガー型と呼ばれるものであ
る。ガラスなどの透明絶縁性基板(10)上にCrなど
の不透光性材料からなる遮光膜(11)が形成され、遮
光膜(11)上にはITOなどの透明導電膜からなる補
助容量電極(12)が全面に形成されている。これらの
上にはSiO2などの層間絶縁膜(13)が全面的に被
覆され、層間絶縁膜(13)上には、ドレインライン
(14L)と表示電極(14P)がITOにより形成さ
れている。前記遮光膜(11)は、図9の波線で囲まれ
た領域を除く全域、即ち表示電極(14P)の周辺全域
に設けられてる。ドレインライン(14L)と表示電極
(14P)の一部はそれぞれドレイン電極(14D)及
びソース電極(14S)として互いに近接されている。
ドレインライン(14L)に交差する方向には、下層に
a−Si(15)とSiNxなどのゲート絶縁膜(1
6)を配したゲートライン(17L)がAlにより形成
されている。ゲートライン(17L)の一部はゲート電
極(17G)として、ドレイン電極(14D)とソース
電極(14S)が近接された領域上に配され、ソース及
びドレイン電極(14S,14D)、a−Si(1
5)、ゲート絶縁膜(16)、ゲート電極(17G)が
順次積層されてなる正スタガー型TFTを構成してい
る。
量(5)からなる単位画素の構造を図9及び図10に示
す。図9は平面図であり、図10はそのE−E線に沿っ
た断面図である。ここに示した構造は、ゲート電極がチ
ャンネル層であるアモルファスシリコン(a−Si)層
よりも上層に位置する正スタガー型と呼ばれるものであ
る。ガラスなどの透明絶縁性基板(10)上にCrなど
の不透光性材料からなる遮光膜(11)が形成され、遮
光膜(11)上にはITOなどの透明導電膜からなる補
助容量電極(12)が全面に形成されている。これらの
上にはSiO2などの層間絶縁膜(13)が全面的に被
覆され、層間絶縁膜(13)上には、ドレインライン
(14L)と表示電極(14P)がITOにより形成さ
れている。前記遮光膜(11)は、図9の波線で囲まれ
た領域を除く全域、即ち表示電極(14P)の周辺全域
に設けられてる。ドレインライン(14L)と表示電極
(14P)の一部はそれぞれドレイン電極(14D)及
びソース電極(14S)として互いに近接されている。
ドレインライン(14L)に交差する方向には、下層に
a−Si(15)とSiNxなどのゲート絶縁膜(1
6)を配したゲートライン(17L)がAlにより形成
されている。ゲートライン(17L)の一部はゲート電
極(17G)として、ドレイン電極(14D)とソース
電極(14S)が近接された領域上に配され、ソース及
びドレイン電極(14S,14D)、a−Si(1
5)、ゲート絶縁膜(16)、ゲート電極(17G)が
順次積層されてなる正スタガー型TFTを構成してい
る。
【0007】一方、このTFTアレイ基板に対向配置さ
れた透明絶縁性基板(50)上には、ITOなどの透明
導電膜からなる対向電極(51)が形成され、これら両
基板間隙には液晶層(52)が封入され、液晶を誘電層
とした表示電極(14P)と対向電極(51)の各対向
部分で、液晶駆動用の容量が形成され、画素を構成して
いる。
れた透明絶縁性基板(50)上には、ITOなどの透明
導電膜からなる対向電極(51)が形成され、これら両
基板間隙には液晶層(52)が封入され、液晶を誘電層
とした表示電極(14P)と対向電極(51)の各対向
部分で、液晶駆動用の容量が形成され、画素を構成して
いる。
【0008】図11は、ゲートライン(1)側の静電気
対策用保護回路であり、保護用TFT(7,8)の平面
図を示している。また、図12は図11のF−F線に沿
った断面図である。ゲートライン(17L)端部付近に
おいて、画素部のソース・ドレイン配線(14)と同一
のITOからなる保護ライン(30)が交差形成される
とともに、これと同一材料により、保護TFT(7,
8)に共通のドレイン電極(31)が形成され、保護ラ
イン(30)から延在されたソース電極(32,33)
に近接されている。ドレイン電極(31)とソース電極
(32)の近接領域上には下層のa−Si(15)及び
ゲート絶縁膜(16)とともにゲートライン(17L)
からの延在部が配され、保護TFT(7)を構成してい
る。また、ドレイン電極(31)とソース電極(33)
の近接領域上には下層のa−Si(15)及びゲート絶
縁膜(16)とともにゲートライン(17L)と同一材
料のAlからなるGND電極(34)が形成されてい
る。また、ゲートライン(17L)とドレイン電極(3
1)及びGND電極(34)と保護ライン(30)は、
各々a−Si(15)とゲート絶縁膜(16)中に開口
されたコンタクトホール(CT8,CT9)を介して接
続されている。
対策用保護回路であり、保護用TFT(7,8)の平面
図を示している。また、図12は図11のF−F線に沿
った断面図である。ゲートライン(17L)端部付近に
おいて、画素部のソース・ドレイン配線(14)と同一
のITOからなる保護ライン(30)が交差形成される
とともに、これと同一材料により、保護TFT(7,
8)に共通のドレイン電極(31)が形成され、保護ラ
イン(30)から延在されたソース電極(32,33)
に近接されている。ドレイン電極(31)とソース電極
(32)の近接領域上には下層のa−Si(15)及び
ゲート絶縁膜(16)とともにゲートライン(17L)
からの延在部が配され、保護TFT(7)を構成してい
る。また、ドレイン電極(31)とソース電極(33)
の近接領域上には下層のa−Si(15)及びゲート絶
縁膜(16)とともにゲートライン(17L)と同一材
料のAlからなるGND電極(34)が形成されてい
る。また、ゲートライン(17L)とドレイン電極(3
1)及びGND電極(34)と保護ライン(30)は、
各々a−Si(15)とゲート絶縁膜(16)中に開口
されたコンタクトホール(CT8,CT9)を介して接
続されている。
【0009】この構成により、正のサージ電流がゲート
ライン(17L)に入った場合、保護TFT(7)がO
Nし、サージ電流がドレイン電極(31)からソース電
極(32)へ抜けて、保護ライン(30)へと吸収され
る。また、負のサージ電流が入った場合は、保護TFT
(8)がONし、サージ電流が保護ライン(30)から
ソース電極(33)を経てドレイン電極(31)及びゲ
ートライン(17L)へ入力され、定常レベルにされ
る。このようにして、ゲートライン(17L)側の静電
気対策がなされている。
ライン(17L)に入った場合、保護TFT(7)がO
Nし、サージ電流がドレイン電極(31)からソース電
極(32)へ抜けて、保護ライン(30)へと吸収され
る。また、負のサージ電流が入った場合は、保護TFT
(8)がONし、サージ電流が保護ライン(30)から
ソース電極(33)を経てドレイン電極(31)及びゲ
ートライン(17L)へ入力され、定常レベルにされ
る。このようにして、ゲートライン(17L)側の静電
気対策がなされている。
【0010】図13は、ドレインライン(2)側の静電
気対策用保護回路であり、保護用TFT(7,8)の平
面図を示している。ドレインライン(14L)の端部付
近において、ドレインライン(14L)と同一のITO
からなるソース電極(36,37)が形成されてドレイ
ンライン(14L)の突出部に近接されている。そして
ドレインライン(14L)に交差して、画素部のゲート
ライン(17L)と同一のa−Si(15)とゲート絶
縁膜(16)を下層に配したAlからなる保護ライン
(35)が配置され、コンタクトホール(CT10,C
T11)を介して各々ソース電極(36,37)に接続
されている。保護ライン(35)の一部はGND電極
(38)としてソース電極(37)とドレインライン
(14L)との近接領域上に配されて保護TFT(8)
を構成している。また保護ライン(35)と同一構造で
コンタクトホール(CT12)を介してドレインライン
(14L)に接続されたサージ電極(39)が、ソース
電極(36)とドレインライン(14L)との近接領域
上に配されて保護TFT(7)を構成している。
気対策用保護回路であり、保護用TFT(7,8)の平
面図を示している。ドレインライン(14L)の端部付
近において、ドレインライン(14L)と同一のITO
からなるソース電極(36,37)が形成されてドレイ
ンライン(14L)の突出部に近接されている。そして
ドレインライン(14L)に交差して、画素部のゲート
ライン(17L)と同一のa−Si(15)とゲート絶
縁膜(16)を下層に配したAlからなる保護ライン
(35)が配置され、コンタクトホール(CT10,C
T11)を介して各々ソース電極(36,37)に接続
されている。保護ライン(35)の一部はGND電極
(38)としてソース電極(37)とドレインライン
(14L)との近接領域上に配されて保護TFT(8)
を構成している。また保護ライン(35)と同一構造で
コンタクトホール(CT12)を介してドレインライン
(14L)に接続されたサージ電極(39)が、ソース
電極(36)とドレインライン(14L)との近接領域
上に配されて保護TFT(7)を構成している。
【0011】この構成により、正のサージ電流がドレイ
ンライン(14L)に入った場合、保護TFT(7)が
ONし、サージ電流がソース電極(36)から保護ライ
ン(35)へ抜けて吸収される。また、負のサージ電流
が入った場合は、保護TFT(8)がONし、サージ電
流が保護ライン(35)からソース電極(37)を経て
ドレインライン(14L)へ吸収される。このようにし
て、ドレインライン(17L)側の静電気対策がなされ
ている。
ンライン(14L)に入った場合、保護TFT(7)が
ONし、サージ電流がソース電極(36)から保護ライ
ン(35)へ抜けて吸収される。また、負のサージ電流
が入った場合は、保護TFT(8)がONし、サージ電
流が保護ライン(35)からソース電極(37)を経て
ドレインライン(14L)へ吸収される。このようにし
て、ドレインライン(17L)側の静電気対策がなされ
ている。
【0012】この構造のTFTアレイ基板は、第1に、
遮光膜(11)を形成するCrのエッチング、第2に、
画素部及び端部でソース・ドレイン配線(14,31,
32,33,36,37)及び保護ライン(30)を形
成するITOのエッチング、第3に、a−Si(15)
とゲート絶縁膜(16)のコンタクトホール(CT7,
CT8,CT9,CT10,CT11,CT12)を形
成するエッチング、第4に、画素部及び端部でゲート配
線、GND電極及びサージ電極(17,34,38,3
9)及び保護ライン(35)を形成するAl、及び、そ
の下層のa−Si(15)とゲート絶縁膜(16)のエ
ッチングの4回のフォトリソグラフィーにより製造され
るため、低コストが維持されている。
遮光膜(11)を形成するCrのエッチング、第2に、
画素部及び端部でソース・ドレイン配線(14,31,
32,33,36,37)及び保護ライン(30)を形
成するITOのエッチング、第3に、a−Si(15)
とゲート絶縁膜(16)のコンタクトホール(CT7,
CT8,CT9,CT10,CT11,CT12)を形
成するエッチング、第4に、画素部及び端部でゲート配
線、GND電極及びサージ電極(17,34,38,3
9)及び保護ライン(35)を形成するAl、及び、そ
の下層のa−Si(15)とゲート絶縁膜(16)のエ
ッチングの4回のフォトリソグラフィーにより製造され
るため、低コストが維持されている。
【0013】
【発明が解決しようとする課題】従来は、ゲートライン
(1)及びドレインライン(2)の端に設けた保護TF
T(7,8)によりスイッチングさせることで、正負の
サージ電流を保護ライン(6)へ入れることで、画素部
のTFT(3)の静電気破壊を防いでいた。しかし、こ
のようなサージ電流吸収用の保護ライン(6,30,3
5)は、ITOあるいはAlにより基板周縁部にライン
状に設けられたものである。このため、電荷の蓄積量と
しては大きくなく、十分なサージ電流の吸収はできなか
った。
(1)及びドレインライン(2)の端に設けた保護TF
T(7,8)によりスイッチングさせることで、正負の
サージ電流を保護ライン(6)へ入れることで、画素部
のTFT(3)の静電気破壊を防いでいた。しかし、こ
のようなサージ電流吸収用の保護ライン(6,30,3
5)は、ITOあるいはAlにより基板周縁部にライン
状に設けられたものである。このため、電荷の蓄積量と
しては大きくなく、十分なサージ電流の吸収はできなか
った。
【0014】また、保護ライン(6,30,35)に断
線があった場合、更に、吸収量が減り、静電気破壊の十
分な防止は成されていなかった。
線があった場合、更に、吸収量が減り、静電気破壊の十
分な防止は成されていなかった。
【0015】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に走査線であるゲートライン群と信
号線であるドレインライン群がそれぞれ縦横に形成され
た各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第1のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を形
成する補助容量電極が形成されてなる液晶表示装置にお
いて、前記ゲートラインの端部には、ゲート及びドレイ
ンを前記ゲートラインに接続し、ソースを前記補助容量
電極に接続する第2のトランジスタと、ドレインを前記
ゲートラインに接続し、ゲート及びソースを前記補助容
量電極に接続する第3のトランジスタが設けられている
構成である。
みて成され、基板上に走査線であるゲートライン群と信
号線であるドレインライン群がそれぞれ縦横に形成され
た各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第1のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を形
成する補助容量電極が形成されてなる液晶表示装置にお
いて、前記ゲートラインの端部には、ゲート及びドレイ
ンを前記ゲートラインに接続し、ソースを前記補助容量
電極に接続する第2のトランジスタと、ドレインを前記
ゲートラインに接続し、ゲート及びソースを前記補助容
量電極に接続する第3のトランジスタが設けられている
構成である。
【0016】特に、前記表示電極の周辺領域には、非透
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。この構成により、ゲー
トラインに正の大電流が入ったときは、第2のトランジ
スタがオンして補助容量電極へと吸収され、負の大電流
が入ったときは第3のトランジスタがオンして補助容量
電極へと吸収され、第1のトランジスタが保護される。
特に、非透光性導電膜からなる遮光層を補助容量電極に
接続して形成することにより、電荷の吸収量が増大し、
保護能力が向上する。
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。この構成により、ゲー
トラインに正の大電流が入ったときは、第2のトランジ
スタがオンして補助容量電極へと吸収され、負の大電流
が入ったときは第3のトランジスタがオンして補助容量
電極へと吸収され、第1のトランジスタが保護される。
特に、非透光性導電膜からなる遮光層を補助容量電極に
接続して形成することにより、電荷の吸収量が増大し、
保護能力が向上する。
【0017】また、基板上に走査線であるゲートライン
群と信号線であるドレインライン群がそれぞれ縦横に形
成された各交点毎に、ゲート電極を前記ゲートラインに
接続し、ドレイン電極を前記ドレインラインに接続し、
ソース電極を液晶駆動用の表示電極に接続する第1のト
ランジスタが形成されるとともに、層間絶縁膜を介して
前記各表示電極に共通に重畳して電荷保持用の補助容量
を構成する補助容量電極が形成されてなる液晶表示装置
において、前記ドレインラインの端部には、ゲート及び
ドレインを前記ドレインラインに接続し、ソースを前記
補助容量電極に接続する第2のトランジスタと、ドレイ
ンを前記ドレインラインに接続し、ゲート及びソースを
前記補助容量電極に接続する第3のトランジスタが設け
られている構成である。
群と信号線であるドレインライン群がそれぞれ縦横に形
成された各交点毎に、ゲート電極を前記ゲートラインに
接続し、ドレイン電極を前記ドレインラインに接続し、
ソース電極を液晶駆動用の表示電極に接続する第1のト
ランジスタが形成されるとともに、層間絶縁膜を介して
前記各表示電極に共通に重畳して電荷保持用の補助容量
を構成する補助容量電極が形成されてなる液晶表示装置
において、前記ドレインラインの端部には、ゲート及び
ドレインを前記ドレインラインに接続し、ソースを前記
補助容量電極に接続する第2のトランジスタと、ドレイ
ンを前記ドレインラインに接続し、ゲート及びソースを
前記補助容量電極に接続する第3のトランジスタが設け
られている構成である。
【0018】特に、前記表示電極の周辺領域には、非透
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。これにより、ドレイン
ラインに正の大電流が入ったときは、第2のトランジス
タがオンして補助容量電極へと吸収され、負の大電流が
入ったときは第3のトランジスタがオンして補助容量電
極へと吸収され、第1のトランジスタが保護される。特
に、非透光性導電膜からなる遮光層を補助容量電極に接
続して形成することにより、電荷の吸収量が増大し、保
護能力が向上する。
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。これにより、ドレイン
ラインに正の大電流が入ったときは、第2のトランジス
タがオンして補助容量電極へと吸収され、負の大電流が
入ったときは第3のトランジスタがオンして補助容量電
極へと吸収され、第1のトランジスタが保護される。特
に、非透光性導電膜からなる遮光層を補助容量電極に接
続して形成することにより、電荷の吸収量が増大し、保
護能力が向上する。
【0019】また、前記補助容量電極は、透明導電膜に
より前記基板上に全面に形成されている構成である。こ
れにより、補助容量電極の電荷吸収量が更に増大し、保
護能力が高まる。更に、前記遮光層と補助容量電極は、
連続層により形成されている構成である。
より前記基板上に全面に形成されている構成である。こ
れにより、補助容量電極の電荷吸収量が更に増大し、保
護能力が高まる。更に、前記遮光層と補助容量電極は、
連続層により形成されている構成である。
【0020】また、前記ドレインライン及び前記表示電
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第1
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第2のト
ランジスタのドレインと前記第3のトランジスタのドレ
インは前記表示電極と同じ透明導電膜により一体で形成
され、前記第2のトランジスタのソースと前記第3のト
ランジスタのソースは前記表示電極と同じ透明導電膜に
より一体で形成され、前記第2のトランジスタのゲート
は、前記ゲートラインと一体の導電膜により形成され、
前記第2のトランジスタのドレイン及び前記第3のトラ
ンジスタのドレインに接続され、前記第3のトランジス
タのゲートは、前記ゲートラインと同じ導電膜により形
成され前記第2のトランジスタのソース及び前記第3の
トランジスタのソースに接続されるとともに前記補助容
量電極に接続され、前記第2のトランジスタは、前記第
2のトランジスタのゲートが前記半導体層及び前記絶縁
層を下層に配して前記第2のトランジスタのドレインと
前記第2のトランジスタのソースにわたる領域上に配さ
れてなり、前記第3のトランジスタは、前記第3のトラ
ンジスタのゲートが前記半導体層及び前記絶縁層を下層
に配して前記第3のトランジスタのドレインと前記第3
のトランジスタのソースにわたる領域上に配されてなる
構成である。
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第1
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第2のト
ランジスタのドレインと前記第3のトランジスタのドレ
インは前記表示電極と同じ透明導電膜により一体で形成
され、前記第2のトランジスタのソースと前記第3のト
ランジスタのソースは前記表示電極と同じ透明導電膜に
より一体で形成され、前記第2のトランジスタのゲート
は、前記ゲートラインと一体の導電膜により形成され、
前記第2のトランジスタのドレイン及び前記第3のトラ
ンジスタのドレインに接続され、前記第3のトランジス
タのゲートは、前記ゲートラインと同じ導電膜により形
成され前記第2のトランジスタのソース及び前記第3の
トランジスタのソースに接続されるとともに前記補助容
量電極に接続され、前記第2のトランジスタは、前記第
2のトランジスタのゲートが前記半導体層及び前記絶縁
層を下層に配して前記第2のトランジスタのドレインと
前記第2のトランジスタのソースにわたる領域上に配さ
れてなり、前記第3のトランジスタは、前記第3のトラ
ンジスタのゲートが前記半導体層及び前記絶縁層を下層
に配して前記第3のトランジスタのドレインと前記第3
のトランジスタのソースにわたる領域上に配されてなる
構成である。
【0021】また、前記ドレインライン及び前記表示電
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第1
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第2のト
ランジスタのドレインと前記第3のトランジスタのドレ
インは前記ドレインラインと一体で前記透明導電膜によ
り形成され、前記第2のトランジスタのソースと前記第
3のトランジスタのソースは前記表示電極と同じ透明導
電膜により一体で形成され、前記第2のトランジスタの
ゲートは、前記ゲートラインと同じ前記導電膜により形
成され、前記第2のトランジスタのドレインに接続さ
れ、前記第3のトランジスタのゲートは、前記ゲートラ
インと同じ前記導電膜により形成され、前記第2のトラ
ンジスタのソース、前記第3のトランジスタのソース及
び前記補助容量電極に接続され、前記第2のトランジス
タは、前記第2のトランジスタのゲートが下層に前記半
導体層及び前記絶縁層を配して前記第2のトランジスタ
のドレインと前記第2のトランジスタのソースにわたる
領域上に配されてなり、前記第3のトランジスタは、前
記第3のトランジスタのゲートが下層に前記半導体層及
び前記絶縁層を配して前記第3のトランジスタのドレイ
ンと前記第3のトランジスタのソースにわたる領域上に
配されてなる構成である。
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第1
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第2のト
ランジスタのドレインと前記第3のトランジスタのドレ
インは前記ドレインラインと一体で前記透明導電膜によ
り形成され、前記第2のトランジスタのソースと前記第
3のトランジスタのソースは前記表示電極と同じ透明導
電膜により一体で形成され、前記第2のトランジスタの
ゲートは、前記ゲートラインと同じ前記導電膜により形
成され、前記第2のトランジスタのドレインに接続さ
れ、前記第3のトランジスタのゲートは、前記ゲートラ
インと同じ前記導電膜により形成され、前記第2のトラ
ンジスタのソース、前記第3のトランジスタのソース及
び前記補助容量電極に接続され、前記第2のトランジス
タは、前記第2のトランジスタのゲートが下層に前記半
導体層及び前記絶縁層を配して前記第2のトランジスタ
のドレインと前記第2のトランジスタのソースにわたる
領域上に配されてなり、前記第3のトランジスタは、前
記第3のトランジスタのゲートが下層に前記半導体層及
び前記絶縁層を配して前記第3のトランジスタのドレイ
ンと前記第3のトランジスタのソースにわたる領域上に
配されてなる構成である。
【0022】これにより、第2のトランジスタ及び第3
のトランジスタが、第1のトランジスタと同時に形成さ
れるので、工数の増大が無く、製造コストが低い。
のトランジスタが、第1のトランジスタと同時に形成さ
れるので、工数の増大が無く、製造コストが低い。
【0023】
【発明の実施の形態】続いて、本発明の実施形態を説明
する。図1はTFTアレイ基板の等価回路図である。ゲ
ートライン(1)とドレインライン(2)が互いに交差
して配置され、これらの各交点にはゲート電極及びドレ
イン電極をそれぞれ各ゲートライン(1)及びドレイン
ライン(2)に接続したTFT(3)が形成されてい
る。各TFT(3)のソースは、液晶容量(4)及び補
助容量(5)の一方の電極となっている。液晶容量
(4)の他方の電極は対向電極であり、補助容量(5)
の他方の電極は補助容量電極である。補助容量電極は所
定の信号電圧が印加されるが、ここではGNDと等価と
して図示した。
する。図1はTFTアレイ基板の等価回路図である。ゲ
ートライン(1)とドレインライン(2)が互いに交差
して配置され、これらの各交点にはゲート電極及びドレ
イン電極をそれぞれ各ゲートライン(1)及びドレイン
ライン(2)に接続したTFT(3)が形成されてい
る。各TFT(3)のソースは、液晶容量(4)及び補
助容量(5)の一方の電極となっている。液晶容量
(4)の他方の電極は対向電極であり、補助容量(5)
の他方の電極は補助容量電極である。補助容量電極は所
定の信号電圧が印加されるが、ここではGNDと等価と
して図示した。
【0024】基板の周縁に当たる部分には静電気対策用
の保護回路を設けているが、本発明では、ゲートライン
(1)側の端部に、ゲートとドレインをゲートライン
(1)に接続し、ソースをGNDに接続した保護TFT
(7)、及び、ドレインをゲートライン(1)に接続
し、ゲートとソースをGNDに接続した保護TFT
(8)を設けている。また、ドレインライン(2)側の
端部には、ゲートとドレインをドレインライン(2)に
接続し、ソースをGNDに接続した保護TFT(7)、
及び、ドレインをドレインライン(2)に接続し、ゲー
トとソースをGNDに接続した保護TFT(8)を設け
ている。これら保護TFT(7)は、ゲートライン
(1)あるいはドレインライン(2)に正のサージ電流
が入ったときにONしてGNDに導通させ、保護TFT
(8)は負のサージ電流が入ったときにONしてGND
に導通させることで、大電流による画素部のTFT
(3)の静電気破壊を防ぐものである。
の保護回路を設けているが、本発明では、ゲートライン
(1)側の端部に、ゲートとドレインをゲートライン
(1)に接続し、ソースをGNDに接続した保護TFT
(7)、及び、ドレインをゲートライン(1)に接続
し、ゲートとソースをGNDに接続した保護TFT
(8)を設けている。また、ドレインライン(2)側の
端部には、ゲートとドレインをドレインライン(2)に
接続し、ソースをGNDに接続した保護TFT(7)、
及び、ドレインをドレインライン(2)に接続し、ゲー
トとソースをGNDに接続した保護TFT(8)を設け
ている。これら保護TFT(7)は、ゲートライン
(1)あるいはドレインライン(2)に正のサージ電流
が入ったときにONしてGNDに導通させ、保護TFT
(8)は負のサージ電流が入ったときにONしてGND
に導通させることで、大電流による画素部のTFT
(3)の静電気破壊を防ぐものである。
【0025】このように、保護TFT(7,8)のソー
スを接地することにより、サージ電流の吸収量は無限大
となるとともに、吸収用としてラインを設けた場合の、
断線による電荷吸収能力低下などの問題も無くされる。
以下、ゲートライン(1)側、及び、ドレインライン
(2)側の保護TFT(7,8)構造の実施例を、画素
部の単位構造を示した図9及び図10も参照しながら説
明する。
スを接地することにより、サージ電流の吸収量は無限大
となるとともに、吸収用としてラインを設けた場合の、
断線による電荷吸収能力低下などの問題も無くされる。
以下、ゲートライン(1)側、及び、ドレインライン
(2)側の保護TFT(7,8)構造の実施例を、画素
部の単位構造を示した図9及び図10も参照しながら説
明する。
【0026】図2は、ゲートライン(1)側の保護TF
T(7,8)の平面図である。また図3は図2のA−A
線に沿った断面図であり、正サージ用の保護TFT
(7)の断面構造を示し、図4は図2のB−B線に沿っ
た断面図であり、負サージ用の保護TFT(8)の断面
構造を示している。ガラスなどの基板(10)上には、
画素部と同じCrなどの遮光膜(11)、遮光膜(1
1)上には画素部と同じITOなどの補助容量電極(1
2)が形成されている。これらを覆う全面には画素部と
同じSiO2などの層間絶縁膜(13)が形成され、層
間絶縁膜(13)上には、保護TFT(7,8)に共通
のソース電極(18)及びドレイン電極(19)が、画
素部のソース・ドレイン配線(14)と同じITOによ
り形成されている。ソース電極(18)とドレイン電極
(19)が近接された領域の一方の端部上には、画素部
と同様、下層にa−Si(15)とSiNxのゲート絶
縁膜(16)を配したAlからなるゲートライン(17
L)が通過しており、ソース電極(18)とドレイン電
極(19)が近接された他方の端部上には、ゲートライ
ン(17L)と同一積層構造からなるGND電極(2
0)が形成されている。ドレイン電極(19)とゲート
ライン(17L)及びソース電極(18)とGND電極
(20)は、それぞれ、a−Si(15)とゲート絶縁
膜(16)中に開口されたコンタクトホール(CT1,
CT2)を介して接続されている。また、GND電極
(20)は、層間絶縁膜(13)、a−Si(15)及
びゲート絶縁膜(16)に開口されたコンタクトホール
(CT3)を介して遮光膜(11)及び補助容量電極
(12)の積層体層へ接続されている。
T(7,8)の平面図である。また図3は図2のA−A
線に沿った断面図であり、正サージ用の保護TFT
(7)の断面構造を示し、図4は図2のB−B線に沿っ
た断面図であり、負サージ用の保護TFT(8)の断面
構造を示している。ガラスなどの基板(10)上には、
画素部と同じCrなどの遮光膜(11)、遮光膜(1
1)上には画素部と同じITOなどの補助容量電極(1
2)が形成されている。これらを覆う全面には画素部と
同じSiO2などの層間絶縁膜(13)が形成され、層
間絶縁膜(13)上には、保護TFT(7,8)に共通
のソース電極(18)及びドレイン電極(19)が、画
素部のソース・ドレイン配線(14)と同じITOによ
り形成されている。ソース電極(18)とドレイン電極
(19)が近接された領域の一方の端部上には、画素部
と同様、下層にa−Si(15)とSiNxのゲート絶
縁膜(16)を配したAlからなるゲートライン(17
L)が通過しており、ソース電極(18)とドレイン電
極(19)が近接された他方の端部上には、ゲートライ
ン(17L)と同一積層構造からなるGND電極(2
0)が形成されている。ドレイン電極(19)とゲート
ライン(17L)及びソース電極(18)とGND電極
(20)は、それぞれ、a−Si(15)とゲート絶縁
膜(16)中に開口されたコンタクトホール(CT1,
CT2)を介して接続されている。また、GND電極
(20)は、層間絶縁膜(13)、a−Si(15)及
びゲート絶縁膜(16)に開口されたコンタクトホール
(CT3)を介して遮光膜(11)及び補助容量電極
(12)の積層体層へ接続されている。
【0027】この構成により、ゲートライン(17L)
に正のサージ電流が入った時は、図3で示す保護TFT
(7)がONし、ソース・ドレイン間が導通する。これ
により、サージ電流は、ドレイン電極(19)からソー
ス電極(18)を通り、更に、GND電極(20)から
補助容量電極(12)及び遮光膜(11)へと抜けて拡
散し消滅する。この場合、遮光膜(11)と補助容量電
極(12)がGNDの如く作用し、ゲートライン(17
L)へは補助容量電極(12)電圧が印加されることに
なる。また、負のサージ電流が入ったときは、図4で示
す保護TFT(8)がONし、ソース・ドレイン間が導
通し、遮光膜(11)と補助容量電極(12)よりGN
D電極(20)及びソース電極(18)を経てドレイン
電極(19)へと電流が流れ、ゲートライン(17L)
が補助容量電極(12)と同じ電圧になる。
に正のサージ電流が入った時は、図3で示す保護TFT
(7)がONし、ソース・ドレイン間が導通する。これ
により、サージ電流は、ドレイン電極(19)からソー
ス電極(18)を通り、更に、GND電極(20)から
補助容量電極(12)及び遮光膜(11)へと抜けて拡
散し消滅する。この場合、遮光膜(11)と補助容量電
極(12)がGNDの如く作用し、ゲートライン(17
L)へは補助容量電極(12)電圧が印加されることに
なる。また、負のサージ電流が入ったときは、図4で示
す保護TFT(8)がONし、ソース・ドレイン間が導
通し、遮光膜(11)と補助容量電極(12)よりGN
D電極(20)及びソース電極(18)を経てドレイン
電極(19)へと電流が流れ、ゲートライン(17L)
が補助容量電極(12)と同じ電圧になる。
【0028】このように、ゲートライン(17L)へ入
った正負のサージ電流は、保護TFT(7)あるいは保
護TFT(8)のいずれかにより、遮光膜(11)及び
補助容量電極(12)の積層体層へと逃がされ、大電流
が画素部のTFT(3)へ入って静電気破壊を起こすと
いったことが防がれる。遮光膜(11)は、図9の波線
で囲まれた領域を除く基板の全域に一体的に形成されて
いるとともに、補助容量電極(12)は、この上に積層
され、基板の全面に形成されている。従って、これら遮
光膜(11)と補助容量電極(12)の積層体は電荷の
吸収能力が高くGNDの如く作用し、また、断線の恐れ
もない。
った正負のサージ電流は、保護TFT(7)あるいは保
護TFT(8)のいずれかにより、遮光膜(11)及び
補助容量電極(12)の積層体層へと逃がされ、大電流
が画素部のTFT(3)へ入って静電気破壊を起こすと
いったことが防がれる。遮光膜(11)は、図9の波線
で囲まれた領域を除く基板の全域に一体的に形成されて
いるとともに、補助容量電極(12)は、この上に積層
され、基板の全面に形成されている。従って、これら遮
光膜(11)と補助容量電極(12)の積層体は電荷の
吸収能力が高くGNDの如く作用し、また、断線の恐れ
もない。
【0029】図5は、ドレインライン(2)側の保護T
FT(7,8)の平面図であり、図6はそのC−C線に
沿った断面図であり、正サージ吸収用の保護TFT
(7)の断面構造を示し、図7は図5のD−D線に沿っ
た断面図であり、負サージ吸収用の保護TFT(8)の
断面構造を示している。基板(10)上には、画素部及
びゲートライン(1)側と同様Crの遮光膜(11)、
ITOの補助容量電極(12)が形成され、これを覆う
全面には層間絶縁膜(13)が形成され、層間絶縁膜
(13)上には、画素部からITOのドレインライン
(14L)が延在されてきており、2カ所で突出され
て、各々保護TFT(7,8)のドレイン電極(21,
22)が形成されている。これらドレイン電極(21,
22)には、これと同じITOからなるソース電極(2
3)が近接形成されている。これらの上には、画素部及
びゲートライン(1)側と同様、下層にa−Si(1
5)とゲート絶縁膜(16)を配したAlからなるゲー
ト電極(24)及びGND電極(25)が形成されてい
る。ゲート電極(24)は、a−Si(15)及びゲー
ト絶縁膜(16)中に開口されたコンタクトホール(C
T4)を介してドレインライン(14L)に接続される
とともに、一部ソース及びドレイン電極(21,23)
の近接領域上に配されて、保護TFT(7)を構成す
る。GND電極(25)はa−Si(15)及びゲート
絶縁膜(16)中に開口されたコンタクトホール(CT
5)を介してソース電極(23)に接続されるととも
に、a−Si(15)、ゲート絶縁膜(16)及び層間
絶縁膜(13)中に開口されたコンタクトホール(CT
6)を介して、遮光膜(11)と補助容量電極(12)
の積層体へ接続されている。
FT(7,8)の平面図であり、図6はそのC−C線に
沿った断面図であり、正サージ吸収用の保護TFT
(7)の断面構造を示し、図7は図5のD−D線に沿っ
た断面図であり、負サージ吸収用の保護TFT(8)の
断面構造を示している。基板(10)上には、画素部及
びゲートライン(1)側と同様Crの遮光膜(11)、
ITOの補助容量電極(12)が形成され、これを覆う
全面には層間絶縁膜(13)が形成され、層間絶縁膜
(13)上には、画素部からITOのドレインライン
(14L)が延在されてきており、2カ所で突出され
て、各々保護TFT(7,8)のドレイン電極(21,
22)が形成されている。これらドレイン電極(21,
22)には、これと同じITOからなるソース電極(2
3)が近接形成されている。これらの上には、画素部及
びゲートライン(1)側と同様、下層にa−Si(1
5)とゲート絶縁膜(16)を配したAlからなるゲー
ト電極(24)及びGND電極(25)が形成されてい
る。ゲート電極(24)は、a−Si(15)及びゲー
ト絶縁膜(16)中に開口されたコンタクトホール(C
T4)を介してドレインライン(14L)に接続される
とともに、一部ソース及びドレイン電極(21,23)
の近接領域上に配されて、保護TFT(7)を構成す
る。GND電極(25)はa−Si(15)及びゲート
絶縁膜(16)中に開口されたコンタクトホール(CT
5)を介してソース電極(23)に接続されるととも
に、a−Si(15)、ゲート絶縁膜(16)及び層間
絶縁膜(13)中に開口されたコンタクトホール(CT
6)を介して、遮光膜(11)と補助容量電極(12)
の積層体へ接続されている。
【0030】この構成により、ドレインライン(14
L)に正のサージ電流が入った時は、保護TFT(7)
がONし、ソース・ドレイン間が導通する。これによ
り、サージ電流は、ドレイン電極(21)からソース電
極(23)を通り、更に、GND電極(25)から補助
容量電極(12)及び遮光膜(11)へと抜けて拡散し
消滅する。この場合、遮光膜(11)と補助容量電極
(12)がGNDの如く作用し、ドレインライン(14
L)へは補助容量電極(12)電圧が印加されることに
なる。また、負のサージ電流が入ったときは、保護TF
T(8)がONし、ソース・ドレイン間が導通し、遮光
膜(11)と補助容量電極(12)よりGND電極(2
5)及びソース電極(23)を経てドレイン電極(2
2)へと電流が流れ、ドレインライン(14L)が補助
容量電極(12)と同じ電圧になる。
L)に正のサージ電流が入った時は、保護TFT(7)
がONし、ソース・ドレイン間が導通する。これによ
り、サージ電流は、ドレイン電極(21)からソース電
極(23)を通り、更に、GND電極(25)から補助
容量電極(12)及び遮光膜(11)へと抜けて拡散し
消滅する。この場合、遮光膜(11)と補助容量電極
(12)がGNDの如く作用し、ドレインライン(14
L)へは補助容量電極(12)電圧が印加されることに
なる。また、負のサージ電流が入ったときは、保護TF
T(8)がONし、ソース・ドレイン間が導通し、遮光
膜(11)と補助容量電極(12)よりGND電極(2
5)及びソース電極(23)を経てドレイン電極(2
2)へと電流が流れ、ドレインライン(14L)が補助
容量電極(12)と同じ電圧になる。
【0031】このように、ドレインライン(14L)へ
入った正負のサージ電流は、保護TFT(7)あるいは
保護TFT(8)のいずれかにより、遮光膜(11)及
び補助容量電極(12)の積層体層へと逃がされ、大電
流が画素部のTFT(3)へ入って静電気破壊を起こす
といったことが防がれる。この遮光膜(11)と補助容
量電極(12)の積層体層は基板に全面的に形成されて
おり、GNDの如く作用するため、電荷の吸収能力が高
く、また、断線の恐れもない。
入った正負のサージ電流は、保護TFT(7)あるいは
保護TFT(8)のいずれかにより、遮光膜(11)及
び補助容量電極(12)の積層体層へと逃がされ、大電
流が画素部のTFT(3)へ入って静電気破壊を起こす
といったことが防がれる。この遮光膜(11)と補助容
量電極(12)の積層体層は基板に全面的に形成されて
おり、GNDの如く作用するため、電荷の吸収能力が高
く、また、断線の恐れもない。
【0032】この構造のTFTアレイ基板は、第1に、
遮光膜(11)を形成するCrのエッチング、第2に、
画素部及び端部でソース・ドレイン配線(14,18,
19,21,22,23)を形成するITOのエッチン
グ、第3に、a−Si(15)とゲート絶縁膜(16)
のコンタクトホール(CT1,CT2,CT4,CT
5)、及び、a−Si(15)、ゲート絶縁膜(16)
及び層間絶縁膜(13)のコンタクトホール(CT3,
CT6)を形成するエッチング、第4に、画素部及び端
部でゲート配線、GND電極(17,20,24,2
5)を形成するAl、及び、その下層のa−Si(1
5)とゲート絶縁膜(16)のエッチングの4回のフォ
トリソグラフィーにより製造され、コストが低い。
遮光膜(11)を形成するCrのエッチング、第2に、
画素部及び端部でソース・ドレイン配線(14,18,
19,21,22,23)を形成するITOのエッチン
グ、第3に、a−Si(15)とゲート絶縁膜(16)
のコンタクトホール(CT1,CT2,CT4,CT
5)、及び、a−Si(15)、ゲート絶縁膜(16)
及び層間絶縁膜(13)のコンタクトホール(CT3,
CT6)を形成するエッチング、第4に、画素部及び端
部でゲート配線、GND電極(17,20,24,2
5)を形成するAl、及び、その下層のa−Si(1
5)とゲート絶縁膜(16)のエッチングの4回のフォ
トリソグラフィーにより製造され、コストが低い。
【0033】
【発明の効果】以上の説明から明らかな如く、本発明
で、ゲートライン及びドレインラインの静電気対策用の
保護TFTを、補助容量電極に接続し、サージ電流を補
助容量電極あるいはこれと積層体をなす遮光膜へと逃が
すことにより、サージ電流が画素部のTFTに入って、
静電破壊を招くことが防がれる。この時、遮光膜及び補
助容量電極は面積が大きく、電荷吸収能力が高いので、
耐圧が飛躍的に高められる。
で、ゲートライン及びドレインラインの静電気対策用の
保護TFTを、補助容量電極に接続し、サージ電流を補
助容量電極あるいはこれと積層体をなす遮光膜へと逃が
すことにより、サージ電流が画素部のTFTに入って、
静電破壊を招くことが防がれる。この時、遮光膜及び補
助容量電極は面積が大きく、電荷吸収能力が高いので、
耐圧が飛躍的に高められる。
【図1】本発明の実施形態に係る液晶表示装置の等価回
路図である。
路図である。
【図2】本発明の実施形態に係るゲートライン側の保護
TFTの平面図である。
TFTの平面図である。
【図3】図2のA−A線に沿う断面図である。
【図4】図2のB−B線に沿う断面図である。
【図5】本発明の実施形態に係るドレインライン側の保
護TFTの平面図である。
護TFTの平面図である。
【図6】図5のC−C線に沿う断面図である。
【図7】図5のD−D線に沿う断面図である。
【図8】従来の液晶表示装置の等価回路図である。
【図9】液晶表示装置の単位画素部の平面図である。
【図10】図9のE−E線に沿う断面図である。
【図11】従来のゲートライン側の保護TFTの平面図
である。
である。
【図12】図11のF−F線に沿う断面図である。
【図13】従来のドレインライン側の保護TFTの平面
図である。
図である。
1 ゲートライン 2 ドレインライン 3 TFT 4 液晶容量 5 補助容量 6 保護ライン 7 正サージ用保護TFT 8 負サージ用保護TFT 10 基板 11 遮光膜 12 補助容量電極 13 層間絶縁膜 14 ソース・ドレイン配線 15 a−Si 16 ゲート絶縁膜 17 ゲート配線 18,23 ソース電極 19,21,22 ドレイン電極 20,25 GND電極 24 ゲート電極 CT コンタクトホール
Claims (8)
- 【請求項1】 基板上に走査線であるゲートライン群と
信号線であるドレインライン群がそれぞれ縦横に形成さ
れた各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第1のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を形
成する補助容量電極が形成されてなる液晶表示装置にお
いて、 前記ゲートラインの端部には、ゲート及びドレインを前
記ゲートラインに接続し、ソースを前記補助容量電極に
接続する第2のトランジスタと、ドレインを前記ゲート
ラインに接続し、ゲート及びソースを前記補助容量電極
に接続する第3のトランジスタが設けられていることを
特徴とする液晶表示装置。 - 【請求項2】 前記表示電極の周辺領域には、非透光性
導電膜からなる遮光膜が、前記補助容量電極に接続して
形成されていることを特徴とする請求項1記載の液晶表
示装置。 - 【請求項3】 基板上に走査線であるゲートライン群と
信号線であるドレインライン群がそれぞれ縦横に形成さ
れた各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第1のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を構
成する補助容量電極が形成されてなる液晶表示装置にお
いて、 前記ドレインラインの端部には、ゲート及びドレインを
前記ドレインラインに接続し、ソースを前記補助容量電
極に接続する第2のトランジスタと、ドレインを前記ド
レインラインに接続し、ゲート及びソースを前記補助容
量電極に接続する第3のトランジスタが設けられている
ことを特徴とする液晶表示装置。 - 【請求項4】 前記表示電極の周辺領域には、非透光性
導電膜からなる遮光膜が、前記補助容量電極に接続して
形成されていることを特徴とする請求項3記載の液晶表
示装置。 - 【請求項5】 前記補助容量電極は、透明導電膜により
前記基板上に全面に形成されていることを特徴とする請
求項1から請求項4のいずれかに記載の液晶表示装置。 - 【請求項6】 前記遮光層と補助容量電極は、連続層に
より形成されていることを特徴とする請求項5記載の液
晶表示装置。 - 【請求項7】 前記ドレインライン及び前記表示電極は
同一の透明導電膜により前記層間絶縁膜上に形成され、
前記ドレイン電極及び前記ソース電極は、各々前記ドレ
インライン及び前記表示電極に一体で形成され、前記ゲ
ートラインは、下層に同じ形状の半導体層及び絶縁層を
配した導電膜よりなり、前記ゲート電極は前記ゲートラ
インと一体の前記導電膜により形成され、前記第1のト
ランジスタは、前記半導体層と前記絶縁層を下層に配し
た前記ゲート電極が前記ドレイン電極及び前記ソース電
極にわたる領域上に形成されてなり、 前記第2のトランジスタのドレインと前記第3のトラン
ジスタのドレインは前記表示電極と同じ透明導電膜によ
り一体で形成され、前記第2のトランジスタのソースと
前記第3のトランジスタのソースは前記表示電極と同じ
透明導電膜により一体で形成され、前記第2のトランジ
スタのゲートは、前記ゲートラインと一体の導電膜によ
り形成され、前記第2のトランジスタのドレイン及び前
記第3のトランジスタのドレインに接続され、前記第3
のトランジスタのゲートは、前記ゲートラインと同じ導
電膜により形成され前記第2のトランジスタのソース及
び前記第3のトランジスタのソースに接続されるととも
に前記補助容量電極に接続され、 前記第2のトランジスタは、前記第2のトランジスタの
ゲートが前記半導体層及び前記絶縁層を下層に配して前
記第2のトランジスタのドレインと前記第2のトランジ
スタのソースにわたる領域上に配されてなり、 前記第3のトランジスタは、前記第3のトランジスタの
ゲートが前記半導体層及び前記絶縁層を下層に配して前
記第3のトランジスタのドレインと前記第3のトランジ
スタのソースにわたる領域上に配されてなることを特徴
とする請求項1または請求項2記載の液晶表示装置。 - 【請求項8】 前記ドレインライン及び前記表示電極は
同一の透明導電膜により前記層間絶縁膜上に形成され、
前記ドレイン電極及び前記ソース電極は、各々前記ドレ
インライン及び前記表示電極に一体で形成され、前記ゲ
ートラインは、下層に同じ形状の半導体層及び絶縁層を
配した導電膜よりなり、前記ゲート電極は前記ゲートラ
インと一体の前記導電膜により形成され、前記第1のト
ランジスタは、前記半導体層と前記絶縁層を下層に配し
た前記ゲート電極が前記ドレイン電極及び前記ソース電
極にわたる領域上に形成されてなり、 前記第2のトランジスタのドレインと前記第3のトラン
ジスタのドレインは前記ドレインラインと一体で前記透
明導電膜により形成され、前記第2のトランジスタのソ
ースと前記第3のトランジスタのソースは前記表示電極
と同じ透明導電膜により一体で形成され、前記第2のト
ランジスタのゲートは、前記ゲートラインと同じ前記導
電膜により形成され、前記第2のトランジスタのドレイ
ンに接続され、前記第3のトランジスタのゲートは、前
記ゲートラインと同じ前記導電膜により形成され、前記
第2のトランジスタのソース、前記第3のトランジスタ
のソース及び前記補助容量電極に接続され、 前記第2のトランジスタは、前記第2のトランジスタの
ゲートが下層に前記半導体層及び前記絶縁層を配して前
記第2のトランジスタのドレインと前記第2のトランジ
スタのソースにわたる領域上に配されてなり、 前記第3のトランジスタは、前記第3のトランジスタの
ゲートが下層に前記半導体層及び前記絶縁層を配して前
記第3のトランジスタのドレインと前記第3のトランジ
スタのソースにわたる領域上に配されてなることを特徴
とする請求項3または請求項4記載の液晶表示措置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28406895A JPH09127545A (ja) | 1995-10-31 | 1995-10-31 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28406895A JPH09127545A (ja) | 1995-10-31 | 1995-10-31 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09127545A true JPH09127545A (ja) | 1997-05-16 |
Family
ID=17673880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28406895A Pending JPH09127545A (ja) | 1995-10-31 | 1995-10-31 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09127545A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
JP2020060782A (ja) * | 2008-10-03 | 2020-04-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1995
- 1995-10-31 JP JP28406895A patent/JPH09127545A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
JP2020060782A (ja) * | 2008-10-03 | 2020-04-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
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