JPH088440A - Thin film transistor and its manufacture - Google Patents

Thin film transistor and its manufacture

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JPH088440A
JPH088440A JP9489295A JP9489295A JPH088440A JP H088440 A JPH088440 A JP H088440A JP 9489295 A JP9489295 A JP 9489295A JP 9489295 A JP9489295 A JP 9489295A JP H088440 A JPH088440 A JP H088440A
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JP
Japan
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semiconductor layer
thin film
film transistor
amorphous silicon
silicon layer
Prior art date
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Application number
JP9489295A
Other languages
Japanese (ja)
Inventor
Shin Koide
慎 小出
Susumu Oi
進 大井
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

PURPOSE:To reduce the leakage current of a back channel when an inverse staggered type thin film transistor is turned off. CONSTITUTION:A gate electrode 2, a gate insulating film 3, an amorphous silicon layer 4, an N-type amorohous silicon layer, a drain electrode 6 and a source electrode 7 are formed on an insulating substrate 1. A P-type amorphous silicon layer 8 thinner than or equal to 100Angstrom which comes into contact directly with the amorphous silicon layer and a protective film 9 of silicon nitride is formed between the drain electrode and the source electrode 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜トランジスタとその
製造方法に関し、特にトランジスタのオフ時のリーク電
流を防止した逆スタカード型の薄膜トランジスタとその
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly to an inverted staggered thin film transistor which prevents a leakage current when the transistor is off and a method for manufacturing the same.

【0002】[0002]

【従来の技術】従来の非晶質シリコン薄膜トランジスタ
を図4に示す。従来の薄膜トランジスタは、絶縁基板1
の上に、順にゲート電極2、窒化シリコン膜のゲート絶
縁膜3、その上に真性非晶質シリコン層4とn型非晶質
シリコン層5、ドレイン電極6とソース電極7、そして
窒化シリコンの保護層9を形成して構成されている。こ
こで、ドレイン電極6とソース電極7の間の非晶質シリ
コンの表面または界面を以下バックチャネル10と呼
ぶ。
2. Description of the Related Art A conventional amorphous silicon thin film transistor is shown in FIG. The conventional thin film transistor has an insulating substrate 1
A gate electrode 2, a gate insulating film 3 of a silicon nitride film, an intrinsic amorphous silicon layer 4 and an n-type amorphous silicon layer 5, a drain electrode 6 and a source electrode 7, and a silicon nitride film. The protective layer 9 is formed. Here, the surface or interface of the amorphous silicon between the drain electrode 6 and the source electrode 7 will be referred to as the back channel 10 hereinafter.

【0003】この従来の薄膜トランジスタでは、保護膜
9が無い場合にはバックチャネルは露出しており、外部
からの正イオン等の汚染によりバックチャネルに電子を
誘起し易く、トランジスタのオフ時にリーク電流が増大
する。また保護膜9を有する場合には、保護膜上の汚染
による正電荷がつくる電界がバックチャネルのしきい値
以上に与えられると、トランジスタのオフ時のリーク電
流が増大する。または保護膜自身が正に帯電して同様に
オフ時のリーク電流が増大する。
In this conventional thin film transistor, the back channel is exposed when the protective film 9 is not provided, and electrons are easily induced in the back channel due to contamination such as positive ions from the outside, and a leak current is generated when the transistor is off. Increase. Further, in the case where the protective film 9 is provided, when the electric field generated by positive charges due to contamination on the protective film is applied to the back channel threshold value or more, the leak current when the transistor is off increases. Alternatively, the protective film itself is positively charged, and similarly the leak current at the time of off increases.

【0004】これらの現象は、薄膜トランジスタの長期
にわたる動作により引き起こされるので信頼性上の観点
から非常に重要な問題であり、従来より様々な改善例が
見られる。
Since these phenomena are caused by the long-term operation of the thin film transistor, they are very important problems from the viewpoint of reliability, and various improvement examples have been seen in the past.

【0005】例えば、特開平2−163972には、バ
ックチャネル部に過酸化水素水を用いて得られる酸化
膜、またはプラズマCVD法により形成されたアルミナ
膜を有しており、この酸化膜またはアルミナ膜の影響で
バックチャネルの半導体層がp型になり、前述のオフ時
のリーク電流を低減できることが開示されている。この
従来例では酸化膜またはアルミナ膜の膜質によりp型の
出来具合が違い、制御しにくい欠点がある。また、過酸
化水素水を用いた場合には、ドレイン電極とソース電極
の金属配線を侵すという問題があり、アルミナを形成す
る場合にはアルミニウムが非晶質シリコン中に拡散して
薄膜トランジスタの特性を悪くする問題がある。
For example, Japanese Unexamined Patent Publication No. 2-163972 has an oxide film obtained by using hydrogen peroxide solution or an alumina film formed by a plasma CVD method in the back channel portion. This oxide film or alumina It is disclosed that the back channel semiconductor layer becomes p-type due to the influence of the film, and the above-mentioned leak current at the time of OFF can be reduced. In this conventional example, the p-type quality is different depending on the quality of the oxide film or the alumina film, and there is a drawback that it is difficult to control. Further, when hydrogen peroxide solution is used, there is a problem that it corrodes the metal wiring of the drain electrode and the source electrode, and when alumina is formed, aluminum diffuses into amorphous silicon to improve the characteristics of the thin film transistor. There is a problem that makes it worse.

【0006】また、これと類似した従来例として特開平
4−321275に開示されているものがある。この従
来例ではバックチャネル部上部に酸化アルミニウム層が
形成されている。この例では、先の例と同様にアルミニ
ウムが非晶質シリコンに拡散して特性を劣化する問題
と、酸化アルミニウムを薄膜トランジスタの上部にのみ
残すようにパターニングしなければならないので製造工
程が大幅に増加するという問題がある。
As a conventional example similar to this, there is one disclosed in Japanese Patent Application Laid-Open No. 4-321275. In this conventional example, an aluminum oxide layer is formed on the back channel portion. In this example, similar to the previous example, the problem that aluminum diffuses into amorphous silicon and deteriorates the characteristics, and since the patterning is performed so that aluminum oxide remains only on the upper part of the thin film transistor, the manufacturing process is significantly increased. There is a problem of doing.

【0007】一方、特公平5−0083197には、図
5で示すようにバックチャネル上にn型非晶質シリコン
層にp型不純物を添加した層11を形成する例が開示さ
れている。この従来例ではn型非晶質シリコン層5と同
一の層にp型不純物をドープしてp型の層をつくるもの
である。下地のn型不純物層は、ドレイン電極6及びソ
ース電極7と半導体層を接触させるために設けた層であ
り、不純物濃度は非常に高く1020atoms/cm3
以上である。その層をp型にするにはこれにより高濃度
でp型不純物をドープする必要があり、これを安定して
行うことは不可能である。また、ドープ後も不純物濃度
が不均一となり、リーク電流が流れたり、FET特性値
が変わってしまう等の問題があった。
On the other hand, Japanese Patent Publication No. 5-0083197 discloses an example in which a layer 11 in which a p-type impurity is added to an n-type amorphous silicon layer is formed on a back channel as shown in FIG. In this conventional example, the same layer as the n-type amorphous silicon layer 5 is doped with p-type impurities to form a p-type layer. The underlying n-type impurity layer is a layer provided to bring the drain electrode 6 and the source electrode 7 into contact with the semiconductor layer, and has a very high impurity concentration of 10 20 atoms / cm 3.
That is all. In order to make the layer p-type, it is necessary to dope p-type impurities at a high concentration, and it is impossible to do this stably. Further, there are problems that the impurity concentration becomes non-uniform after doping, a leak current flows, and the FET characteristic value changes.

【0008】[0008]

【発明が解決しようとする課題】これらの従来の技術で
は、上述したようにバックチャネル部のリーク電流を防
ぐための技術が、目的とは別に、配線を侵す欠点や、ア
ルミニウムが非晶質シリコン中に拡散する欠点がある
上、工程制御が難しい等の理由で実用的では無い。そこ
で、そのような副作用が無くバックチャネル部のリーク
電流を低減することが課題であった。特に、n型シリコ
ン中にp型不純物をドープすると、高濃度にp型不純物
をドープしなくてはならず、シリコン中の不純物濃度が
不均一になってしまい、リーク電流がかえって発生しや
すくなってしまうという問題点があった。ドーピングに
よって、不純物を均一に分布させるのは、たとえ低濃度
であっても困難であるため、安定した特性値を得ること
ができなかった。
In these conventional techniques, the technique for preventing the leak current in the back channel portion, as described above, is different from the purpose. It is not practical because it has the drawback of diffusing inside and process control is difficult. Therefore, it has been a problem to reduce the leak current in the back channel portion without such side effects. In particular, when p-type impurities are doped into n-type silicon, it is necessary to dope p-type impurities at a high concentration, and the impurity concentration in silicon becomes non-uniform, so that a leak current rather tends to occur. There was a problem that it would end up. Since it is difficult to evenly distribute the impurities by doping even if the concentration is low, stable characteristic values cannot be obtained.

【0009】[0009]

【課題を解決するための手段】本発明の薄膜トランジス
タでは、バックチャネル部の非晶質シリコン部上部に膜
厚が100オングストローム以下のn型不純物を含まな
いp型非晶質シリコン層を設けており、その層は真性非
晶質シリコン層と窒化シリコンの保護膜と直接接してい
ることに特徴がある。また、そのp型非晶質シリコン層
はボロンを含むジシランガスの気相中バックチャネル部
の真性非晶質シリコン層を曝して成長させることで得ら
れることに特徴がある。なお、非晶質シリコンの代りに
多結晶シリコンを用いることができる。
In the thin film transistor of the present invention, a p-type amorphous silicon layer having a film thickness of 100 angstroms or less and containing no n-type impurities is provided above the amorphous silicon portion of the back channel portion. The layer is characterized in that it is in direct contact with the intrinsic amorphous silicon layer and the protective film of silicon nitride. The p-type amorphous silicon layer is characterized in that it is obtained by exposing and growing the intrinsic amorphous silicon layer of the back channel portion in the vapor phase of disilane gas containing boron. Note that polycrystalline silicon can be used instead of amorphous silicon.

【0010】[0010]

【実施例】以下、本発明について図面を用いて説明す
る。図1は本発明の一実施例を示す薄膜トランジスタの
模式的な断面図である。本発明の薄膜トランジスタは絶
縁基板1上にゲート電極2、ゲート絶縁膜3、真性非晶
質シリコン層4、n型非晶質シリコン層5、ドレイン電
極6、ソース電極7を有し、ドレイン電極6とソース電
極7の間の真性非晶質シリコン上に、n型の不純物を含
まないp型の非晶質シリコン層8が存在している構造で
ある。このp型の非晶質シリコン層は100オングスト
ローム以下であり、非晶質シリコン層4と窒化シリコン
の保護膜9に直接接している構造である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a schematic sectional view of a thin film transistor showing an embodiment of the present invention. The thin film transistor of the present invention has a gate electrode 2, a gate insulating film 3, an intrinsic amorphous silicon layer 4, an n-type amorphous silicon layer 5, a drain electrode 6 and a source electrode 7 on an insulating substrate 1. In this structure, the p-type amorphous silicon layer 8 containing no n-type impurities is present on the intrinsic amorphous silicon between the source electrode 7 and the source electrode 7. This p-type amorphous silicon layer has a thickness of 100 angstroms or less, and has a structure in which it is in direct contact with the amorphous silicon layer 4 and the silicon nitride protective film 9.

【0011】次に、この製造方法について薄膜トランジ
スタの断面図である図2(a)〜(d)を参照しながら
説明する。ガラス等の絶縁基板1上にクロム等の金属に
よりゲート電極2をリソグラフィ技術により形成し、プ
ラズマCVD法により窒化シリコンのゲート絶縁膜3、
真性非晶質シリコン層4及びn型非晶質シリコン層5を
連続して成膜する(図2(a))。
Next, this manufacturing method will be described with reference to FIGS. 2A to 2D which are sectional views of the thin film transistor. A gate electrode 2 made of a metal such as chromium is formed by lithography on an insulating substrate 1 made of glass or the like, and a gate insulating film 3 made of silicon nitride is formed by a plasma CVD method.
The intrinsic amorphous silicon layer 4 and the n-type amorphous silicon layer 5 are continuously formed (FIG. 2A).

【0012】次に真性非晶質シリコン層4とn型非晶質
シリコン層5をリソグラフィ技術を用いて島状に成形す
る(図2(b))。その上にクロム等の金属をスパッタ
法により成膜し、リソグラフィ技術によりドレイン電極
6とソース電極7をつくる(図2(c))。そして、ウ
エットエッチング法またはドライエッチング法によりド
レイン電極6とソース電極7の間のn型非晶質シリコン
層5を除去し、真性非晶質シリコン層4まで堀込むよう
にエッチングする(図2(d))。このときエッチング
した真性非晶質シリコン層の面をバックチャネル10と
いう、この後、p型非晶質シリコン層8をドレイン電極
6とソース電極7の間に成長させ、最後に窒化シリコン
の保護膜9を成膜すると図1に示す本発明の薄膜トラン
ジスタが完成できる。
Next, the intrinsic amorphous silicon layer 4 and the n-type amorphous silicon layer 5 are formed into an island shape by using a lithography technique (FIG. 2B). A metal such as chrome is formed on it by a sputtering method, and a drain electrode 6 and a source electrode 7 are formed by a lithography technique (FIG. 2C). Then, the n-type amorphous silicon layer 5 between the drain electrode 6 and the source electrode 7 is removed by a wet etching method or a dry etching method, and etching is performed so as to dig into the intrinsic amorphous silicon layer 4 (FIG. 2D). ). The surface of the intrinsic amorphous silicon layer etched at this time is called a back channel 10. After that, a p-type amorphous silicon layer 8 is grown between the drain electrode 6 and the source electrode 7, and finally a protective film of silicon nitride. When 9 is deposited, the thin film transistor of the present invention shown in FIG. 1 can be completed.

【0013】このp型非晶質シリコン層8の成長方法
は、ジシランSi2 6 と水素H2 とジボランB2 6
を3:2:6の比率で混合して圧力を200Paとし、
基板温度を350℃として、この雰囲気中に図2(d)
に示される薄膜トランジスタを曝すと、非晶質シリコン
上にのみ選択的にp型の非晶質シリコン層8が形成され
る。成長速度が非常に遅いため正確に測定できていない
が、膜厚は数十オングストロームで十分であり、先の条
件では約15分で成長できる。この後、250℃で30
分間窒素雰囲気中でアニールすると完成する。
This p-type amorphous silicon layer 8 is grown by using disilane Si 2 H 6 , hydrogen H 2, and diborane B 2 H 6.
In a ratio of 3: 2: 6 to a pressure of 200 Pa,
The substrate temperature is set to 350 ° C., and the atmosphere shown in FIG.
When the thin film transistor shown in (1) is exposed, the p-type amorphous silicon layer 8 is selectively formed only on the amorphous silicon. Although the growth rate is very slow, it cannot be accurately measured, but a film thickness of several tens of angstroms is sufficient, and under the above conditions, the film can be grown in about 15 minutes. After this, at 250 ℃ 30
Completed by annealing in a nitrogen atmosphere for a minute.

【0014】上述のような気相成長をさせる場合、混合
ガス中のジシランのかわりにシランを用いることもでき
るが、シランは分解しにくい為温度を上昇させただけで
は分解せず、ジシランを用いる方が好ましい。混合ガス
中の比率は、ジシランSi26 とジボランB2 6
1:2の比率とする。水素ガスの比率は変更可能であ
り、ジシランを1とした時に、0〜10の範囲内で調整
する。また、混合ガス中には圧力を調整する為に、アル
ゴン等の不活性ガスを加えることもできる。
When vapor phase growth as described above is performed, silane can be used instead of disilane in the mixed gas, but since silane is difficult to decompose, it does not decompose only by raising the temperature, and disilane is used. Is preferred. The ratio of disilane Si 2 H 6 and diborane B 2 H 6 in the mixed gas is 1: 2. The ratio of hydrogen gas can be changed, and when disilane is 1, it is adjusted within the range of 0 to 10. In addition, an inert gas such as argon may be added to the mixed gas to adjust the pressure.

【0015】基板の加熱温度は、300℃〜400℃で
あれば適宜変更しても問題無いが、それより低すぎたり
高すぎたりすると、気相成長が困難になる。気相成長さ
せるp型非晶質シリコン層の膜厚は、10オングストロ
ーム以上100オングストローム以下で十分であり、1
0分〜30分位で成長させることができる。厚すぎると
リーク電流が流れる可能性があり問題がある。薄くする
分には、問題は無いが、p型層が均一に形成されている
ことが大切である。アニール時間は30分〜2時間程度
で十分である。
The heating temperature of the substrate may be appropriately changed as long as it is 300 ° C. to 400 ° C., but if it is too low or too high, vapor phase growth becomes difficult. The film thickness of the p-type amorphous silicon layer to be vapor-grown is 10 angstroms or more and 100 angstroms or less.
It can be grown in about 0 to 30 minutes. If it is too thick, a leak current may flow, which is a problem. Although there is no problem in reducing the thickness, it is important that the p-type layer is formed uniformly. The annealing time of 30 minutes to 2 hours is sufficient.

【0016】このようにして得られたp型非晶質シリコ
ン層8は、成長速度が非常に遅いために、単結晶シリコ
ンのエピタキシャル技術と同様な効果により下地の基板
の影響をよく受け、真性非晶質シリコン層4の上部にの
み選択的に成長する。よって、この基板の真性非晶質シ
リコン層4以外の領域にはほとんど成長しないので都合
が良い。p型非晶質シリコン層8の存在はSIMS元素
分析でデプスプロファイルを測定すればよく、ボロンは
膜厚50オングストローム以下の層に1018〜1019
toms/cm3 の濃度で存在していることがわかっ
た。
Since the p-type amorphous silicon layer 8 thus obtained has a very slow growth rate, the p-type amorphous silicon layer 8 is greatly affected by the underlying substrate due to the same effect as that of the epitaxial technique of single crystal silicon, and the p-type amorphous silicon layer 8 has an intrinsic property. It selectively grows only on the amorphous silicon layer 4. Therefore, it hardly grows in a region other than the intrinsic amorphous silicon layer 4 of this substrate, which is convenient. The presence of the p-type amorphous silicon layer 8 may be determined by measuring the depth profile by SIMS elemental analysis, and boron is 10 18 to 10 19 a in a layer having a film thickness of 50 Å or less.
It was found to exist at a concentration of toms / cm 3 .

【0017】この実施例の薄膜トランジスタの特性を示
したのが図3である。図3はドレインとソース間に10
Vの電圧を与えたときのゲート電圧に対するドレインと
ソース間の電流を測定した例である。ゲート電圧が−1
0Vから0Vの間で従来例よりドレインとソース間の電
流が低減されているのがわかる。すなわち、薄膜トラン
ジスタのオフ時のリーク電流が減少している。またこの
特性は、80℃の空気中でゲート電極を+30V、ドレ
イン電極とソース電極を0Vにして90分間の電圧印加
してもオフ電流の増加は認められなかった。この理由
は、p型シリコン層が窒化シリコンの保護膜9と直接接
しており、安定な界面が形成されているからである。
FIG. 3 shows the characteristics of the thin film transistor of this embodiment. Figure 3 shows 10 between drain and source
It is an example of measuring the current between the drain and the source with respect to the gate voltage when a voltage of V is applied. Gate voltage is -1
It can be seen that the current between the drain and the source is reduced between 0 V and 0 V as compared with the conventional example. That is, the leak current when the thin film transistor is off is reduced. With respect to this characteristic, no increase in the off-current was observed even when the gate electrode was +30 V, the drain electrode and the source electrode were 0 V, and the voltage was applied for 90 minutes in air at 80 ° C. The reason for this is that the p-type silicon layer is in direct contact with the silicon nitride protective film 9, and a stable interface is formed.

【0018】別の手段としてプラズマCVD法を用いて
p型非晶質シリコン層を形成しても良い。プラズマCV
D法の場合、例えば、シランSiH4 と水素H2 とジボ
ランB2 6 を1:1:2の比率で混合して圧力を0.
75Torr、基板温度を300℃、電力を25mW/
cm2 とし、10秒間放電すると数十オングストローム
のp型非晶質シリコン層8が形成される。プラズマCV
D法を用いた場合には選択性は低いが数十秒でp型非晶
質シリコン層を形成できる利点がある。気相成長法では
混合ガスとしてジシランとジボランを用いるのが好まし
いことは前述したが、プラズマCVDの場合は、シラン
とジボランを用いる方が好ましい。勿論、プラズマCV
Dにおいてもジシランを用いることもできるがジシラン
はシランよりも分解し易い為、プラズマによって分解し
すぎてしまうことが多いのでプラズマCVDには適して
いない。プラズマCVDにおいては、プラズマがアシス
トとなって、シランを分解することができ、気相成長法
におけるジシランとジボランの組合せがプラズマCVD
法においてはシランとジボランの組合せに相当する。
As another means, the p-type amorphous silicon layer may be formed by using the plasma CVD method. Plasma CV
In the case of the method D, for example, silane SiH 4 , hydrogen H 2, and diborane B 2 H 6 are mixed at a ratio of 1: 1: 2 and the pressure is adjusted to 0.
75 Torr, substrate temperature 300 ° C., power 25 mW /
When the electric discharge is 10 cm 2 for 10 seconds, a p-type amorphous silicon layer 8 having a thickness of several tens of angstroms is formed. Plasma CV
When the D method is used, the selectivity is low, but there is an advantage that the p-type amorphous silicon layer can be formed in several tens of seconds. As described above, it is preferable to use disilane and diborane as the mixed gas in the vapor phase growth method, but in the case of plasma CVD, it is preferable to use silane and diborane. Of course, plasma CV
Disilane can also be used in D, but since disilane is more easily decomposed than silane and is often decomposed too much by plasma, it is not suitable for plasma CVD. In plasma CVD, plasma can assist to decompose silane, and the combination of disilane and diborane in the vapor phase growth method is plasma CVD.
In the method, it corresponds to a combination of silane and diborane.

【0019】シランSiH4 とジボランB2 6 の混合
比は1:2とし、それに水素H2 を0〜5の範囲で混合
する。圧力は80Pa〜120Pa、基板温度は250
℃〜320℃電力は10〜30mW/cm2 で変更可能
である。放電時間は数秒から1分以内とする。またプラ
ズマCVD法の代わりにイオン注入法を用いてp型非晶
質シリコン層を形成しても良い。
The mixing ratio of silane SiH 4 and diborane B 2 H 6 is 1: 2, and hydrogen H 2 is mixed therein in the range of 0-5. Pressure is 80Pa-120Pa, substrate temperature is 250
The power from ℃ to 320 ℃ can be changed from 10 to 30 mW / cm 2 . The discharge time is from several seconds to less than 1 minute. Further, the p-type amorphous silicon layer may be formed by using an ion implantation method instead of the plasma CVD method.

【0020】以上の実施例は非晶質とシリコンを用いた
場合を示したが、非晶質シリコンの代わりに多結晶シリ
コンを用いた薄膜トランジスタであっても良い。多結晶
シリコンの場合でも、p型多結晶シリコンの製造方法と
しては、前述した非晶質シリコンの場合と全く同様であ
る。
Although the above embodiments show the case where amorphous and silicon are used, a thin film transistor in which polycrystalline silicon is used instead of amorphous silicon may be used. Even in the case of polycrystalline silicon, the method for producing p-type polycrystalline silicon is exactly the same as the above-described case of amorphous silicon.

【0021】[0021]

【発明の効果】以上説明したように、本発明はドレイン
電極とソース電極の間の非晶質シリコン部または多結晶
シリコン部にp型非晶質シリコン層またはp型多結晶シ
リコン層を設けたので、外部からの正イオン等による汚
染や、保護膜の帯電などによりバックチャネルに電子が
誘起されて増加するトランジスタのリーク電流を防ぐこ
とができるという効果を有する。またジボランを含むジ
シランまたはシランの混合ガス中の気相中にさらすと非
晶質または多結晶シリコン上にp型非晶質または多結晶
シリコンを選択的に成長できるので、配線を侵したり、
アルミニウムが非晶質または多結晶シリコン層に拡散し
たり、工程制御が難しかったりする等の副作用が無いの
で効果が大きい。プラズマCVD法を用いた場合には、
選択性は低いが成膜速度は速いので長所である。
As described above, according to the present invention, the p-type amorphous silicon layer or the p-type polycrystalline silicon layer is provided in the amorphous silicon portion or the polycrystalline silicon portion between the drain electrode and the source electrode. Therefore, there is an effect that it is possible to prevent the leakage current of the transistor which is increased due to the electrons being induced in the back channel due to the contamination by positive ions or the like from the outside and the charging of the protective film. Further, when exposed to a gas phase of disilane containing diborane or a mixed gas of silane, p-type amorphous or polycrystalline silicon can be selectively grown on amorphous or polycrystalline silicon, so that wiring is eroded,
The effect is great because there are no side effects such as aluminum diffusing into the amorphous or polycrystalline silicon layer and difficulty in process control. When the plasma CVD method is used,
Although it has low selectivity, it has the advantage of high deposition rate.

【0022】さらに、p型シリコン層が非晶質または多
結晶シリコン層と窒化シリコンの保護膜と直接接してい
ることにより、安定な界面が得られるので信頼性が高い
という効果を有する。
Further, since the p-type silicon layer is in direct contact with the amorphous or polycrystalline silicon layer and the protective film of silicon nitride, a stable interface can be obtained, so that the reliability is high.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示す薄膜トランジスタの断
面図である。
FIG. 1 is a cross-sectional view of a thin film transistor showing an embodiment of the present invention.

【図2】(a)〜(d)は本発明の一実施例の薄膜トラ
ンジスタの製造工程を示す断面図である。
2A to 2D are cross-sectional views showing a manufacturing process of a thin film transistor according to an embodiment of the present invention.

【図3】本発明の薄膜トランジスタの特性と従来技術の
それを比較する図である。
FIG. 3 is a diagram comparing the characteristics of the thin film transistor of the present invention with that of a conventional technique.

【図4】従来例の薄膜トランジスタの断面図である。FIG. 4 is a sectional view of a conventional thin film transistor.

【図5】従来の他の例の薄膜トランジスタの断面図であ
る。
FIG. 5 is a cross-sectional view of another conventional thin film transistor.

【符号の説明】[Explanation of symbols]

1 絶縁基板 2 ゲート電極 3 ゲート絶縁膜 4 真性非晶質シリコン層 5 n型非晶質シリコン層 6 ドレイン電極 7 ソース電極 8 p型非晶質シリコン層 9 窒化シリコンの保護膜 10 バックチャネル 11 n型非晶質シリコン層にp型不純物を添加した
1 Insulating Substrate 2 Gate Electrode 3 Gate Insulating Film 4 Intrinsic Amorphous Silicon Layer 5 n-type Amorphous Silicon Layer 6 Drain Electrode 7 Source Electrode 8 p-type Amorphous Silicon Layer 9 Silicon Nitride Protective Film 10 Back Channel 11 n -Type amorphous silicon layer with p-type impurities added

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板上にゲート電極、ゲート絶縁
膜、第1の半導体層、ソース・ドレイン電極と前記第1
の半導体層とのコンタクト層である一導電型の第2の半
導体層、及びソース・ドレイン電極を有する薄膜トラン
ジスタの製造方法において、前記第1の半導体層上に他
の導電型の第2の半導体層を形成する工程と、前記第2
の半導体層上にソース・ドレイン電極を形成する工程
と、前記ソース・ドレイン電極が形成されていない部分
の前記第2の半導体層を除去する工程と、前記第2の半
導体層を除去した部分の前記第1の半導体層上に他の導
電型からなる第3の半導体層を形成する工程とを含むこ
とを特徴とする薄膜トランジスタの製造方法。
1. A gate electrode, a gate insulating film, a first semiconductor layer, a source / drain electrode and the first electrode on an insulating substrate.
In the method of manufacturing a thin film transistor having one conductivity type second semiconductor layer which is a contact layer with the semiconductor layer and another source / drain electrode, another conductivity type second semiconductor layer is provided on the first semiconductor layer. And a step of forming
Forming a source / drain electrode on the semiconductor layer, removing a portion of the second semiconductor layer where the source / drain electrode is not formed, and removing a portion of the second semiconductor layer removed. And a step of forming a third semiconductor layer of another conductivity type on the first semiconductor layer.
【請求項2】 前記第3の半導体層上に絶縁膜を形成す
ることを特徴とする請求項1記載の薄膜トランジスタの
製造方法。
2. The method of manufacturing a thin film transistor according to claim 1, wherein an insulating film is formed on the third semiconductor layer.
【請求項3】 前記第1の半導体層が真性非晶質シリコ
ンからなることを特徴とする請求項1記載の薄膜トラン
ジスタの製造方法。
3. The method of manufacturing a thin film transistor according to claim 1, wherein the first semiconductor layer is made of intrinsic amorphous silicon.
【請求項4】 前記第3の半導体層は、前記第1の半導
体層に他の導電型のイオンを注入することによって形成
することを特徴とする請求項1記載の薄膜トランジスタ
の製造方法。
4. The method of manufacturing a thin film transistor according to claim 1, wherein the third semiconductor layer is formed by implanting ions of another conductivity type into the first semiconductor layer.
【請求項5】 前記第3の半導体層は、プラズマCVD
法により形成することを特徴とする請求項1記載の薄膜
トランジスタの製造方法。
5. The third semiconductor layer is plasma CVD
The thin film transistor manufacturing method according to claim 1, wherein the thin film transistor is formed by a method.
【請求項6】 前記プラズマCVDにおいて、B2 6
とSiH4 を含む混合ガス中で放電することを特徴とす
る請求項5記載の薄膜トランジスタ。
6. In the plasma CVD, B 2 H 6 is used.
The thin film transistor according to claim 5, wherein the thin film transistor is discharged in a mixed gas containing SiH 4 and SiH 4 .
【請求項7】 前記第3の半導体層は、気相成長法によ
り形成することを特徴とする請求項1記載の薄膜トラン
ジスタ。
7. The thin film transistor according to claim 1, wherein the third semiconductor layer is formed by a vapor phase epitaxy method.
【請求項8】 前記第3の半導体層は、B2 6 とSi
2 6 とを含む混合ガス中にて選択的に前記第1の半導
体層上に成長させることを特徴とする請求項7記載の薄
膜トランジスタの製造方法。
8. The third semiconductor layer comprises B 2 H 6 and Si.
8. The method of manufacturing a thin film transistor according to claim 7, wherein the growth is selectively performed on the first semiconductor layer in a mixed gas containing 2 H 6 .
【請求項9】 前記第1の半導体層が真性多結晶シリコ
ンからなることを特徴とする請求項1記載の薄膜トラン
ジスタの製造方法。
9. The method of manufacturing a thin film transistor according to claim 1, wherein the first semiconductor layer is made of intrinsic polycrystalline silicon.
【請求項10】 前記混合ガスのB2 6 とSi2 6
の比率が2:1であることを特徴とする請求項8記載の
薄膜トランジスタの製造方法。
10. The mixed gas B 2 H 6 and Si 2 H 6
9. The method of manufacturing a thin film transistor according to claim 8, wherein the ratio is 2: 1.
【請求項11】 絶縁基板上にゲート電極、ゲート絶縁
膜、第1の半導体層、ソース・ドレイン電極と前記第1
の半導体層とのコンタクト層である一導電型の第2の半
導体層及びソース・ドレイン電極を有する薄膜トランジ
スタにおいて、前記ソース・ドレイン電極の間の前記第
1の半導体層上に他の導電型の第2の半導体層を有し、
前記第2の半導体層上に窒化シリコン膜を有することを
特徴とする薄膜トランジスタ。
11. A gate electrode, a gate insulating film, a first semiconductor layer, a source / drain electrode, and the first electrode on an insulating substrate.
Thin film transistor having a second semiconductor layer of one conductivity type which is a contact layer with the semiconductor layer and a source / drain electrode of the other conductivity type on the first semiconductor layer between the source / drain electrodes. Having two semiconductor layers,
A thin film transistor comprising a silicon nitride film on the second semiconductor layer.
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