JPH088351B2 - Compound semiconductor integrated circuit device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 本発明は、化合物半導体集積回路装置及びその製造方
法に於いて、基板上に化合物半導体能動層及び化合物半
導体キャリヤ供給層及びプレーナ・ドーピング法でドー
ピングされ且つ化合物半導体エッチング・ストッパ層を
含む化合物半導体オーミック・コンタクト層が順に形成
され、そして、ソース電極及びドレイン電極などオーミ
ック電極は前記オーミック・コンタクト層上に、また、
ゲート電極などショットキ電極は前記キャリヤ供給層上
にそれぞれ同時に形成できるようにすることに依り、化
合物半導体集積回路装置の高集積化、高速化、製造工程
の簡易化などを達成することを可能にした。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to a compound semiconductor integrated circuit device and a method of manufacturing the same, in which a compound semiconductor active layer, a compound semiconductor carrier supply layer, and a planar doping method are used to form a compound on a substrate. A compound semiconductor ohmic contact layer including a semiconductor etching stopper layer is sequentially formed, and ohmic electrodes such as a source electrode and a drain electrode are formed on the ohmic contact layer,
By enabling the Schottky electrodes such as the gate electrodes to be simultaneously formed on the carrier supply layer, it is possible to achieve high integration, high speed, and simplification of the manufacturing process of the compound semiconductor integrated circuit device. .
本発明は、オーミック電極とショットキ電極とを同一
の材料で形成した化合物半導体集積回路装置及びその製
造方法に関する。The present invention relates to a compound semiconductor integrated circuit device in which an ohmic electrode and a Schottky electrode are formed of the same material, and a manufacturing method thereof.
近年、化合物半導体を用いた集積回路装置の実用化が
進み、その優れた物理的性質から将来を大きい期待され
ている状態にあり、今後、更に高集積化、高速化、低消
費電力化されようとしている。In recent years, the practical application of integrated circuit devices using compound semiconductors has advanced, and due to their excellent physical properties, there are great expectations for the future, and it is expected that higher integration, higher speed, and lower power consumption will be achieved in the future. I am trying.
現在、化合物半導体集積回路装置として具現されつつ
ある電子回路は主として論理回路であり、その論理回路
の基本をなすのは直列的に接続された駆動側トランジス
タと負荷側トランジスタからなるインバータであり、そ
して、該インバータを構成する各トランジスタにはMESF
ET（metal semiconductor field effect transisto
r）が多用されている。At present, the electronic circuit that is being embodied as a compound semiconductor integrated circuit device is mainly a logic circuit, and the basis of the logic circuit is an inverter composed of a drive side transistor and a load side transistor connected in series, and , MESF is used for each transistor that constitutes the inverter.
ET (metal semiconductor field effect transisto
r) is often used.
第６図は前記のような集積回路装置の要部回路図であ
る。FIG. 6 is a circuit diagram of a main part of the integrated circuit device as described above.
図に於いて、QD1は駆動側トランジスタ、QL1は負荷側
トランジスタ、IN1は入力端、OT1は出力端、QD2は駆動
側トランジスタ、QL2は負荷側トランジスタ、IN2は入力
端、OT2は出力端、CT1及びCT2はコンタクト領域、VDDは
正側電源レベル、VSSは接地側電源レベルをそれぞれ示
している。In the figure, Q D1 is a drive side transistor, Q L1 is a load side transistor, IN1 is an input end, OT1 is an output end, Q D2 is a drive side transistor, Q L2 is a load side transistor, IN2 is an input end, OT2 is Output terminals, CT1 and CT2 are contact regions, V DD is a positive power supply level, and V SS is a ground power supply level.
この回路に於いては、駆動側トランジスタQD1と負荷
側トランジスタQL1とで前段のインバータが構成され、
また、駆動側トランジスタQD2と負荷側トランジスタQL2
とで後段のインバータが構成されている。In this circuit, the drive-side transistor Q D1 and the load-side transistor Q L1 constitute the preceding inverter,
In addition, drive side transistor Q D2 and load side transistor Q L2
And constitute the latter stage inverter.
第６図に見られるインバータを構成する各トランジス
タとしてGaAs系のMESFETを用いた場合、ゲート電極はシ
ョットキ・コンタクトになっていて、材料としてはAl或
いは高融点金属などが用いられ、また、ソース電極及び
ドレイン電極はオーミック・コンタクトになっていて、
材料としては主としてAuGeが用いられ且つ合金化処理を
施すようにしている。When GaAs-based MESFETs are used as the transistors constituting the inverter shown in FIG. 6, the gate electrode is a Schottky contact, and Al or refractory metal is used as the material, and the source electrode And the drain electrode is an ohmic contact,
AuGe is mainly used as a material and is alloyed.
このように、ゲート電極とソース及びドレイン各電極
とは、異種の金属を用いている為、集積回路装置として
構成した場合には、第６図に示してあるように、コンタ
クト領域CT1或いはCT2を介して接続することが必要であ
る。As described above, since the gate electrode and the source and drain electrodes are made of different kinds of metal, the contact region CT1 or CT2 is formed as shown in FIG. 6 when configured as an integrated circuit device. It is necessary to connect through.
さて、現在、前記説明したような集積回路装置を構成
する場合、このコンタクト領域CT1等の占有面積が問題
となっている。Now, in the case of configuring the integrated circuit device as described above, the occupied area of the contact region CT1 or the like is a problem at present.
通常の６トランジスタ構成からなるメモリ回路に於け
る単位セルを例に採ると、16KビットのSRAM（static r
andom access memory）程度の集積度であれば、その
面積は約550〔μm2〕でり、また、この単位セルを４ト
ランジスタと２抵抗（負荷）で構成した場合は約350
〔μm2〕となる。Taking an example of a unit cell in a memory circuit with a normal 6-transistor configuration, a 16K-bit SRAM (static r
The area is about 550 [μm 2 ] if the degree of integration is about andom access memory, and about 350 if this unit cell is composed of 4 transistors and 2 resistors (load).
[Μm 2 ].
一般に、この種の集積回路装置に於ける集積度を向上
させた場合、前記説明したコンタクト領域CT1、CT2等の
占有割合が大きくなってくることは理解されよう。そこ
で、若し、電極・配線を一種類の材料で形成可能にした
場合には、コンタクト領域CT1、CT2等が不要になるなど
から、約150〜200〔μm2〕程度の面積となり、現状の約
1/3の面積にすることが可能となる。尚、ここで想定し
たデザイン・ルールは、素子間分離領域:3〔μｍ〕、配
線に於けるライン・アンド・スペース:1.5/2〔μｍ〕、
ドライバのゲート幅:5〔μｍ〕、トランスファ・ゲート
の幅:2〔μｍ〕〕、ゲート長:0.5〜１〔μｍ〕である。It is generally understood that, when the degree of integration in this kind of integrated circuit device is improved, the occupying ratio of the contact regions CT1, CT2, etc. described above becomes large. Therefore, if it is possible to form the electrodes and wiring with one type of material, contact areas CT1, CT2, etc. will not be needed, and the area will be about 150 to 200 (μm 2 ). about
The area can be reduced to 1/3. The design rules assumed here are: element isolation region: 3 [μm], line and space in wiring: 1.5 / 2 [μm],
The gate width of the driver is 5 [μm], the width of the transfer gate is 2 [μm]], and the gate length is 0.5 to 1 [μm].
本発明は、化合物半導体集積回路装置のショットキ電
極、オーミック電極、その他の配線なども同一材料で形
成することができるようにする。The present invention enables a Schottky electrode, an ohmic electrode, and other wiring of a compound semiconductor integrated circuit device to be formed of the same material.
本発明に係る化合物半導体集積回路装置及びその製造
方法では、基板（例えば半絶縁性GaAs基板１）の上に在
ってチャネル（例えば２次元電子ガス層５）が生成され
る化合物半導体能動層（例えばｉ型GaAs能動層２）と、
該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層（例えばｎ型AlGaAs電子供給層
３）と、該化合物半導体キャリヤ供給層の上に在って化
合物半導体エッチング・ストッパ層（例えばAlGaAsエッ
チング・ストッパ層4A）を含みプレーナ・ドーピング法
でドーピングされた化合物半導体オーミック・コンタク
ト層（例えばn+型GaAsオーミック・コンタクト層４）
と、該化合物半導体オーミック・コンタクト層にノンア
ロイでオーミック・コンタクトする一対のオーミック電
極（例えばソース電極8S及びドレイン電極8D）と、該一
対のオーミック電極の間に在って前記化合物半導体オー
ミック・コンタクト層を貫通し前記化合物半導体キャリ
ヤ供給層に達する開口内に形成され且つ該オーミック電
極と同一材料（例えばAl）の同一被膜からなるショット
キ電極（例えばゲート電極8G）を備えてなる電界効果ト
ランジスタを構成要素とする構成を特徴とし、或いは、
基板の上に化合物半導体能動層及び化合物半導体キャリ
ヤ供給層及びプレーナ・ドーピング法でドーピングされ
且つ化合物半導体エッチング・ストッパ層を含む化合物
半導体オーミック・コンタクト層を順に形成する工程
と、次いで、ゲート電極形成予定領域の前記エッチング
・ストッパ層を除去する工程と、次いで、ゲート電極形
成予定領域とソース電極形成予定領域とドレイン電極形
成予定領域にそれぞれに開口を有するマスク膜（例えば
フォト・レジスト膜７）を形成する工程と、次いで、ゲ
ート電極形成予定領域のオーミック・コンタクト層をエ
ッチングして前記キャリヤ供給層に達する開口を形成す
る工程と、次いで、全面に電極材料の被膜（例えばAl膜
８）を形成してから前記マスク膜の除去を行って該被膜
をリフト・オフ法でパターニングし同一材料の同一被膜
からなるゲート電極及び下地とノンアロイでオーミック
・コンタクトするソース電極同じくドレイン電極を同時
に形成する工程とが含まれてなる構成を特徴としてい
る。In the compound semiconductor integrated circuit device and the method of manufacturing the same according to the present invention, the compound semiconductor active layer (on which the channel (for example, the two-dimensional electron gas layer 5) is formed on the substrate (for example, the semi-insulating GaAs substrate 1)) For example, i-type GaAs active layer 2),
A compound semiconductor carrier supply layer (for example, n-type AlGaAs electron supply layer 3) overlying the compound semiconductor active layer and supplying carriers thereto to generate a two-dimensional carrier gas layer, and the compound semiconductor carrier supply layer Compound semiconductor ohmic contact layer (for example, n + type GaAs ohmic contact layer 4) that is overlying and includes a compound semiconductor etching stopper layer (for example, AlGaAs etching stopper layer 4A) and is doped by a planar doping method.
And a pair of ohmic electrodes (for example, a source electrode 8S and a drain electrode 8D) that make non-alloy ohmic contact with the compound semiconductor ohmic contact layer, and the compound semiconductor ohmic contact layer between the pair of ohmic electrodes. A field effect transistor comprising a Schottky electrode (for example, a gate electrode 8G) formed in an opening penetrating through the film and reaching the compound semiconductor carrier supply layer and formed of the same film as the ohmic electrode (for example, Al). Or the configuration, or
A step of sequentially forming a compound semiconductor active layer, a compound semiconductor carrier supply layer, and a compound semiconductor ohmic contact layer including a compound semiconductor etching stopper layer, which is doped by a planar doping method, on a substrate, and then a gate electrode is to be formed A step of removing the etching stopper layer in the region, and then forming a mask film (for example, a photoresist film 7) having openings in the gate electrode formation planned region, the source electrode formation planned region, and the drain electrode formation planned region, respectively. And a step of forming an opening reaching the carrier supply layer by etching the ohmic contact layer in the region where the gate electrode is to be formed, and then forming a film of electrode material (for example, Al film 8) on the entire surface. Then, the mask film is removed and the film is lifted off by a lift-off method. Turning to is characterized in comprising contains a step of forming the source electrode also the drain electrodes at the same time constituting ohmic contact with the gate electrode and the base and non-alloy made of the same film of the same material.
前記手段を採ることに依り、化合物半導体集積回路装
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。By adopting the above means, it is possible to directly connect the ohmic electrode, which is the output end of a certain stage, and the Schottky electrode, which is the input end of the latter stage, in the compound semiconductor integrated circuit device directly without interposing a contact region. Is possible,
Therefore, in terms of area, for example, in a 6-transistor memory cell, it can be reduced from 550 [μm 2 ] to 150 to 200 [μm 2 ] to about 1/3 of the current level, and the degree of integration is improved. Since the wiring length is shortened, the operation speed is improved and speeded up, and furthermore, the manufacturing process is simplified, and in particular, since the number of contacts is reduced, the manufacturing yield and reliability are improved.
第１図乃至第５図は本発明一実施例を解説する為の工
程要所に於ける集積回路装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、ここで
は、選択ドープ構造を必要とする化合物半導体電界効果
トランジスタの代表として高電子移動度トランジスタ
（high electron mobility transistor:HEMT）を採
り上げてある。1 to 5 are cross-sectional side views of essential parts of an integrated circuit device in process steps for explaining one embodiment of the present invention,
Hereinafter, description will be given with reference to these drawings. Note that here, a high electron mobility transistor (HEMT) is taken as a representative of the compound semiconductor field effect transistors that require a selective doping structure.
第１図参照 （１） 分子線エピタキシャル成長（molecularbeam e
pitaxy:MBE）法、有機金属化学気相堆積（metalorganic
chemical vapor deposition:MOCVD）法など適宜の
技法を適用することに依り、半絶縁性GaAs基板１上にｉ
型GaAs能動層２、ｎ型AlGaAs電子供給層３、n+型GaAsオ
ーミック・コンタクト層４を順に成長させる。尚、ヘテ
ロ界面のｉ型GaAs能動層２側には２次元電子ガス層５が
生成される。See Fig. 1 (1) Molecular beam epitaxial growth
pitaxy: MBE method, metalorganic chemical vapor deposition (metalorganic
i) on the semi-insulating GaAs substrate 1 by applying an appropriate technique such as chemical vapor deposition (MOCVD).
The type GaAs active layer 2, the n type AlGaAs electron supply layer 3, and the n + type GaAs ohmic contact layer 4 are grown in this order. A two-dimensional electron gas layer 5 is generated on the i-type GaAs active layer 2 side of the hetero interface.
ここで形成した諸半導体層のうち、最も特徴的である
のは、オーミック・コンタクト層４である。即ち、前記
説明では、それがn+型GaAsで構成されている旨を記述し
たが、実際には、プレーナ・ドーピング法で形成される
ことから、GaAsの薄膜と、この場合の不純物であるSiの
薄膜とを交互に積層したものからなり、しかも、表面或
いは適宜の深さに極めて薄いAlGaAsエッチング・ストッ
パ層4Aが存在している。Of the various semiconductor layers formed here, the most characteristic one is the ohmic contact layer 4. That is, in the above description, it is described that it is composed of n + -type GaAs, but since it is actually formed by the planar doping method, it is formed by the GaAs thin film and Si which is an impurity in this case. The thin AlGaAs etching stopper layer 4A is present on the surface or at an appropriate depth.
良く知られているように、プレーナ・ドーピング法
は、例えば、GaAs薄膜を成長させ、次いで、その成長を
中断して原子層単位のSi薄膜を成長させ、それを繰り返
して所望の厚さにするものである。尚、本実施例の場
合、その所要深さ位置にAlGaAsからなるエッチング・ス
トッパ層4Aを形成する必要がある。As is well known, the planar doping method, for example, grows a GaAs thin film, then interrupts the growth to grow an atomic layer unit Si thin film, and repeats it to obtain a desired thickness. It is a thing. In the case of this embodiment, it is necessary to form the etching stopper layer 4A made of AlGaAs at the required depth position.
前記各半導体層に関する主要データを例示すると次の
通りである。The main data regarding each semiconductor layer are as follows.
（ａ） 能動層２について 厚さ:600〔nm〕 （ｂ） 電子供給層３について 厚さ:40〔nm〕 不純物濃度:1.4×1018〔cm-3〕 ｘ値:0.3 （ｃ） オーミック・コンタクト層４について 厚さ:60〔nm〕 プレーナ・ドーピング間隔:0.5〔nm〕 シート・ドナー濃度:3.5×1012〔cm-2〕 不純物濃度:1.14×1019〔cm-3〕 （ｄ） オーミック・コンタクト層４のうちのエッチン
グ・ストッパ層4Aについて ｘ値:0.2 厚さ:3〔nm〕 不純物濃度:2×1018〔cm-3〕 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス、湿性エッチング、乾性エッチングなど
の技術を併用して素子間分離溝を形成する。(A) About active layer 2 Thickness: 600 [nm] (b) About electron supply layer 3 Thickness: 40 [nm] Impurity concentration: 1.4 × 10 18 [cm -3 ] x value: 0.3 (c) Ohmic Contact layer 4 Thickness: 60 [nm] Planar doping interval: 0.5 [nm] Sheet-donor concentration: 3.5 × 10 12 [cm -2 ] Impurity concentration: 1.14 × 10 19 [cm -3 ] (d) Ohmic Etching stopper layer 4A of contact layer 4 x value: 0.2 Thickness: 3 [nm] Impurity concentration: 2 × 10 18 [cm -3 ] (2) Resist in ordinary photolithography technology The element isolation trenches are formed by using processes, wet etching, and dry etching in combination.
第２図参照 （３） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート電極形成
予定領域に開口を有するフォト・レジスト膜６を形成す
る。See FIG. 2 (3) By applying a resist process in a normal photolithography technique, a photoresist film 6 having an opening in a region where a gate electrode is to be formed is formed.
（４） エッチング・ガスをCCl2F2＋Heとするオーミッ
ク・コンタクト層４の選択的ドライ・エッチングを行
う。(4) Selective dry etching of the ohmic contact layer 4 using CCl 2 F 2 + He as etching gas is performed.
このエッチングはエッチング・ストッパ層4Aに於いて
自動的且つ確実に停止する。This etching automatically and surely stops at the etching stopper layer 4A.
現在、本発明者らが実施しているこの種のエッチング
では、GaAs/AlGaAsの選択比として250が得られていて、
AlGaAsのエッチング・レートは２〔nm/分〕であるか
ら、前記エッチングは良好に制御することが可能であ
る。Currently, in this type of etching performed by the present inventors, a selection ratio of GaAs / AlGaAs of 250 has been obtained.
Since the etching rate of AlGaAs is 2 [nm / min], the etching can be well controlled.
（５） エッチャントをHF系エッチング液とする湿性エ
ッチング法を適用することに依り、フォト・レジスト膜
６をマスクとしてエッチング・ストッパ層4Aの選択的エ
ッチングを行い、開口を形成し、その中にオーミック・
コンタクト層４のGaAs膜を表出させる。(5) By applying a wet etching method using an HF-based etchant as an etchant, the etching stopper layer 4A is selectively etched using the photoresist film 6 as a mask to form an opening, and an ohmic hole is formed therein.・
The GaAs film of the contact layer 4 is exposed.
第３図参照 （６） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート電極形成
予定領域とソース及びドレイン各電極形成予定領域とに
開口を有するフォト・レジスト膜７を形成する。See FIG. 3 (6) By applying a resist process in a normal photolithography technique, a photoresist film 7 having openings in a gate electrode formation planned region and source and drain electrode formation planned regions To form.
（７） エッチング・ガスをCCl2F2＋Heとするオーミッ
ク・コンタクト層４の選択的ドライ・エッチングを行
う。(7) Selective dry etching of the ohmic contact layer 4 using CCl 2 F 2 + He as etching gas is performed.
このエッチングはAlGaAsからなる電子供給層３の表面
で自動的に停止する。また、当然のことながら、エッチ
ング・ストッパ層4Aはエッチングされない。従って、ソ
ース及びドレイン各電極形成予定領域に於けるフォト・
レジスト膜７の開口はあけたままで良い。This etching automatically stops at the surface of the electron supply layer 3 made of AlGaAs. Further, as a matter of course, the etching stopper layer 4A is not etched. Therefore, the photo
The opening of the resist film 7 may be left open.
（６） 真空蒸着法を適用することに依り、厚さ例えば
400〔nm〕のAl膜８を形成する。(6) By applying the vacuum deposition method, the thickness, for example,
An Al film 8 of 400 [nm] is formed.
第５図参照 （８） 例えば、アセトン中に浸漬し、フォト・レジス
ト膜７を溶解・除去する。See FIG. 5 (8) For example, the photoresist film 7 is dissolved and removed by immersion in acetone.
これに依り、Al膜８は、所謂、リフト・オフ法に従っ
てパターニングされ、ゲート電極8G、ソース電極8S、ド
レイン電極8Dが形成される。このようにして形成した各
電極に於いて、ゲート電極8GはAlGaAsに対してショット
キ・コンタクトし、また、ソース電極8S及びドレイン電
極8DはGaAsに対してオーミック・コンタクトしている。As a result, the Al film 8 is patterned by the so-called lift-off method to form the gate electrode 8G, the source electrode 8S, and the drain electrode 8D. In each of the electrodes thus formed, the gate electrode 8G is in Schottky contact with AlGaAs, and the source electrode 8S and the drain electrode 8D are in ohmic contact with GaAs.
前記したようにオーミック・コンタクト層４は実質的
に高濃度にドーピングされた状態に形成される。通常、
不純物濃度が１×1019〔cm-3〕以上になると、通常の真
空蒸着法でAl膜を形成すればオーミック特性を示すよう
になる。As described above, the ohmic contact layer 4 is formed in a substantially highly doped state. Normal,
When the impurity concentration is 1 × 10 19 [cm −3 ] or more, ohmic characteristics are exhibited when an Al film is formed by a normal vacuum deposition method.
前記実施例に於いては、オーミック抵抗率が２×105
〔Ω・cm2〕であった。In the above embodiment, the ohmic resistivity is 2 × 10 5
It was [Ω · cm 2 ].
尚、前記実施例に於いてはGaAs−AlGaAs系HEMTに関し
て説明したが、その他の材料系に応用できることは勿論
であり、また、プレーナ・ドーピングの不純物材料もSi
に限らず、Geなど他のものも採用することができ、更に
また、電極材料もAlの他、Ti系や種々の高融点金属シリ
サイドなども用いることができる。Although the GaAs-AlGaAs HEMT has been described in the above embodiment, it is needless to say that it can be applied to other material systems, and the impurity material for the planar doping is Si.
However, not only Al but also other materials such as Ge can be adopted, and in addition to Al, Ti-based materials and various refractory metal silicides can also be used.
本発明に依る化合物半導体集積回路装置及びその製造
方法に於いては、基板上に化合物半導体能動層及び化合
物半導体キャリヤ供給層及びプレーナ・ドーピング法で
ドーピングされ且つ化合物半導体エッチング・ストッパ
層を含む化合物半導体オーミック・コンタクト層が順に
形成され、そして、ソース電極及びドレイン電極などオ
ーミック電極は前記オーミック・コンタクト層上に、ま
た、ゲート電極などショットキ電極は前記キャリヤ供給
層上にそれぞれ同時に形成できるようにしている。In a compound semiconductor integrated circuit device and a method of manufacturing the same according to the present invention, a compound semiconductor active layer, a compound semiconductor carrier supply layer, and a compound semiconductor which is doped by a planar doping method and includes a compound semiconductor etching stopper layer are formed on a substrate. An ohmic contact layer is sequentially formed, and ohmic electrodes such as a source electrode and a drain electrode can be simultaneously formed on the ohmic contact layer, and a Schottky electrode such as a gate electrode can be simultaneously formed on the carrier supply layer. .
この構成を採ることに依り、化合物半導体集積回路装
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。By adopting this configuration, it is possible to directly connect the ohmic electrode, which is the output end of a certain stage, and the Schottky electrode, which is the input end of the latter stage, in the compound semiconductor integrated circuit device integrally without passing through the contact region. Is possible,
Therefore, in terms of area, for example, in a 6-transistor memory cell, it can be reduced from 550 [μm 2 ] to 150 to 200 [μm 2 ] to about 1/3 of the current level, and the degree of integration is improved. Since the wiring length is shortened, the operation speed is improved and speeded up, and furthermore, the manufacturing process is simplified, and in particular, since the number of contacts is reduced, the manufacturing yield and reliability are improved.
第１図乃至第５図は本発明一実施例を説明するのに必要
な工程要所に於ける集積回路装置の要部切断側面図、第
６図は集積回路装置の要部回路図をそれぞれ示してい
る。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs能動
層、３はｎ型AlGaAs電子供給層、４はn+型GaAsオーミッ
ク・コンタクト層、4AはAlGaAsエッチング・ストッパ
層、６及び７はフォト・レジスト膜、８はAl膜、8Gはゲ
ート電極、8Sはソース電極、8Dはドレイン電極をそれぞ
れ示している。1 to 5 are sectional side views of a main part of an integrated circuit device at a process step required for explaining an embodiment of the present invention, and FIG. 6 is a main part circuit diagram of the integrated circuit device. Shows. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an i-type GaAs active layer, 3 is an n-type AlGaAs electron supply layer, 4 is an n + type GaAs ohmic contact layer, 4A is an AlGaAs etching stopper layer, and 6 Reference numerals 7 and 7 denote a photoresist film, 8 an Al film, 8G a gate electrode, 8S a source electrode, and 8D a drain electrode, respectively.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 29/812
Claims (2)
合物半導体能動層と、 該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層と、 該化合物半導体キャリヤ供給層の上に在って化合物半導
体エッチング・ストッパ層を含みプレーナ・ドーピング
法で形成された化合物半導体オーミック・コンタクト層
と、 該化合物半導体オーミック・コンタクト層にノンアロイ
でオーミック・コンタクトする一対のオーミック電極
と、 該一対のオーミック電極の間に在って前記化合物半導体
オーミック・コンタクト層を貫通し前記化合物半導体キ
ャリヤ供給層に達する開口内に形成され且つ該オーミッ
ク電極と同一材料の同一被膜からなるショットキ電極と を備えてなる電界効果トランジスタを構成要素とするこ
とを特徴とする化合物半導体集積回路装置。1. A compound semiconductor active layer overlying a substrate in which a channel is created, and a carrier overlying and supplying carriers to the compound semiconductor active layer to create a two-dimensional carrier gas layer. Compound semiconductor carrier supply layer, compound semiconductor ohmic contact layer formed on the compound semiconductor carrier supply layer by a planar doping method including a compound semiconductor etching stopper layer, and the compound semiconductor ohmic contact layer A pair of ohmic electrodes that are in non-alloy ohmic contact with the ohmic contact, and are formed in an opening between the pair of ohmic electrodes that penetrates the compound semiconductor ohmic contact layer and reaches the compound semiconductor carrier supply layer. And a Schottky electrode made of the same film and made of the same material. Compound semiconductor integrated circuit device, characterized in that a component a field effect transistor.
半導体キャリヤ供給層及びプレーナ・ドーピング法でド
ーピングされ且つ化合物半導体エッチング・ストッパ層
を含む化合物半導体オーミック・コンタクト層を順に形
成する工程と、 次いで、ゲート電極形成予定領域の前記エッチング・ス
トッパ層を除去する工程と、 次いで、ゲート電極形成予定領域と前記ソース電極形成
予定領域とドレイン電極形成予定領域のそれぞれに開口
を有するマスク膜を形成する工程と、 次いで、ゲート電極形成予定領域のオーミック・コンタ
クト層をエッチングして前記キャリヤ供給層に達する開
口を形成する工程と、 次いで、全面に電極材料の被膜を形成してから前記マス
ク膜の除去を行って該被膜をリフト・オフ法でパターニ
ングし同一材料の同一被膜からなるゲート電極及び下地
とノンアロイでオーミック・コンタクトするソース電極
同じくドレイン電極を同時に形成する工程と が含まれてなることを特徴とする化合物半導体集積回路
装置の製造方法。2. A step of sequentially forming a compound semiconductor active layer, a compound semiconductor carrier supply layer, and a compound semiconductor ohmic contact layer doped with a planar doping method and including a compound semiconductor etching stopper layer on a substrate, Removing the etching stopper layer in the gate electrode formation scheduled region, and then forming a mask film having openings in the gate electrode formation scheduled region, the source electrode formation scheduled region and the drain electrode formation scheduled region, respectively. Then, a step of etching the ohmic contact layer in the region where the gate electrode is to be formed to form an opening reaching the carrier supply layer, and then, forming a film of an electrode material on the entire surface and then removing the mask film. Then, the film is patterned by the lift-off method and the same material A method of manufacturing a compound semiconductor integrated circuit device, comprising the steps of simultaneously forming a gate electrode made of a film and a base, and a source electrode and a drain electrode which are in non-alloy ohmic contact with each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (en) | 1987-03-18 | 1987-03-18 | Compound semiconductor integrated circuit device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (en) | 1987-03-18 | 1987-03-18 | Compound semiconductor integrated circuit device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228673A JPS63228673A (en) | 1988-09-22 |
| JPH088351B2 true JPH088351B2 (en) | 1996-01-29 |
Family
ID=13161299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061099A Expired - Lifetime JPH088351B2 (en) | 1987-03-18 | 1987-03-18 | Compound semiconductor integrated circuit device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088351B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105577A (en) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | Preparation of semiconductor device |
| JPS60231368A (en) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS61241972A (en) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | Compound semiconductor device |
-
1987
- 1987-03-18 JP JP62061099A patent/JPH088351B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228673A (en) | 1988-09-22 |
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