JPH08511665A

JPH08511665A - 判断返送等化装置

Info

Publication number: JPH08511665A
Application number: JP7501913A
Authority: JP
Inventors: ブラックウェル，スティーブン・アール; グッドサン，リチャード・リー
Original assignee: ユニバーサル・データ・システムズ・インコーポレイテッド
Priority date: 1993-06-16
Filing date: 1994-06-01
Publication date: 1996-12-03
Also published as: WO1994029956A1; EP0659312B1; EP0659312A4; DE69428416T2; DE69428416D1; CA2140356A1; CN1110071A; BR9405393A; EP0659312A1; US5490169A; JP2006109501A

Abstract

(57)【要約】ハイポーラ・リターン−ツー−セロ受信機と共に用いて好適な判断返送等化器。前記等化器は、補償された受信値Ｘ（ｎ）（１０４）と補正係数Ｄ（ｎ）（１４１）とに基づいて、出力Ｙ（ｎ）（１６０）を判定する。Ｘ（ｎ）を受信した後、前記等化器はメモリ装置（１４０）から、ｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）を検索する。次に、前記等化器は、Ｘ（ｎ）とＤ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）（１０７）を形成する。更に、前記等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、前記等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調節する。

Description

【発明の詳細な説明】判断返送等化装置発明の分野本願は判断返送（decision feedback）等化器方法および装置を含む等化器に関するものであるが、これに限定される訳ではない。発明の背景等化器の設計は、長い間、例えばＤＤＳやＴＩのような近代のデジタル陸線を基本としたデータ・サービスを提供するのに適した受信機の設計において、最も重要な検討事項の１つとなっている。これらのサービスは双方とも、伝送にパイポーラ・リターンーツー−ゼロ（「ＢＲＺ」）信号を用いる。公知のように、ＢＲＺ伝送システムでは、正または負パルスとして論理値「１」が送信され、論理値［０」はパルスがないことを示す。極性が交互に変わる連続パルスには、「交互記号反転（alternate mark inversion）」または「ＡＭＩ」という名称が付けられている。ある条件ではこの規則が破られることがあるが、この規則の下では、正または負のパルスが２つ連続して送信される場合は常に違反となる。従来のＢＲＺ信号用等化器は、所与の通信チャンネルのために適切な反転ライン・モデル（inverse line model）を選択することによって動作する。このライン・モデルが正しければ、ラインによって混入される減衰や位相歪みは、受信信号において効果的に補償することができる。時としてノイズ制限フィルタを付加して帯域外ノイズを除去することもある。これら従来の等化器構造に伴う問題は、それらの性能がライン・モデルの精度によって制限されることである。時として、ブリッジ・タップ（bridge tap）やワイヤ・サイズの遷移のような欠陥（impairment）が原因で、通常のワイヤ・ライン・モデルではライン特性がうまく予測できない場合が生じる。この問題に対する解決案の１つは、あらゆる公知のライン欠陥の組み合わせを考慮に入れたライン・モデルを作成することであろう。考慮すべき欠陥源が増えるに連れてこの方法が実用的でなくなることは、容易に理解できよう。よりよい方法は、ラインの欠陥を学習しそれらを補償することができる受信機の構造を構築することである。図面の簡単な説明第１図は、本発明による判断返送等化装置の第１実施例を含む受信機を示すブロック図である。第２図は第１図に関するフロー・チャートである。第３図は、本発明による判断返送等化装置の第２実施例を含む受信機を示すブロック図である。第４図および第５図は、第３図を更に詳細に示す。好適実施例の説明第１図は、本発明による判断返送等化器の第１実施例に基づく、従来のアナログ等化器１０３を用いたＢＲＺ信号用受信機を示す。このシステムは、伝送線によって混入された欠陥の補償を受信信号１０１に対して行うことにより、判断機構がより高い確率で正確な判断を下すことができるようにするものである。前記受信機の第１部分、即ちフィルタ１０３は、典型的なアナログ等化システムと相違するところはない。例えば、フィルタ１０３は、McGary et al.の米国特許第４，７５９，０３５号またはBeichler et al.の米国特許第５，０５２，０２３号のものとすることができる。この特許は本願にも含まれていることとする。したがって、受信信号１０１は、通信チャンネルのほぼ反対の特性を有する、適切に選択されたアナログ・フィルタに印加される。このフィルタは利得および位相補正を受信信号に加えて、ライン欠陥（line impairment）を補償し、補償された受信信号Ｘ（ｎ）１０４を生成する。信号は所定のボー間隔（ボーレート）でのみ得られるので、点１０４におけるＸ（ｎ）信号は、そのボー間隔（ボーレート）の一連の連続サンプルから成るサンプル入力信号と見えるかもしれない。補正値Ｄ（ｎ）１４１は、各ボー毎に発生され、アナログ・フィルタ１０３が完全に除去できなかった以前のボーの残留効果を補償する。一実施例では、最後に受信した４つのシンボルを用いてＤ（ｎ）を発生するが、用いるシンボル数はいくつでもよい。図示のように、Ｘ（ｎ）とＤ（ｎ）は加算器または接合部１０によって組み合わせられ、等化された受信信号Ｘ’（ｎ）１０７を形成する。信号Ｘ’（ｎ）は判断回路１１０に印加される。一方、判断回路１１０は、Ｘ’（ｎ）を第１所定値Ｖ１（要素１２１）および第２所定値Ｖ２（要素１３１）と比較することによって、出力値Ｙ（ｎ）１６０の値を判定する。値Ｖ１およびＶ２は、値Ｘ’（ｎ）に基づいて、スレシホールド発生器１２０によって供給される。Ｘ’（ｎ）≧ Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第１シンボルと等しいと判定する。Ｘ ’（ｎ）≦Ｖ２の時、判断回路１１０は、Ｙ（ｎ）が第２シンボルに等しいと判定する。Ｖ２＜Ｘ’（ｎ）＜Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第３シンボルと等しいと判断する。一実施例では、第１シンボルは＋１に等しく、第２シンボルは−１に等しく、第３シンボルは０に等しい。補正係数Ｄ（ｎ）１４１は、アドレス値１２３の制御の下で、メモリ装置１４０によって発生される。一方、アドレス値１２３はアドレス発生器１３０によって発生される。アドレス発生器１３０は、所定数例えばｋ個の以前の出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス値１２３を発生する。メモリ装置１４０は、出力１６０におけるｋ個の連続出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）の可能な組み合わせ各々に対する補正値Ｄ（ｎ）１４１を記憶しており、記憶されている各値はアドレス値１２３によって選択的にアドレス可能であることは、当業者には明白であろう。一実施例では、Ｋは４に等しく、したがってアドレス発生器１３０は以前の４つの出力値Ｙ（ｎ−１），Ｙ（ｎ−２），Ｙ（ｎ−３），Ｙ（ｎ−４）に基づいてアドレス値１２３を発生する。ゼロに等しい出力値Ｙ（ｎ）が発生される毎に、Ｄ（ｎ）の記憶値を調節し、Ｘ’（ｎ）を可能な限りゼロに近い値に維持する。判断回路１１０が、Ｙ（ｎ）がゼロに等しいと判定した時、回路１１０はＺＥＲＯと表記されたリード（要素１７１）を通じて加算／減算回路１５０を活性化させる。また、判断回路１１０はＸ’（ｎ）をゼロと比較し、次に回路１１０は、ＳＩＧＮと表記されたリード（要素１７３）によって、比較の符号を加算／減算回路１５０に知らせる。Ｘ’ （ｎ）＞０の時、加算／減算回路１５０は、経路１５５を通じて、記憶値Ｄ（ｎ）をＤ（ｎ）に所定値Δを加算したものと置き換える動作を行う。逆に、Ｘ’（ｎ）≦０の時、加算／減算回路１５０は、記憶値Ｄ（ｎ）をＤ（ｎ）からΔを減じたものと置き換える動作を行う。ここでスレシホールド発生器１２０に戻って、一実施例では、発生器１２０はＸ’（ｎ）の正の最大値に基づいてＶ１を発生することができる。同様に、発生器１２０はＸ’（ｎ）の負の最大値に基づいてＶ２を発生することができる。次に第２図を参照すると、第１図に関するフロー・チャートが示されている。このプロセスは２０１で開始され、ステップ２０３に移行して値Ｘ（ｎ）を得る。次にステップ２０５で、プロセスはＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス発生器１３０からアドレス値１２３を得る。次に、ステップ２０７で、プロセスはアドレス値１２３をメモリ装置１４０に供給する。次に、ステップ２０９でプロセスは記憶値を読み取り、ステップ２１１でその記憶値に基づいてＤ（ｎ）１４１を設定する。次に、ステップ２１３で、プロセスはＸ（ｎ）からＤ（ｎ）を減じたものに等しいＸ’（ｎ）を形成する。次に、ステップ２１５でプロセスは所定値Ｖ１，Ｖ２を得て、ステップ２１７でＸ’（ｎ）をＶ１およびＶ２と比較する。Ｘ’（ｎ）≧Ｖ１の場合、プロセスはステップ２２７でＹ（ｎ）を＋１に等しく設定する。次に、プロセスはステップ２３１でリターンする。Ｘ’（ｎ）≦Ｖ２の場合、プロセスはステップ２２９でＹ（ｎ）を−１に等しく設定する。次に、プロセスはステップ２３１でリターンする。Ｖ２＜Ｘ’（ｎ）＜Ｖ１の場合、プロセスはステップ２１９に行き、Ｘ’（ｎ）＞０か否か判定する。判定がＹＥＳの場合、プロセスはステップ２２１に進み、記憶値を記憶値にΔを加算したものと置き換え、その後ステップ２２５に進む。逆に、判定がＮＯの場合、プロセスはステップ２２３に進み、記憶値を記憶値からΔを減じたものと置き換え、ステップ２２５に進む。ステップ２２５で、プロセスはＹ（ｎ）をゼロに等しく設定する。次いで、プロセスはステップ２３１でリターンする。第３図を参照すると、本発明による判断返送等化器の第２実施例を含む受信機が示されている。本実施例では、出力値Ｙ（ｎ）は第１信号Ｙ＋（要素３４０）と第２信号Ｙ−（要素３５０）とから成る。Ｙ（ｎ）と信号Ｙ＋，Ｙ−との間の対応は次の通りである。また、本実施例では、メモリ装置１４０はランダム・アクセス・メモリ（「ＲＡＭ」）ユニット３０１で構成され、デジタル／アナログ変換器（「Ｄ／Ａ」）ユニット３０３に結合されている。更に本実施例では、加算／減算ユニット１５０はアップ／ダウン・カウンタ３０５を含む。一実施例では、ＲＡＭユニット３０１に記憶されている値は、正（＋）の１２８から負（−）の１２８まで変化し、アップ／ダウン・カウンタ３０５は、１に等しいΔずつこれら記憶値を増分または減分するように構成されている。別の実施例では、Δは、例えば、エラー値と時間とを含む１つ以上の変数に基づいて、変化する即ち適応することができる。更に第３図を参照すると、アドレス発生器１３０は、第１シフト・レジスタ３１０、第２シフト・レジスタ３２０、およびマップ回路３３０で構成されていることがわかる。第１シフト・レジスタ３１０は、３１１，３１３，３１５，３１７と表記された４つの段を有する第１遅延線を含み、各段は遅延Ｔを有する。ここで、Ｔはボー時間（baudtime）の逆数である。段３１１，３１３，３１５，３１７の内容は、それぞれ、信号Ｙ＋３４０の最後の４出力、即ち、Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ−３），Ｙ⁺（ｎ−４）から成る。この情報を以下の表にまとめておく。同様に、第２シフト・レジスタ３２０は、３２１，３２３，３２５，３２７と表記された４つの段を有する第２遅延線を含み、各段は遅延Ｔを有する。また、段３２１，３２３，３２５，３２７の内容は、それぞれ、信号Ｙ−３５０の最後の４出力、即ち、Ｙ^-（ｎ−１），Ｙ^-（ｎ−２），Ｙ^-（ｎ−３），Ｙ^-（ｎ−４）から成る。この情報を以下の表にまとめる。図示のように、８つの以前の出力値Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ −３），Ｙ⁺（ｎ−４），Ｙ^-（ｎ−１），Ｙ^-（ｎ−２），Ｙ^-（ｎ−３），Ｙ^- （ｎ−４）はマップ回路３３０に入力される。マップ回路３３０の目的は、前述の８つの以前の出力値を処理して、ビット数を減らしたアドレス値１２３を形成することである。したがって、マップ回路３３０がないと、アドレス値１２３は８ビットから成り、各出力値Ｙ⁺（ｎ−１），Ｙ⁺（ｎ−２），Ｙ⁺（ｎ−３），Ｙ⁺（ｎ−４），Ｙ^-（ｎ−１），Ｙ^-（ｎ− ２），Ｙ^-（ｎ−３），Ｙ^-（ｎ−４）が１ビットに対応することになる。しかしながら、マップ回路３３０はＢＲＺ伝送体系によって強要される制限のいくつかを利用する。即ち、ＢＲＺ信号送信では、連続する１は極性を交互に変えながら送ることが規定されている。結果として、１，１および−１，−１というパターンは違反となる。更に、２つの連続するシンボルに可能な組み合わせの数は、９ではなく７である。一実施例では、マップ回路３３０によって実行されるマッピング機能は、２つのシンボルを表わすのに、３ビット（８つの値が可能）を用いる。これは無理なく効率的であり、この機能は実施が非常に容易である。マッピング機能の式は以下の通りである。ここで、Ａ５，．．．，Ａ０は６ビットのＲＡＭアドレスであり、信号１２３から成る。Ａ５＝Ｙ^-（ｎ−４）またはＹ⁺（ｎ−３）Ａ４＝Ｙ^-（ｎ−４）またはＹ^-（ｎ−３）Ａ３＝Ｙ⁺（ｎ−４）またはＹ⁺（ｎ−３）Ａ２＝Ｙ^-（ｎ−２）またはＹ⁺（ｎ−１）Ａ１＝Ｙ^-（ｎ−２）またはＹ^-（ｎ−１）Ａ０＝Ｙ⁺（ｎ−２）またはＹ⁺（ｎ−１）スレシホールド発生器１２０の一実施例を第４図に示す。本実施例では、ピーク検出器４０１，４０７は単純なダイオードとコンデンサ回路とで構成し（fash ion）、等化された受信信号Ｘ’（ｎ）（要素１０７）の正および負のピーク値をサンプル／ホールドできればよい。また、一実施例では、抵抗４０３，４０５，４０９，４１１の値は等しい。この構成では、正のスレシホールドＶ１（要素１２１）はＸ’（ｎ）の正の最大値の半分（０．５）に設定され、負のスレシホールド、Ｖ２（要素１３１）はＸ’（ｎ）の負の最大値の半分（０．５）に設定される。別の実施例では、スレシホールド発生器１２０が、補償された受信信号Ｘ（ｎ）（要素１０４）に基づいてスレシホールドＶ１，Ｖ２を設定する。実施条件によってはこのほうが好都合なこともある。こうした場合の欠点（penalty）は、判断スレシホールドの精度が多少低下し、このためにビット・エラー・レートが少し悪化することである。判断回路の一実施例を第５図に示す。図示のように、等化された受信信号Ｘ’ （ｎ）が第１補償器５０１、第２補償器５０３、および第３補償器５０５に入力される。また図示のように、第１補償器５０１、第２補償器５０３、および第３補償器５０５はそれぞれ、第１フリップ−フロップ５２１、第２フリップ−フロップ５２３、および第３フリップ−フロップ５２５に結合されている。また、第１フリップ− フロップ５２１，第２フリップーフロップ５２３、および第３フリップ−フロップ５２５は、ボー・クロック信号５２３によって駆動される（clocked）。図示のように、補償器５０１はＸ’（ｎ）を正のスレシホールドＶ１（要素１２１）と比較する。Ｘ’（ｎ）がＶ１より大きい時、比較器５０１は、チャンネル５１１を通じて、論理１信号をフリップ−フロップ５２１に供給する。そうでなければ、比較器５０１は論理０信号をフリップ−フロップ５２１に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２１は、リード３２５に出力信号Ｙ⁺を送出する。更に図示のように、比較器５０５はＸ’（ｎ）を負のスレシホールドＶ２（要素１３１）と比較する。Ｘ’（ｎ）がＶ２より小さい時、比較器５０５は、チャンネル５１５を通じて、論理１信号をフリップ−フロップ５２５に供給する。そうでなければ、比較器５０５は論理０信号をフリップ−フロップ５２５を供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２５はリード３２７に出力信号Ｙ^-を送出する。更に第５図を参照すると、出力信号Ｙ⁺と出力信号Ｙ^-がＮＯＲゲート５３１に結合されている。出力信号Ｙ⁺と出力信号Ｙ^-が双方とも論理０に等しい時、ゲート５３１は論理１信号を出力する。結果として、ゲート５３１はリード３２９に出力信号ＺＥＲＯを送出する。また、比較器５０３はＸ’（ｎ）を０ボルト即ち接地に等しい信号と比較する。Ｘ’（ｎ）が０よりも大きい時、比較器５０３は、チャンネル５１３を通じて、論理１信号をフリップ−フロップ５２３に供給する。そうでなければ、比較器５０３は論理０信号をフリップ−フロップ５２３に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２３はリード３３１に出力信号ＳＩＧＮを送出する。ここで第１図に戻る。信号Ｘ（ｎ）１０４が加算装置１０５の正端子に印加され、一方補正係数Ｄ（ｎ）１４１が加算装置１０５の負端子に印加され、結果信号Ｘ’（ｎ）１０７を形成することがわかる。したかって、第１図に関しては、Ｘ’（ｎ）はＸ（ｎ）からＤ（ｎ）を減算することによって形成されると言うことができる。しかしながら、Ｄ（ｎ）係数の符号が逆の場合、または係数の位相角度が１８０度回転された場合、または係数に−１を乗算した場合、またはメモリ装置１４０に記憶する前に係数を別の類似した調節機能で処理した場合、得られた調節後の補正係数（図示せず）を加算装置１０５の第２正端子（図示せず）に印加することもできよう。この場合、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）に加算することによって形成されると言うことができよう。本発明によれば、判断返送等化方法および装置は、かかる等価な構成全てを考慮しているので、本発明の教示によれば、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）と組み合わせることによって形成されると、一般的に述べることができる。要約すると、本発明によって、ＢＲＺ受信機と共に用いて好適な判断返送等化方法および装置が開示された。本発明によれば、判断返送等化器は、補償された受信値Ｘ（ｎ）１０４と補正係数Ｄ（ｎ）１４１とに基づいて、出力Ｙ（ｎ）１６０を判定する。Ｘ（ｎ）を受信した後、判断返送等化器は、メモリ装置１４０から、ｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）を検索する。判断返送等化器は、次に、Ｘ（ｎ）とＤ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）を形成する。更に、判断返送等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、判断返送等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調整する。ＢＲＺシステム用判断返送等化器の設計における１つの重要な難点は、これらのシステムがデータをランダム化するのにスクランブラを使用しないことである。実際、連続動作を長い期間繰り返すことは非常に一般的である。最少二乗法のような従来の判断返送適応アルゴリズムは、適正なトレーニングおよび適正な収束の維持の双方に乱数データを必要とする。対照的に、本発明による判断返送等化方法および装置は、データをランダム化する必要がないという利点がある。更に、本発明による判断返送方法および装置は、非線形ライン欠陥（line impairment）を等化することもできる。これは殆どの従来技術のアルゴリズムには不可能なことである。テシタル・ループ−アッブ・テーブル歪み相殺器（dlgital loop-up table di stortion canceller）の概要が従来技術において述べられているが（例えば、Ad ative Filters ，C．F．N．CowanおよびP．M．Grant編集，section 8．3．1，”E cho Cancelation for WAL2 Transmission”，pp．244-249，Prentice Hall，Eng lewood Cliffs，New Jersey，１985を参照のこと）、本発明による判断返送等化方法および装置は、この概念の新たな応用を表わすものと確信する。本発明による判断返送等化方法および装置の様々な実施例をこれまでに説明したが、本発明の範囲は以下の特許請求の範囲によって規定されるものとする。

Claims

【特許請求の範囲】１．入力と、出力と、メモリとを備え、前記入力は一連の値Ｘ（ｎ）（ここで，ｎ＝１，２，３，・・・）から成り、前記出力は対応する一連の出力値Ｙ（ｎ）から成り、前記メモリはｋ個の連続出力値の可能な各組み合わせについて補正値を記憶する判断返送等化器であって：Ｘ（ｎ）を受信する手段；Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する前記記憶された補正値を検索する手段；Ｘ（ｎ）からＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶された補正値を減じたものに基づいて、Ｘ’（ｎ）を形成する手段；Ｘ’（ｎ）を、第１所定値Ｖ１および第２所定値Ｖ２と比較する手段；およびＸ’（ｎ）≧Ｖ１の時、Ｙ（ｎ）が第１シンボルに等しいことを判定する手段；から成ることを特徴とする判断返送等化器。２．請求項１において、更に、Ｘ’（ｎ）≦Ｖ２の時、Ｙ（ｎ）が第２シンボルに等しいことを判定する手段を含むことを特徴とする判断返送等化器。３．請求項２において、更に、Ｖ２＜Ｘ’（ｎ）＜Ｖ１の時、Ｙ（ｎ）が第３シンボルに等しいことを判定する手段を含むことを特徴とする判断返送等化器。４．請求項３において、更に、Ｖ２＜Ｘ’（ｎ）＜Ｖ１の時Ｘ’（ｎ）を０と比較する手段を含むことを特徴とする判断返送等化器。５．請求項４において、更に、Ｘ’（ｎ）＞０の時、Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値を所定値Δだけ増分する手段を含むことを特徴とする判断返送等化器。６．請求項５において、更に、Ｘ’（ｎ）≦０の時、Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値をΔだけ減分する手段を含むことを特徴とする判断返送等化器。７．請求項６において、更に、Ｘ’（ｎ）の正の最大値に基づいて、Ｖ１を決定する手段を含むことを特徴とする判断返送等化器。８．請求項７において、更に、Ｘ’（ｎ）の負の最大値に基づいてＶ２を決定する手段を含むことを特徴とする判断返送等化器。９．請求項８においてｋは４に等しいことを特徴とする判断返送等化器。