JPH07321823A - マルチキャスティング機能を備えた装置 - Google Patents

Abstract

(57)【要約】 【目的】セル（パケット）本体またはそのアドレスを重
複して記憶することなくマルチキャスティングを行な
う。 【構成】受け取ったセルのセル本体をメモリに記憶する
とともに、そのアドレスを含むセル詳細（６５）を待ち
行列ブロック（６３）に記憶する。ブロックの出力制御
装置（６９）が出力ストリームごとにセル詳細を参照す
る複数のポインタ（６８）を備え、複数の出力ストリー
ムが処理の進行に応じて１つのセル詳細の別の箇所を参
照し、これに基づいてセル本体を取り出し送信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に（固定長パケ
ットまたは"セル"を含む）パケットをマルチキャスティ
ングするためのマルチキャスティング装置に関するもの
で、特に、セル・マルチキャスティング機能を有するＡ
ＴＭスイッチに関するものである。

【０００２】

【従来の技術】ＡＴＭ（Asynchronous Transfer Mode非
同期伝送モードの略称で、以下ＡＴＭと呼称する）は、
厳密に一定間隔で物理媒体上に出現するという意味にお
いて同期的である固定サイズ・セルを使用して、ある１
つのネットワークにわたってデータを転送するためのマ
ルチプレクシング（多重化）およびスイッチングの技術
である。各セルは、ペイロード部分とヘッダからなり、
後者のヘッダには、ネットワーク終端の送信システムと
受信システムとの間における通信インスタンスにセルを
関連づけるラベルが含まれる。この通信インスタンスに
は、１つの送信終端システムからおそらく複数の受信終
端システムへ多数のセルを転送することが含まれる場合
がある。同一の通信インスタンスに属する複数セルが必
ずしも一定間隔で出現しないという意味において、ＡＴ
Ｍは非同期的である。

【０００３】ＡＴＭにおいては、セルに付けられるラベ
ルは、固定サイズの文脈依存ラベルである。すなわち、
それらラベルは、解読ネットワーク・ノードにおいて予
め定められた文脈情報に照らしてのみ解釈可能であり、
ラベルは、一般的に、あるノードにおいて次のノードに
必要とされるラベルによって置き換えられる。言い換え
ると、ＡＴＭは、通信の各インスタンスが各ノードにお
ける適切なラベル情報を確立するための設定段階を必要
とする仮想回線技術である。

【０００４】ＡＴＭ技術は、普及の増加を見せている
が、その理由は、ＡＴＭ技術によって、（回線交換技術
に通常関連する）適時特性と（パケット交換技術に関連
する）統計的利点を結合する上で許容可能な妥協を図れ
る点にある。ＡＴＭは、音声、エンターテイメント（娯
楽）サービスまたはコンピュータ・トラフィックを含む
すべてのタイプのトラフィックを搬送するための単一の
伝送モードを提供する。

【０００５】本発明は、セル・サイズのような特定の実
施上の詳細事項にとらわれることなく一般的にＡＴＭシ
ステム（および他のシステム）に適用できるものであ
る。しかし、以下の説明において、ＣＣＩＴＴおよびＡ
ＴＭフォーラム（前者は主としてパブリック・ネットワ
ークに関するもので、後者はコンピュータ関連ユーザ・
ネットワークに関するものである）によって推進されて
いる現在進展中のＢ−ＩＳＤＮ ＡＴＭ規格を特に参照
する。

【０００６】事実、これら現在進展しつつある規格の範
囲においてさえ、各セルのヘッダ部分に含まれる情報の
意味論は、ネットワーク上でセルが（その末端か内部か
に）出現する場所とネットワーク終端システムにおいて
ＡＴＭセルを処理するために配置されるＡＴＭ適合層の
特性に依存して変わる。特記しない限り本発明の以下の
説明において記述するセルの形式は、ＡＡＬ５サービス
のためのＢ−ＩＳＤＮＵＮＩ(ユーザ・ネットワーク・
サービスUser Network Interface）である（ここで"Ａ
ＡＬ"は、ＡＴＭ適合層（ATM Adaption Layer）を指
し、"ＡＡＬ５"は、コンピュータ通信に適した接続指向
の可変ビット伝送速度非同期通信サービスを意味す
る）。

【０００７】図１は、上記のようなセルの形式をバイト
幅形式で示している。図に見られる通り、セルは、５バ
イト長のヘッダとユーザ・データの４８バイト長ペイロ
ードで構成されている。ヘッダ・フィールドは、次の通
りである。 −ＧＦＣ ４ビット 一般フロー制御(General Flow C
ontrol)フィールド −ＶＰＩ ８ビット 仮想経路識別子(Virtual Path I
ndicator)フィールド −ＶＣＩ １６ビット 仮想チャネル識別子(Virtual Ch
annel Indicator)フィールド −ＰＴ ３ビット ペイロード・タイプ(Payload Ty
pe)フィールド −ＥＯＰ ８ビット パケット終了(End of Packet)フ
ィールド −ＨＥＣ ８ビット ヘッダ・エラー・チェック(Head
er Error Check)フィールド ＶＰＩとＶＣＩはともに、特定リンク上のセルのための
仮想回線ラベルを形成し、このラベルは、セルが遭遇す
る次のネットワーク・ノードでセルの行先経路が定めら
れる基礎情報となる。一般的に、ＡＴＭ用語において、
仮想回線は、"仮想チャネル"と呼ばれ、ＶＰＩは、ある
リンク上の１つの仮想チャネル・グループを識別するも
のとみなされ、一方、ＶＣＩは該グループ内の特定の仮
想チャネルを識別するものである。

【０００８】ＥＯＰビットは、当該セルが、上位レベル
の適用業務データ・ユニット（パケット）を構成する一
連のセルの最後のセルであることを識別するために使わ
れる。このようにパケットの最後を明示する情報をセル
・ヘッダに保有することの利点は、１つの構成セルが消
失した場合、パケットを構成しているすべてのセルを破
棄することを可能にすることである。

【０００９】あるポートを経由してあるネットワーク・
ノードに到着するＡＴＭセルは、セル・ヘッダに記憶さ
れるＶＰＩとＶＣＩ情報および設定時に設定される文脈
情報に従って、経路を再指定（すなわちスイッチ）され
る。ＶＰＩとＶＣＩ情報は、変更され、セルは出力され
る。そのようなノードは、一般に、ＡＴＭスイッチと呼
ばれ、概念的にＮポートのスイッチ・コアを含む。この
Ｎポートのスイッチ・コアは、取り扱うセルに関し以下
の動作を実行する役目を有する。 −どのセルがどのチャネルに属するかを決定すること、 −セルの行先チャネルを決定しそこへ配送すること、お
よび、 −適切な出力ポートに対する複数のアクセス要求を仲裁
すること。 スイッチは、また、チャネル設定と管理機能を分担する
ある種のプロセッサ装置と、該スイッチのそれぞれの外
部ポートに接続されるリンクにスイッチ・コアをインタ
ーフェースさせるためのインターフェース回路とを含む
こともあろう。

【００１０】スイッチ・コアは一般に高帯域を持つよう
に設計され、そのため、該スイッチは、本来的かまたは
統計的かいずれにしても低域幅である複数のリンクをサ
ービスすることが可能である。この場合、複数のリンク
は、スイッチ・コアに供給される前にマルチプレクスさ
れ、反対に、スイッチ・コアの出力は、適切なリンクに
渡すためデマルチプレクスされる。

【００１１】図２は、ＡＴＭスイッチの既知の形式であ
り、該スイッチを通過するすべてのセルを一時的に記憶
するために共有メモリが使われている。更に詳細に言え
ば、多数の入力リンク４が、スイッチ・コア２にセルを
供給するマルチプレクサ（ＭＵＸ）１に接続され、該ス
イッチは、デマルチプレクサ（ＤＥＭＵＸ）３に出力セ
ルを出力し、それらセルはデマルチプレクサによって適
切な出力リンク５に分配される。一般に入力リンク４と
出力リンク５は対にされる。

【００１２】マルチプレクサは、各入力リンク４からの
セルをスイッチ・コア２に周期的に渡す。各セルは、分
割機構６によって、ライン７を通ってヘッダ変換機構１
０へ渡される該セルのヘッダと、ライン９上に出力され
るセル本体とに分割される。

【００１３】ヘッダ変換機構１０は、各ヘッダに含まれ
るＶＰＩ＋ＶＣＩ情報をマルチプレクサ１からライン８
を通って渡されるリンク識別情報とともに検査する。こ
の情報を基に、ヘッダ変換機構１０は適切なＶＰＩ＋Ｖ
ＣＩを持つ新しいヘッダを生成し、セル本体を搬送する
ライン９が接続している結合機構１２へライン１１を通
してこのヘッダを渡す。結合機構１２は、渡されたセル
・ヘッダと本体を再び結合してセルを作成し、該セルを
ライン１４に出力されるアドレスを用いて共有メモリに
記憶する。各出力リンク毎に、対応する出力待ち行列１
６がスイッチ・コア内に維持される。各セルが共有メモ
リに記憶されると、対応するアドレスが、そのセルにつ
いて該当する出力待ち行列１６に渡されるが、この出力
待ち行列の識別情報が、ヘッダ変換機構からライン１５
上に供給されることによって、該アドレスが正しい待ち
行列に記憶される。

【００１４】デマルチプレクサ３が、ライン１７上で出
力待ち行列１６への問い合わせ（インクワイアリ）を周
期的に行い、各出力待ち行列が対応する出力リンクに向
けられる次のセルのアドレスを出力することを可能にす
る。各待ち行列からのアドレス出力は、ライン１８によ
って共有メモリ１３に与えられ、このため、対応するセ
ルがライン１９上でデマルチプレクサ３に出力されるよ
うになる。次に、デマルチプレクサは、セルを適切な出
力リンク５へ向かわせる。

【００１５】

【発明が解決しようとする課題】上記の単純なアーキテ
クチャがもつ１つの問題は、これが、マルチキャスティ
ングに（すなわち、１つのセルが数多くの異なる出力リ
ンクに出力されるべき形態に）うまく適応しないことで
ある。例えば、該当する出力待ち行列のすべてにセルの
アドレスを記憶させることによって、マルチキャスティ
ングが達成されるとすれば、そのために、セル・アドレ
ス記憶が幾度も行われなければならないだけでなく、特
定のセルが予定のリンクすべてに出力されたことを確認
するメカニズムを実行しなければならず、これは容易で
はない。図２の配置の別の欠点は、セル出力リンクに向
けられるセル（複数）は、関連出力待ち行列について先
入先出法を用いて取り扱われるという点である。

【００１６】ＡＴＭスイッチの改良された実施方法の１
つは、International Switching Symposium, 1992にお
けるC. R. Kalmanek, S. P. Morganおよび R. C. Restn
ick IIIの３氏による"A High-Performance Queuing Eng
ine for ATM Networks(ＡＴＭネットワークのための高
能力待ち行列エンジン）"に記載されているＸｕｎｅｔ
スイッチである。このスイッチにおいては、各出力ポー
トは、それぞれ個別のメモリを持ち、該ポートに関連す
る出力ストリーム上に出力されるべきセル（複数）は上
記メモリに記憶される。しかし、出力ポートに供給され
るセル（複数）は、先入先出法で処理されず、ある種の
優先度に従ってスケジュールされる。さらに詳細に言え
ば、各出力ポートは、同じ出力ストリームすなわち同じ
ＶＰＩ／ＶＣＩ組合せと関連づけられるセル（複数）を
必要に応じて記憶するために使われる（永久割り当て
の）３２Ｋビット出力待ち行列を持つ。各待ち行列は所
定の待ち行列番号ＱＮを持ち、これらの待ち行列番号は
１６個の異なる優先度リストに形成される。各待ち行列
番号は、すべての優先度リストで一度だけ現れる。スケ
ジュール機構は、次に送り出すセルを決定する際に、優
先度リストを参照し、リストの先頭の最も高い優先度を
持つ待ち行列番号を取り出す。次に、この待ち行列番号
は、対応するセル待ち行列にアクセスするため使用さ
れ、その待ち行列の先頭にあるセルが出力される。次い
で、待ち行列番号は、それが取り出されたものと同じリ
ストに戻されるとは限らないが、優先度リスト（複数）
に再回付される。

【００１７】Ｘｕｎｅｔスイッチは柔軟なスケジュール
機能を提供する。しかしながら、Ｘｕｎｅｔでは、マル
チキャスティングに関して、マルチキャストされるべき
セルの各々を、関連する制御データとともに、対応する
回数複製しなければならない。

【００１８】

【課題を解決するための手段】本発明に従えば、各々が
パケット本体を有する複数のパケットからなる入力スト
リームを少なくとも１つ受け取り、該入力ストリームの
複数パケットのパケット本体を複数の出力ストリームの
パケットへ複製することによって、複数のパケット出力
ストリームとして前記入力ストリームをマルチキャステ
ィングするための装置が提供される。該装置は、パケッ
トを受け取り、各パケットがどの入力ストリームに属す
るかを判断するための入力手段と、前記入力手段によっ
て受け取られたパケットのパケット本体、および受け取
られたパケット本体を受け取った順序で順序付けするた
めに使用される各入力ストリーム毎の順序データ・セッ
トを記憶するための記憶手段であって、新たなパケット
本体が記憶されると、該パケットが属する入力ストリー
ムの前記順序データ・セットを前記入力手段の判断に従
って更新する入力制御手段と、出力ストリーム上に送出
されるべき次のパケット本体を識別するため、各出力ス
トリーム毎に対応する入力ストリームの順序データ・セ
ットを参照する順序位置識別子を維持する出力制御手段
とを有する、記憶手段と、前記出力ストリーム上への出
力をスケジュールするため前記記憶手段の出力制御手段
と連係して現在スケジュールされている出力ストリーム
上へ次に出力すべきパケット本体を識別し、該識別した
パケット本体を取り出し前記現在スケジュールされてい
る出力ストリーム上へ出力するための出力手段と、を備
える。上記構成によって、出力ストリームの待ち行列
は、受け取られた入力ストリーム・パケットのリスト上
へマップされ、これにより、効率的かつ柔軟な制御構造
が提供される。

【００１９】好ましくは、前記パケット本体と前記順序
データ・セットは、前記記憶手段に別々に記憶され、前
記順序データ・セットは、それぞれ対応するパケット本
体をポイントするパケット本体ポインタと次のエントリ
をポイントする次エントリ・ポインタとを各々が持つパ
ケット詳細エントリのリストを含む。この場合、新たな
パケット本体が記憶されると、前記入力制御手段は、当
該パケットに対応する前記リストのパケット詳細エント
リのパケット本体ポインタを新たに記憶されたパケット
本体をポイントするようにセットすることによって、前
記リスト中の対応するパケット詳細エントリをセットア
ップする。各出力ストリーム毎に前記出力制御手段によ
って維持される順序位置識別子の各々は、当該出力スト
リームに関し次に送出されるべきパケット本体のための
パケット詳細エントリをポイントする。

【００２０】パケット詳細エントリがセットアップされ
る際に、該パケット詳細エントリが保有されている前記
パケット詳細リストに関連する入力ストリームからマル
チキャストされるべき出力ストリームの数を示す値に前
記入力制御手段によってセットされるマルチキャスト・
カウント項目をパケット詳細エントリの各々が持つよう
に構成することには利点がある。前記出力制御手段は、
前記出力手段が対応するパケット本体を出力する度毎に
該パケット本体がすべての該当出力ストリーム上へ出力
されるまで、前記パケット詳細エントリのカウント項目
を減分し、最後に、前記リストから当該エントリを削除
する。

【００２１】一般的に、各入力ストリームは、対応する
入力識別子によって識別される。前記入力手段は、新た
に受け取るパケットが属する入力ストリームを識別する
入力識別子を該パケットに付与する。さらに、前記記憶
手段の入力制御手段は、前記リストの各々の最後部をポ
イントするリスト・ポインタを保持し、各入力識別子
と、入力識別子によって識別される入力ストリームに関
連する前記リストをポイントする前記リスト・ポインタ
との間の関連性を保持する。

【００２２】好ましくは、前記リストの各々は、パケッ
ト関連情報を持たない最後部エントリを含み、前記入力
制御手段によって保持されるリスト・ポインタは、前記
最後部エントリをポイントするように構成される。この
場合、新たなパケット本体が記憶される際に、前記入力
制御手段は、該当するリストへ新たな最後部エントリを
追加し、それまで最後部であったエントリを新たなパケ
ット本体のためのパケット詳細エントリとして使用し、
制御手段は、該リストのリスト・ポインタをそれに応じ
て更新する。

【００２３】各出力ストリームは対応する出力識別子に
よって識別される。前記出力手段は、前記出力識別子を
基に出力ストリームの出力スケジュールを行い、対応す
る出力識別子を出力することによって、次にスケジュー
ルされる出力ストリームを識別する送出制御手段を含む
ようにすることには利点がある。この場合、前記記憶手
段の出力制御手段は、各出力識別子と、該出力識別子に
よって識別される出力ストリームに関する順序位置識別
子との間の関連性を維持し、出力手段によって出力識別
子を付与されると、出力制御手段は、該関連性を活用し
て当該出力ストリームに関し次に出力されるべきパケッ
ト本体のためのパケット本体ポインタを取り出す。

【００２４】好ましくは、前記送出制御手段は、スケジ
ュール手段と該スケジュール手段に出力識別子を導出す
るための導出手段とを含む。該スケジュール手段は、前
記出力識別子を基に出力ストリームの出力スケジュール
を行い、次に出力すべき出力ストリームに対応する出力
識別子を出力し、その後そのストリームを該スケジュー
ル手段から取り除く。前記導出手段は、入力手段による
少なくともいくつかの新たなパケットの受領に応答し
て、それらパケットが属する入力ストリームに関連する
少なくともいくつかの出力ストリームの出力識別子を前
記スケジュール手段に導出する。前記スケジュール手段
において出力識別子が任意のある時点でただ１度だけ出
現するように送出制御手段は構成され、該送出制御手段
は、前記スケジュール手段によって最後に出力される出
力識別子に関連する順序データ・セットの状態に応答し
て、該順序データ・セットが当該出力ストリーム上に送
出されるべきパケット本体がなお存在することを標示す
る場合、前記スケジュール手段に当該出力識別子を戻
す。

【００２５】本発明の装置の１つの好ましい実施例にお
いて、前記パケット本体は各々、前記記憶手段において
ただ一度だけ記憶され、前記順序データ・セットは、対
応するパケット本体をポイントするポインタを含むエン
トリを持ち、該エントリのそれぞれは、同時に使用され
る順序データ・セット（複数）においてただ一度だけ存
在し、各出力ストリームは、それぞれの出力識別子によ
って識別され、前記出力手段は、出力識別子を基に出力
のスケジュールを行う送出制御手段を含み、前記出力識
別子の各々は、前記送出制御手段の中で任意の一時点で
一度以上は存在しない。本発明は、（各パケットが固定
長セルである）マルチキャスティングＡＴＭスイッチの
実施に特に適している。

【００２６】

【実施例】

アーキテクチャの概要 以下に記述するＡＴＭスイッチは、高帯域、Ｎポートの
スイッチ・コアを備え、このＮポートのスイッチ・コア
は、スイッチ・コアのポートそれぞれに関連付けられる
マルチプレクサ／デマルチプレクサ機構を介して低速リ
ンクとインターフェースされる。スイッチ・コアは、１
度に１つのポートを処理するため周期的にポートをサー
ビスして新しいセルを持ち込む。従って当アーキテクチ
ャで実施されるマルチプレクサ／デマルチプレクサに２
つのレベル（当然Ｎ＝１の場合を除いて）が存在する。

【００２７】更に具体的に図３を参照して述べれば、本
発明を実現するスイッチは、大きく見て３タイプの主要
ブロックから構成されている。中央には、Ｎポートのス
イッチ・コア２０があり、スイッチ・コアの各ポート２
１は、例えば６２２Ｍビット／秒という予め定められた
速度で動作する。アダプタ・カード２２が、各ポート２
１に接続している。アダプタ・カード２２の各々は、多
数の比較的低速の外部スイッチ・ポート２３をスイッチ
・コアのポートへインターフェースする（図でＩ／Ｆと
表示）。最後に、プロセッサ装置２４があって、これ
は、信号生成と仮想チャネル設定機能を実行する。

【００２８】本発明のスイッチの説明の目的のため、ス
イッチ・コアのポートは、６２２Ｍビット／秒で動作す
るものとするが、上記特定のポート速度は本発明にとっ
て必須のものではなく、それより低いまたは高い速度も
可能である点は認識されるべきであろう。

【００２９】本スイッチのアーキテクチャは、「すべて
共有」のアーキテクチャである。これは、いかなる資源
も特定ポートやバッファに占有されず、論理部分は中心
に集められていることを意味する。従って、アダプタ・
カードは、殆どバッファ機能と知能を備えていない。

【００３０】共通のマスタ・クロック２５がすべての３
つの主要ブロック（スイッチ・コア２０、アダプタ・カ
ード２２、プロセッサ２４）へクロック信号を送り、局
所スレーブ・クロック２６が適切な局所クロック信号を
生成する。この配置は、クロック速度が予め定められた
一定の関係を有することを保証する。ライン２７は、プ
ロセッサからのグロ―バル同期化信号をプロセッサ・ブ
ロック２４からスイッチ・コア２０とアダプタ・カード
２２へ送り、動作開始時点における各ブロックの動作を
同期化させる。

【００３１】以下の３つの節において、３つの主要ブロ
ックについて詳細な説明を行う。Ｎポート・スイッチ・コア２０ 図４には、Ｎポートのスイッチ・コア２０のブロック図
が示されていて、図に見られるように、スイッチ・コア
は、一般に対となってスイッチ・コアのポートを構成す
る入力／出力ポート３７、３８、セル本体共有メモリ３
１、空きアドレス・リスト・メモリ３２、コントローラ
３３、および、コントローラとの間で送受信されるセル
のＡＴＭ適合層およびその他高位通信層処理を実行する
ための通信ブロック３４（これにより当該スイッチが一
部をなすネットワーク上でコントローラがセルを通信す
ることが可能となる）を含む。

【００３２】スイッチ・コアの動作は、非常に単純であ
る。Ｎ入力ポート３７は厳密な順序で一度に１つのセル
をサービスされる。１つのセルが入力ポートの１つに到
着すると、ファブリック（送受信機構、以下ファブリッ
クという）３０が、空きアドレス・リスト・メモリ３２
から取り出したアドレスを用いて、セル本体をセル本体
共有メモリ３１に書き込む。このアドレスは、また、当
該セルのヘッダとともに、コントローラ３３に渡され
る。入力ポート３７が固定的順序でサービスされるた
め、コントローラ３３は、ヘッダの到着時間からセルの
発信ソース（入力ポート）を特定することができる。

【００３３】コントローラ３３は、到着セルのヘッダと
セル本体アドレスとを記憶し処理する。コントローラは
また、（後述する）待ち行列モデルとスケジュール規則
を基に各出力ポート３８上にどのセルを次に送信すべき
かを決定する。セルを送信するため、コントローラは、
当該セルの本体が記憶されているアドレスと当該セルの
ヘッダとを出力する。ファブリック３０は、セル本体共
有メモリ３１からセル本体を読み取り、それをヘッダと
組み合わせてセルを作成し、このセルを出力ポートに送
出する。出力ポートもまた固定順序でサービスされるの
で、コントローラがヘッダとアドレスを送出する時間に
よって、セルの宛先は決定される。アダプタ・カード２
２が接続するスイッチ・コアの主ポート（入力／出力ポ
ート対３７，３８）の他に、ファブリック３０は、２つ
の低速ポートをサポートする。その１つは、セルを送受
信するためプロセッサ２４によって使用されるプロセッ
サ・ポートであり、もう１つは、通信ブロック３４を通
してフロー制御セルを送受信するためにコントローラに
よって使用されるコントローラ・ポートである。

【００３４】セル本体共有メモリ３１とコントローラ３
３の帯域幅は、ポートの最大速度ですべての入力ポート
３７からセルを受け取り、すべての出力ポート３８にセ
ルを送り出すことを実施するのに十分なものである。ス
イッチ・コア２０の構成エレメントのクロック動作は、
局所クロック機構２６によって制御される。

【００３５】スイッチ・コア動作のタイミングをより詳
細に考察すると、所与のスイッチ・コアの主ポート速度
（６２２Ｍビット／秒）での連続的セル到着の間隔をＴ
とすれば、Ｎポートのスイッチ・コアに関して、ファブ
リック３０は、期間Ｔ毎に、Ｎ個のセルを、すなわち、
スイッチ・コア入力ポート３７の各々から１つのセルを
受け取る能力を持たなければならない。同様に、該ファ
ブリックは、期間Ｔ内にＮ個のセルを、すなわち、出力
ポート３８の各々毎に１つのセルを送信する能力を持た
なければならない。ファブリック３０はまた、プロセッ
サ・ポートとコントローラ・ポートを経由するセルの伝
送を処理する能力を有していなければならない。

【００３６】ファブリックは、複数のシフト・レジスタ
を基本的に含み、このシフト・レジスタでのシフトによ
って、セルの転送が、主スイッチ・ポートを経由して、
すべてのポートに対して同時に実行される。ファブリッ
ク３０のシフト・レジスタと共有メモリ３１との間のセ
ル本体データの転送とコントローラ３３とのセル・ヘッ
ダの転送は、各ポートを順番に取り扱う所定周期の転送
に従ってシフト・レジスタとの並列転送によって実行さ
れる。

【００３７】スイッチ・コアのポートを通して各セルを
転送するために必要となる一般的プロセスは、先ず、セ
ル・ヘッダがファブリックにシフトされ、セル本体が続
くというものである。セル本体がシフトされている間、
セル・ヘッダは、コントローラへ送出され、引き続くセ
ル本体のメモリ３１への転送の間に、当該ポートに関す
る次のセルのヘッダが、ファブリックにシフトされる。
セルの出力に関して、同様であるが反対のプロセスが行
われる。

【００３８】セル本体のメモリ３１への転送に関する限
りは、転送サイクルは、単純に各主スイッチ・ポートを
順番に進む（例えば入力ポート３７が４個、出力ポート
３９が４個ある場合、転送サイクルは、先ず各入力ポー
トをサービスしてセル本体データをメモリ３１へ転送
し、次に各出力ポートをサービスしてデータをメモリ３
１からファブリックへ転送する）。メモリ３１とコント
ローラ／プロセッサ・ポートに関連付けられたシフト・
レジスタとの間のセル本体データの転送は、スイッチ・
コアの主ポートに関するセル転送サイクルのうちの予め
定められた冗長部分においてファブリックによって取り
扱われる。

【００３９】ファブリック３０とコントローラ３３との
間のセル・ヘッダの転送は、コントローラ３３が逐次ヘ
ッダを受け取り出力することができる（コントローラが
その処理を逐次遂行する）ことを前提に、セル本体の転
送と同様の転送サイクルをとることができる。したがっ
て、コントローラ／プロセッサ・ポートは、コントロー
ラによって実行される全般ポート・サービス・サイクル
において、それ自身のスロット（時間間隔）を割り当て
られなければならない。もちろん、コントローラ／プロ
セッサ・ポートは、スイッチ・コアの主ポートのように
頻繁にサービスされることはなく、一般に、プロセッサ
／コントローラ・ポートが主ポートの１／ｎの速度で動
作するとすれば、プロセッサ／コントローラ・ポート
は、主ポートのｎ回のサービス毎に一度だけサービスさ
れる。結果として、全般ポート・サービス・サイクル
は、Ｐ１からＰ４の４つの主ポートを持つスイッチ・コ
アに関して図５で示されるようになり、コントローラ３
３へのヘッダの入力とコントローラからのヘッダの出力
との両方に適合する（実際には、サイクルは、入出力に
関して同じである必要はないが、一般的にはそのように
なる）。

【００４０】コントローラ３３に渡されるセル・ヘッダ
は、セル本体をメモリ３１に記憶するために使われるア
ドレスによって、その対応するセル本体と関連づけら
れ、これらのアドレスは、ヘッダ・データとともにコン
トローラ３３に記憶される。セル本体が記憶されるアド
レスは、正しいヘッダとともに記憶されることを保証す
るため適切なタイミングでコントローラ３３に供給され
なければならない点は認識される必要がある。

【００４１】以下に説明されるように、スイッチ・コア
の主ポートを通して供給される特定のセルが空のセル
（さらに正確にいえば無視されるべきセル）である可能
性があり、この条件は、セル・ヘッダのＶＰＩとＶＣＩ
の値がゼロにセットされることによって示される。この
ようなセルの存在は、セル本体のメモリ３１への転送ま
たはセル・ヘッダのコントローラ３３への転送の処理を
変えることはなく、コントローラ３３は、セル・ヘッダ
のＶＰＩとＶＣＩがゼロであることを発見次第、セル本
体が記憶される関連アドレスを空きアドレス・リスト・
メモリ３２へ単に戻すだけであり、メモリ３１それ自体
においてなにかの措置を講ずる必要はない。

【００４２】アダプタ・カード２２ 各アダプタ・カードは、対となっている多数の外部入力
／出力ポートをスイッチ・コアの１つのポートに結合す
る。１つのアダプタ・カード上の外部入力／出力ポート
（複数）は、複数リンクの帯域幅の総和がスイッチ・コ
アのポート速度より小さいことを前提に、それらリンク
の任意の組合せで構成することができる。例えば、スイ
ッチ・コアのポート速度が６２２Ｍビット／秒であれ
ば、アダプタ・カードは、１２個の５１Ｍビット／秒ポ
ート、または４個の１５５Ｍビット／秒ポート、また
は、３個の１５５Ｍビット／秒ポートと１個の１００Ｍ
ビット／秒ポートと１個の５ｌＭビット／秒ポートの混
合のいずれかを含むことができる。

【００４３】アダプタ・カードの動作は、非常に単純で
ある。ほとんどの場合、アダプタ・カードはそれが扱う
セルの内容を見ることはない。その１つの例外は、各セ
ルのヘッダ・エラー・チェック（ＨＥＣ）フィールドで
あり、それは、送信されるセルに関してはアダプタ・カ
ードによって生成され、受信されるセルに関してはアダ
プタ・カードによってチェックされる。もしもＨＥＣが
到来するセルに関しエラーを示していれば、アダプタ・
カードは該セルのＶＰＩとＶＣＩフィールドをゼロにセ
ットすることによって該セルを空セルに変える。

【００４４】図６に示されているアダプタ・カード３２
の例では、５つの外部低速ポートＡからＥがスイッチ・
コアの１つのポートにインターフェースするように設計
されている。明示の目的のため、ポートＡのコンポネン
トのみが図示されている。アダプタ・カード２２は以下
のエレメントを含む。 −ポートＡからＥの各々に対するそれぞれの物理層／フ
レーム機構（ＰＨＹＳ）４０。機構４０は、上述のヘッ
ダ・エラー・チェック機能を実行する。 −ポートＡからＥの各々の入力側に対する小規模の（セ
ル２つ分の）入力先入先出機構（ＦＩＦＯ）４１。この
ＦＩＦＯは、入力ポートの転送速度をスイッチ・コアの
ポートに合致させる。 −対応する入力ＦＩＦＯ４１の内容が１個のセルに等し
い分量以下であることを検出するための入力検出機構４
２。 −ポートＡからＥの各々の出力側に対する小規模の出力
先入先出機構（ＦＩＦＯ）４３。このＦＩＦＯは、スイ
ッチ・コアのポートの転送速度を出力ポートのそれに合
致させる。 −対応する出力ＦＩＦＯ４３の内容が１つのセルに相当
する分量を越えることを検出するための出力検出機構４
４。 −入力ポートの各々からのセルをスイッチ・コア入力ポ
ート３７へマルチプレクスする時分割マルチプレクサ４
５。セルは、入力ポート・ロータ機構４６に保持される
所定のポート順で周期的に送られる。ポート・ロータ周
期の開始は、グロ―バル同期化信号によって指示され
る。 −対応するスイッチ・コア出力ポート３８からセルを取
り出し、それらを適切な出力ポートＡからＥへ送るデマ
ルチプレクサ４７。セルは、グロ―バル同期化信号に同
期化されるプログラム可能出力ポート・ロータ機構４８
に保持される所定の順序で到着する。 −局所クロック２６。

【００４５】一方でのマルチプレクサ４５とデマルチプ
レクサ４７との間の、他方ではそれらとスイッチ・コア
のポートとの密接な機能的関連性のために、マルチプレ
クサ４５とデマルチプレクサ４７は、スイッチ・コアの
ファブリック３０との間のセルの転送を同期化させるた
め、スイッチ・コアのポートから供給されるクロック信
号を使用する。

【００４６】スイッチ・コアのポートは、それに関連付
けられる外部ポートの累積速度より若干速い速度で転送
動作を行う（上記外部ポートの外側はそのようにセット
されたクロック信号を局所クロック２６から受け取
る）。このようにすることの１つの理由は、外部ポート
に接続するリンクの実際の速度をその公称値から変動す
ることができるようにするためである。スイッチ・コア
のポートのこのような速度超過は、入力ＦＩＦＯが、満
たされるより速く空にされることを意味する。具体的に
は、あるＦＩＦＯ４１の内容量が、１つのセルに相当す
る量以下の場合、入力検出機構４２はマルチプレクサ４
５に信号を送り、空セル挿入機構４９をして空セルを生
成し適当な時間にコントローラへ送るようにさせ、入力
ＦＩＦＯは再び収納を始める。

【００４７】反対に、出力ＦＩＦＯ４３は空にされるよ
り速く満たされる。これは、関連出力検出機構４４が関
連するＦＩＦＯ４３の内容量が１つのセルより多くなる
ことを検出し、コントローラ３３へ相応の標識を送信す
ることによって取り扱われる。この標識を、対応する外
部ポートへセルを送信する準備をしているコントローラ
３３が検知すると、該コントローラは、外部ポートへ空
セルを送る。デマルチプレクサ４７の機構５０はこの空
セルを検出し削除するため配置され、ＦＩＦＯ４３は空
にされる。

【００４８】機構４６と４８に記憶されるポート・ロー
タによって確立される外部ポートのサービス順序を次に
考察すると、明らかに、より高速のポートは、より低速
のポートよりも一層頻繁にサービスを必要とする。一般
的意味において、最低速度のセル間隔が、ポート・ロー
タの全般的サイクル・タイムをセットするため用いら
れ、この最低速度ポートは、上記サイクル中一度だけサ
ービスされることを必要とし、一方、より高速のポート
は、２回以上のサービスを必要とする。図７は、図６の
アダプタ・カードに関する可能なポート・ロータを図示
している。関連するスイッチ・コアのポートの各セル期
間（ピリオド）Ｔ毎に、ポート・ロータに従って、１つ
のセルが、外部ポート（ＡからＤ）からスイッチ・コア
のポートへ、また、スイッチ・コアのポートから外部ポ
ート（ＡからＤ）へ、転送される。

【００４９】プロセッサ プロセッサ装置２４は、接続要求を受け取り、コントロ
ーラ３３中のデータ構造を処理することによって、仮想
チャネル接続設定と管理を実行する。プロセッサはま
た、電源投入時にコントローラ・データ構造を初期化す
る。

【００５０】これらの機能を達成するためプロセッサ装
置２４はスイッチ・コアに対するインターフェースを２
つ有する。第１は、スイッチ・ファブリックのプロセッ
サ入力／出力ポートを通してのセル・インターフェース
であり、これにより、プロセッサがあたかもアダプタ・
カード上の入力／出力ポートの１つに接続しているかの
ように、セルを送受信することが可能となる。

【００５１】第２のインターフェースは、コントローラ
自体に直接かかわるもので（図４参照）、プロセッサが
コントローラの内部データ構造にアクセスすることを可
能とし、そのため、仮想チャネル・データを設定し修正
することができる。空のセルを受け取ったためコントロ
ーラがアイドル状態の間、プロセッサはコントローラに
アクセスする。十分な空セル（複数）が受け取られるこ
とを保証するため、スイッチ・コアは、入力／出力ポー
トに対処するため必要となる速度より若干（約１０％）
速く動作し、この結果、アダプタ・カードＦＩＦＯ４１
は周期的にそのしきい値（１つのセル相当量）以下に内
容を減らし、空セル挿入機構４９を動作させる。

【００５２】プロセッサはコントローラのすべてのデー
タ構造に対し全面的なアクセスを行うが、セル本体共有
メモリへのアクセスは行わない。

【００５３】初期化と接続を実行する際のプロセッサ装
置２４の一般的動作は従来技術の既知の方法に従うもの
であるから、これ以上の説明は行わない。プロセッサ装
置２４によって設定され修正される実際のコントローラ
・データ構造の識別と特性は、以下のコントローラにつ
いての説明から明白になる。

【００５４】コントローラの概念と概要 コントローラ３３を具体化するために使用されるデータ
構造とプロセスを詳細に記述する前に、その動作に関わ
る主な概念を、図８を参照しながら考察する。以下の説
明で明白になる通り、マルチキャストがコントローラで
取り扱われる方法は、アーキテクチャ全体にとって核心
をなすものである。

【００５５】外部ポート・ロータ どの外部（アダプタ・カード）ポートからセル・ヘッダ
が受け取られたかを知ることは、各ヘッダ中の（ＶＰＩ
＋ＶＣＩ）情報がリンク単位でのみユニークであるた
め、コントローラ３３にとって不可欠である。従って、
外部ポート識別は、当該スイッチを経由の特定の通信に
適切なものとしてセルをユニークに識別するために必要
である。コントローラに適切な外部ポート識別を通知す
る１つの方法は、アダプタ・カードが各セル・ヘッダに
タグを付けることである。しかし、各アダプタ・カード
がその関連外部ポートをサービスする順番とこれらのア
ダプタ・カードが対応するスイッチ・コアのポートを通
してサービスされる順番の両方が、あらかじめ定められ
ているので、本発明のコントローラでは別の方法を使う
ことが可能である。従って、本コントローラにおいて
は、セル・ヘッダに関連付けられる外部ポート識別は、
ヘッダが受け取られる時間を基にコントローラによって
決定される。更に云えば、セル・ヘッダがスイッチ・コ
アに接続するすべてのアダプタ・カードの外部ポートか
ら受け取られる順番を標示する外部ポート・ロータが取
り出され、その後、コントローラ３３とマルチプレクサ
４５は、前述のグロ―バル初期化信号によって初期的に
同期化されているので、コントローラ３３が、アダプタ
・カードのマルチプレクサ４５の動作との調整を図りな
がらこのロータにアクセスする。外部ポート・ロータそ
れ自体は、図５で示される（セル・ヘッダがスイッチ・
コアのポートからコントローラに渡される順番を示す）
スイッチ・コアのポートのサイクルと各アダプタ・カー
ドに関する外部ポート・サービス（図７参照）との組合
せである。この組合せは、対応するスイッチ・コアのポ
ートがスイッチ・コアのポートのサイクルに出現する度
毎に、アダプタ・カードに関し次のエントリを外部ポー
トのサービス・サイクル上にとることによって実効を生
じる。かくして、アダプタ・カードに接続するスイッチ
・コアのポートＰ１を持つ図５のポート・サイクルを有
するスイッチ・コアに関して、図５のサイクルでのポー
トＰ１の連続的サービスは、図７のサイクルに従った外
部ポートＡからＥの連続的サービスと関連づけられる。

【００５６】外部ポート・ロータは、当然、スイッチ・
コアに接続しているアダプタ・カードのポート構成に依
存する。このため、外部ポート・ロータは、スイッチの
動作開始時にプロセッサが各アダプタ・カードを調べて
その外部ポート・サービス・サイクルを見出すことによ
って決定される。次いでプロセッサ装置２４は、コント
ローラ３３の適切なデータ構造６０Ａに上記ロータを記
憶し、コントローラが必要に応じてロータにアクセスす
ることができるようにする。

【００５７】外部ポート・ロータは、それが受け取る新
しいセル・ヘッダ各々のソースをコントローラが判定す
るために必要とされるのみならず、外部ポートがスイッ
チ・コア出力を行うことができる所定の順序でヘッダの
出力を調整する（これは、アダプタ・カード上のファブ
リック３０とデマルチプレクサ４７の結合動作によって
決定される）ためにも必要とされる。既に注記のとお
り、ポートが入力と出力に関しサービスされる順番は必
ずしも同じである必要はないが一般的には同じである。
本発明の場合においては、外部ポート・ロータの同じ一
般的形式が、入力と入力とに使用される。図８において
外部ポート・ロータは６０Ａと６０Ｂとして示されてい
る。

【００５８】マスタＶＣＮと出力ＶＣＮ 本発明のスイッチにおける関連セルのフローをユニーク
に識別するため、仮想チャネル番号（ＶＣＮ）がコント
ローラによって使われる。どの入力仮想チャネルも"マ
スタＶＣＮ"と呼ばれるそれ自身のＶＣＮを持ち、どの
出力仮想チャネルも、それ自身の"出力ＶＣＮ"を持つ。
従って、本スイッチによる各ユニキャスト（単一キャス
ト）接続に関しては、１つのマスタＶＣＮと１つの出力
ＶＣＮが存在し、一方、各マルチキャスト接続グループ
毎に、１つのマスタＶＣＮと複数の出力ＶＣＮが存在す
る。ユニキャストについては、マスタＶＣＮを出力ＶＣ
Ｎとしても使用する便法があり、マルチキャストの場合
でも、便法として、マスタＶＣＮを出力ＶＣＮの最初の
１つとして使用することができる。

【００５９】マスタＶＣＮは、セルを送り込む外部ポー
トの識別と組み合わせてセル・ヘッダの（ＶＰＩ＋ＶＣ
Ｉ）から取り出される。最初に、コントローラ３３に渡
される各セル・ヘッダがそのマスタＶＣＮを決定し（図
８のブロック６１参照）、次に、このマスタＶＣＮが、
コントローラにおけるヘッダの待ち行列を制御するため
に使われる。出力ＶＣＮは、接続を設定する際にプロセ
ッサ装置によって割り当てられ、出力の待ち行列化とス
ケジュールを実行するために使用される。出力ＶＣＮ
は、コントローラの適切なデータ構造においてその対応
するマスタＶＣＮと関連づけられ、そのため、両方向、
すなわち、マスタＶＣＮから対応する出力ＶＣＮへと出
力ＶＣＮを対応するマスタＶＣＮへと、変換することが
可能となる。

【００６０】２つのコントローラ経路 図８に示されようにコントローラ３３に２つの経路があ
る。１つは、セルの詳細（すなわち、各セルに関し、一
定のセル・ヘッダ・データおよび対応するセル本体アド
レス）を待ち行列に入れるための経路であり、他方は、
コントローラからのセル・ヘッダの出力を制御するため
出力ＶＣＮを待ち行列に入れ、スケジュールするための
経路である。

【００６１】セル詳細経路−この経路は、セル・ヘッダ
のマスタＶＣＮの検索の後、当該セルのセル詳細を記憶
できるかあるいは破棄すべきかをチェックするための監
視ブロック６２と、セル詳細待ち行列ブロック６３と、
出力されるべき次のヘッダに関するセル詳細をブロック
６３から受け取り、（新しいＶＰＩ＋ＶＣＩを検索する
ことを含み）新しいヘッダを生成し、その新しいヘッダ
と対応するセル本体のアドレスとを出力する出力ヘッダ
生成ブロック６４とを含む。同じマスタＶＣＮを持つセ
ル（すなわち同じＶＣソースからのセル）のセル詳細
は、ブロック６３において記憶される同じリスト６５の
待ち行列にすべて入れられる（各セルのセル詳細はそれ
ぞれのリスト・エントリとしてリスト６５に記憶され
る）。リスト６５は接続の設定の際プロセッサ装置によ
って空のリストとして作成される。各リスト毎に、セル
詳細入力制御６６は、リストの最後部（エントリが追加
される場所）をポイントする作成者ポインタ６７と、リ
スト６５が空であるか否かを示す空きフラグとを維持す
る。（上記リスト６５は、順序データ・セットとも呼ば
れる）。

【００６２】各リスト６５の先頭には、当該マスタＶＣ
Ｎに関する到来セル・ストリームに関してなお送出され
るべき最も古いセル詳細についてのセル詳細エントリが
ある。ユニキャストＶＣの場合は、先頭リスト・エント
リは、唯一の出力ＶＣのため出力されるべき次のセルを
識別する。この先頭エントリは、セル詳細出力制御６９
によって当該出力ＶＣＮのため記憶される順序位置識別
子すなわち使用者ポインタ６８によってポイントされ
る。マルチキャストの場合は、当然各入力ストリーム毎
に複数の出力ＶＣがあり、セルを出力する際に対応する
リスト６５に応じて、各出力ＶＣ毎にその進行を追跡す
ることが必要である。これは、各出力ＶＣＮに関連付け
られるそれぞれの使用者ポインタ６８を供給することに
よって達成される。実際に、それぞれのセル詳細待ち行
列７０が、各出力ＶＣＮに対して保持され、この待ち行
列７０は、対応する使用者ポインタ６８によってポイン
トされている待ち行列の先頭と、当該マスタＶＣＮに関
する作成者ポインタによってポイントされている待ち行
列の最後部を持つリスト６５へマップされる。各マスタ
ＶＣＮに関連付けられるそれぞれのセル詳細リスト６５
と、出力ＶＣＮに関しリスト６５上へマップされるそれ
ぞれの待ち行列７０を持つというこの概念は、セル詳細
待ち行列ブロック６３の動作において重要なものであ
る。

【００６３】待ち行列７０の先頭エントリが出力制御６
９によって出力され、その結果対応する出力ＶＣＮのセ
ルが出力されると、待ち行列７０に関する使用者ポイン
タ６８は、待ち行列からそのエントリを除外するように
更新される。リスト６５の先頭エントリが、リストにマ
ップされるすべての待ち行列７０から除外されると、こ
のエントリは解放され、対応するセル本体アドレスが出
力制御６９によって空きアドレス・リスト３２上に戻さ
れる。

【００６４】出力ＶＣＮ送出制御経路−適切な外部スイ
ッチ・ポートを通して本発明のスイッチからセルを出力
する順序は、出力仮想チャネルに関して設定された出力
ＶＣＮを基に動作する送出制御経路によって決定され
る。以下にさらに詳細に説明するが、リスト６５が空き
から空きでない状態へ変化するときにかならず待ち行列
ブロック６３の入力制御６６によってそれ自身始動され
る出力ＶＣＮ送出始動ブロック８２によって、出力ＶＣ
Ｎはこの経路へ導入される。ブロック８２を始動するこ
とには、当該リストのマスタＶＣＮを当ブロックに渡す
ことが含まれる。始動ブロック８２は、このマスタＶＣ
Ｎを該マスタＶＣＮに関連する出力ＶＣＮに変換する。
これらの出力ＶＣＮは、直前に空でなくなったリスト６
５にマップされる待ち行列７０を有するＶＣＮである。
従って、これら出力ＶＣＮは、セルが送出可能な状態と
なった仮想チャネルを表す。始動ブロック８２は、送出
制御経路へ（特に資格制御ブロック７７へ）これら出力
ＶＣＮを導入する。一旦出力ＶＣＮがこの経路に導入さ
れたならば、その出力ＶＣＮは、対応するセル詳細待ち
行列７０が当該出力ＶＣＮに関して送出すべきセルがな
くなったことを標示するまで、周期的にセルの送信を促
進しながら経路の中を循環する。

【００６５】送出制御経路の主要コンポーネントは、資
格制御ブロック７７とスケジュール・ブロック７５であ
る。セル出力の実際のスケジュール決めは、各外部ポー
トに関するそれぞれの待ち行列構造（ブロック７６参
照）を維持するケジュール・ブロック７５によって実行
される。これら待ち行列構造の各々は、対応する外部ポ
ートに関連づけられ、少くとも１つのセルが送出できる
状態にあるすべての出力仮想チャネルの出力ＶＣＮを待
ち行列に入れるために使用される。仮想チャネルは、
（後述の"停止ビット"により一時的に送出が禁止されて
いない限り）対応する出力ＶＣＮ待ち行列７０中に少な
くとも１つのエントリがあり、また、該仮想チャネルが
（下記に説明されるように）送出のためのクレジットを
（そのようなクレジットが必要な場合）有しているなら
ば、送出資格のある１つ以上のセルを持つ。

【００６６】出力仮想回路が1つまたは複数の送出有資
格セルを持つ時点を判定し、そのように判定したとき、
該当する待ち行列構造に入れるためスケジュール・ブロ
ック７５へ対応する出力ＶＣＮを渡すのは、資格制御ブ
ロック７７の仕事である。従って、これら待ち行列構造
は、"有資格の"出力ＶＣＮを待ち行列に入れる構造とみ
なすことができる。有資格出力ＶＣＮを適切な待ち行列
構造上に入れることは、各出力ＶＣＮに関し適切な待ち
行列構造の識別情報をブロック７７のテーブル８１に記
憶することによって行われ、この情報は、各出力ＶＣＮ
とともにブロック７５へ渡される。

【００６７】資格制御ブロック７７と関連するブロック
８０、８２の動作は、更に後述されるが、ここで、スケ
ジュール・ブロック７５の待ち行列構造に有資格出力Ｖ
ＣＮが格納されたと仮定する。

【００６８】スケジュール・ブロック７５には、外部ポ
ート・ロータへの同期アクセスによってファブリック３
０およびアダプタ・カードのデマルチプレクサの動作で
その動作が調整されるスケジュール機構７８が含まれ
る。スケジュール機能７８は、ロータ６０の適切なスロ
ットにおける各外部ポートに関する出力ＶＣＮ構造を検
査し、該構造に関しもっとも高い優先度を持つ（もしあ
れば）ＶＣＮを、セル詳細待ち行列ブロックの出力制御
６９へ出力する。次いで出力制御６９は、当該ＶＣＮに
関する使用者ポインタ６８を使用して、対応するセル詳
細待ち行列７０の先頭にあるセル詳細エントリにアクセ
スし、それら詳細を新しいヘッダが生成される出力ヘッ
ダ生成ブロック６４へ渡す。同時に、出力制御６９は、
当該ＶＣＮに関する使用者ポインタ６８を対応するリス
ト６５における次のエントリをポイントするように更新
する。

【００６９】ある１つの出力ＶＣＮは、対応するＶＣに
関し有資格セルがいくつあるかにかかわらず、当該外部
ポートにとって適切な待ち行列構造７６においてただ一
度だけ出現する。スケジュール機構７８がＶＣＮを出力
する度毎に、それは、対応する待ち行列構造から取り除
かれる。出力制御６９は、セル詳細を出力ＶＣＮに出力
すると、この出力ＶＣＮを資格制御ブロック７７に渡
す。これにより、この資格制御ブロック７７は、その出
力ＶＣＮに関するクレジットを減分することができ、同
時に、出力制御６９は、対応するセル詳細待ち行列に送
出する準備のできているセルが更に１つ以上あると判断
すれば、"送信セルあり"標識の送信によって資格制御ブ
ロック７７にそれを通知する。資格制御ブロック７７
が、更新（減分）後なおこの出力ＶＣＮに関し記録され
た送出クレジットを有する場合（またはクレジットが不
要の場合）、出力ＶＣＮは、スケジュール・ブロック７
５へ戻され、そこで、対応する待ち行列に再度入れられ
る。しかし、もし送信クレジットが（必要ではあるが）
直ちに使用可能でない場合、資格制御７７ブロックは、
スケジュール・ブロック７５へ出力ＶＣＮを渡す前に、
クレジット付与ブロック８０からそのようなクレジット
が渡されるのを待つ。各出力ＶＣＮのクレジット状態
は、資格制御ブロック７７によって維持されるテーブル
８１に保持される。

【００７０】もしも出力制御６９が、特定の出力ＶＣＮ
に関するセル詳細を出力した後に、対応する待ち行列７
０が空であると判断すれば、資格制御ブロック７７へ"
送信セルあり"標識を渡さない。しかし、もしも、同時
に、対応するリスト６５に残存エントリがない（該リス
トに関係するすべの待ち行列７０が空にされた）と出力
制御６９が判断するならば、該リストに関し空きフラッ
グがセットされるように、信号を入力制御６６に送る。

【００７１】新しいセルが特定の出力ＶＣＮの待ち行列
７０に到着したことを始動ブロック８２によって資格制
御ブロック７７が通知されると、これらの出力ＶＣＮの
各々は、出力制御６９が該出力ＶＣＮに関しいかなる有
資格セルも存在しないと判断するまで、ブロック７７と
スケジュール・ブロック７５と出力制御６９を巡回する
という点がこれまでの説明から明らかである（出力ＶＣ
Ｎ（複数）が各エントリに関するスケジュール決めを待
っている間に新しいエントリ（複数）が関連待ち行列７
０に追加される点が認められるであろう）。使用可能な
送出クレジットが存在しないことによってこのプロセス
は一時的に停止されるかもしれないが、新しいクレジッ
トが使用可能になり次第、プロセスは再開される。

【００７２】出力ＶＣＮが（使用可能エントリがその待
ち行列７０にないため）巡回を停止すると、送出のため
の再スケジュールが行われるまで、該出力ＶＣＮは、始
動ブロック８２による送出制御経路への再導入を待たな
ければならない。

【００７３】サービス特性 本発明のスイッチは、以下の３つの異なるサービス特性
との関係を提供する。 −低い最大待ち時間をもつ保証された帯域幅（ＧＢ０）
サービス、 −より高い最大待ち時間をもつ保証された帯域幅（ＧＢ
１）サービス、 −最善の努力（ＢＥ）によるサービス。 スケジュール・ブロック７５における各外部ポート待ち
行列構造（７６ブロック）は、実際に（各サービス品質
について１つの）３つの待ち行列を含み、各有資格出力
ＶＣＮが、該当する待ち行列に加えられる（この待ち行
列の識別情報は資格制御ブロックのテーブル８１に保持
され、出力ＶＣＮとともにブロック７５に渡される）。
この結果、各サービス・クラスの範囲内で公平な待ち行
列方法が使用されることとなる。図９は、スケジュール
・ブロックによって維持される外部ポート出力ＶＣＮ待
ち行列を図示し、ポート０と記号が付けられた外部ポー
トの場合外部ポート毎に３つの待ち行列が付与されてい
ることを示している。ロータ６０の対応するスロットに
おける外部ポート待ち行列を検査する度毎に、スケジュ
ール機能７８は、もっとも高い優先度の空でない待ち行
列の先頭の出力ＶＣＮを取り出す。ここで、待ち行列の
優先順序は、ＧＢＯ、ＧＢ１、ＢＥである。

【００７４】保証された帯域幅サービスに関しては、適
切な量の共有メモリ３１が、そのサービスに応じて各入
力ＶＣのために予約され、さらに、クレジット制御方式
がトークン・バケット（複数）に基づいて操作される。
保証された帯域幅ソースがその保証を越えると（すなわ
ち、スイッチが処理を保証した以上に単位期間あたりの
セルを帯域幅ソースが作成すると）、資格制御ブロック
は、一時的にそのＶＣＮに関するセルの送出（定形出
力）を停止させるか、または、最善努力接続（非定形出
力）として一時的に接続を処理する。

【００７５】最善努力型トラフィックは、フロー制御が
行われることも行われないこともある。フローが制御さ
れるトラフィックの場合、メモリの固定量が各入力ＶＣ
に割り当てられ、このメモリの空き量に基づいて、クレ
ジットが上流ノードに発行される。各出力ＶＣＮに関し
て、下流ノードが発行したクレジットのカウントが維持
される。この上流／下流クレジット制御は、フロー制御
ブロック８５によって管理され、フローが制御された出
力ＶＣＮに関するクレジット・カウントが、資格制御ブ
ロック７７によって現行ノードに保持される。このクレ
ジット・カウントがゼロになると、資格制御ブロックは
ＶＣＮが対応するスケジューラ待ち行列に渡されるのを
止め、それによって伝送を停止させる。

【００７６】フローが制御されない最善努力型接続は、
それら接続に任意の量のメモリを割り当てるとができ
る。もしも出力に関し競合があってこのメモリが費消し
てしまう場合、セルは破棄される。

【００７７】マルチキャスト、空きフラグおよび停止ビ
ット 上述の通り、マルチキャスト（１つの入力ＶＣに対する
複数の出力ＶＣ）の場合、対応するセル詳細リスト６５
は、そこへマップされるいくつかの（各々が特定の出力
ＶＣＮに対応する）待ち行列７０を有する。やはり上述
の通り、待ち行列ブロック６３に対する出力制御６９
は、リスト６５に関連するすべての待ち行列７０が空に
なるまで、リスト６５の空きフラグをセットさせない。
この理由は、そのセル詳細がリスト６５上で待ち行列に
入れられるべき新しいヘッダの到着に応じて空きフラッ
グをセットから非セット状態へ変化させることにより、
入力制御６６が送出始動ブロック８２を始動させ、その
結果、リストに関連したすべての出力ＶＣＮが送出制御
経路に導入されることとなるためである。もしもあるリ
ストの空きフラグがただ１つ空きとなる関連待ち行列に
セットされたとすれば、いくつかの出力ＶＣＮがまだ経
路にある時点で、送出始動ブロック８２が始動され、出
力ＶＣＮを送出制御経路に導入することとなり、この結
果、不公平な出力スケジュールが行われる。

【００７８】スイッチ動作の間に、新しいリスト・エン
トリが以下の時間の間に追加されることが起こり得る。 (i)リスト６５の先頭エントリが関連する出力ＶＣに関
するセル・ヘッダを出力するため使用された後、この先
頭エントリを待ち行列７０から取り除くための使用者ポ
インタ更新に続いて待ち行列の１つが空となる時、およ
び、(ii)エントリがその待ち行列に関連した出力ＶＣに
関するヘッダを出力するために使われた後、使用者ポイ
ンタ更新によって取り除かれたものと同じリスト・エン
トリを別の待ち行列が持つ時。 このような状況において、上記の待ち行列の２番目は、
第１の待ち行列を空にさせたエントリを取り除くとき空
ではなく、すべての他の待ち行列が空であっても、空き
フラグは、出力制御６９によってセットされない。この
ような状況では、空になった待ち行列がスケジュール決
めプロセスに再び入る機会を持つことができないことは
明白である。なぜなら、上記の空でないリストを常に空
でないままにしながら、新しいセル詳細エントリを該リ
ストに追加し続けることができるからである。ある特定
の入力ＶＣへ割り当てられるメモリの量には限りがある
ので、当然セルは失われるであろう。

【００７９】この問題を回避するため、リスト６５の各
セル詳細エントリは関連"停止ビット"を持つ。マルチキ
ャストの場合において、もし、待ち行列７０が空になる
と、出力制御６９は、先頭エントリ（すなわち空き待ち
行列から直前に取り除かれたエントリ）の停止ビットを
セットする。このエントリを取り除く同じリスト上の他
の待ち行列に関して（そのエントリに基づくセル・ヘッ
ダが関連出力ＶＣＮに関し送出されたため）、対応する
出力ＶＣＮは、資格制御ブロック７７へ戻されない。す
なわち、待ち行列は、効果的に"停止"される。しかし、
すべての待ち行列が、停止ビットのセットされているエ
ントリを使用したとき、そのエントリは取り除かれ、Ｖ
ＣＮ送出始動ブロックが、出力制御６９によって始動さ
れ（図８の「ストップ解除」始動参照）、対応するマス
タＶＣＮがすべての関連ＶＣＮを送出制御経路に再導入
する。

【００８０】出力ＶＣＮ送出始動ブロック 始動ブロック８２の一般的機能性は既に記述したが、こ
の時点でいくつかの点を追加することは意味があろう。
ブロック８２は、マルチキャスト拡張機構８３と出力回
路８４を含む。マルチキャスト拡張機構８３は、特定の
マスタＶＣＮについて始動される時該特定マスタＶＣＮ
に対応するすべての出力ＶＣＮを使用可能にするように
設計される。マルチキャスト拡張機構８３は、ある接続
が設定または終了される度毎にプロセッサ装置からの適
切なデータを用いてプログラムし直され、そのため、そ
れは継続的に最新に更新され、すべての現時点のマスタ
ＶＣＮを対応する出力ＶＣＮに関連付けることができ
る。拡張機構８３によって使用可能とされる出力ＶＣＮ
は、出力回路８４によって資格制御ブロック７７へ１つ
ずつ渡される。

【００８１】始動ブロック８２は、他のものを受け取る
前に処理を完了する必要はないが、受け取るすべての始
動要求を受容できるような方法で実施される。これは、
例えば、始動信号のための入力ＦＩＦＯを含めることに
よって、または、おそらく出力ＶＣＮ ＦＩＦＯを備え
持つことによって実施できる。一般的には、必要とされ
ることは、資格制御ブロックへの転送のような出力ＶＣ
Ｎ動作にブロック８２が影響を与える必要がある場所の
上流地点にＦＩＦＯバッファ機能を具備することであ
る。

【００８２】ブロック８３が始動されるこのような構成
および環境の重要性は、マルチキャスティング固有の拡
張機能が、コントローラにかかわる処理ひずみの発生を
最小にとどめるような方法で取り扱われることである。
かくして、各マスタＶＣＮと出力ＶＣＮはブロック８３
においてただ一度だけ出現し、これにより、とくに効率
的なメモリの活用が可能となる。さらに、いかなる特定
の始動に関連した出力ＶＣＮ毎の処理も、次の始動を受
け取る前に完了する必要はない。

【００８３】コントローラ実施詳細 主要コンポーネントであるコントローラについてさらに
詳細な説明を行う。 マスタＶＣＮ検索ブロック 既に説明のとおり、セルがスイッチ・コアに到着すると
き、そのヘッダは、コントローラ３３に渡され、そこ
で、先ずマスタＶＣＮ検索ブロック６１によって取り扱
われる。ブロック６１における受領時点で、ヘッダは、
以下のフィールドから構成される。 −一般フロー制御（ＧＦＣ）、４ビット −仮想経路識別子（ＶＰＩ）、８ビット −仮想チャネル識別子（ＶＣＩ）、１６ビット −ペイロード・タイプ（ＰＴ）、３ビット −ＡＡＬ５接続がパケットの終了（ＥＯＰ）を形成する
ためのビット、１ビット。 注：ヘッダの５番目のバイトのヘッダ・エラー・チェッ
ク（ＨＥＣ）が該当するアダプタ・カードにおいて既に
検査されたので除去されている。ＨＥＣがエラーのと
き、当該セルは空（ＶＰＩ＝ＶＣＩ＝０）としてマーク
付けされることとなる。

【００８４】セル本体アドレスは、また、対応するセル
・ヘッダとともに、ＶＣＮ検索ブロック６１に渡され
る。以下の動作が、ヘッダに関してブロック６１によっ
て実行される： −セルのＶＰＩとＶＣＩがゼロにセットされているなら
ば、そのセルは破棄される。この破棄は、セル本体アド
レスを空きアドレス・リスト３２に戻すことによって実
行される。 −ＧＦＣが破棄される。 −ＰＴとＥＯＰが、セル本体アドレスとともに記憶され
るために取り出され、出力ヘッダが正しく生成される。
これらの項目を以下"セル詳細"と呼ぶ。 −ＶＰＩとＶＣＩをセルが受け取られた外部ポートを識
別する番号（ポート番号）と連結し、セルが関連する接
続のためのユニークな識別子（本明細書では長いチャネ
ル識別子と呼ぶ）を作成する。次に、この長いチャネル
識別子を用いて、セルに関連するマスタＶＣＮを探索す
る。

【００８５】上記４番目の機能はブロック６１の主要な
機能であり、以下で更に詳細に説明する。あるセルに関
し長いチャネル識別子を取り出すために使われるＶＰＩ
とＶＣＩ情報は、セル・ヘッダから直接用いられる。セ
ルが受け取られた外部入力ポートを識別するポート番号
は、本実施例においては外部入力ポート・ロータ６０Ａ
から取り出される（各外部ポートは、関連ユニーク番号
を持って上記ロータに記録されている）。

【００８６】一旦入力ポート番号が得られたならば、そ
の入力ポート番号は、ＶＰＩとＶＣＩに連結され、約３
０ビットの長さの長いチャネル識別子となる（その正確
な長さは、スイッチが持つことができるポートの数に依
存する）。次いで、この番号は、セルが関連する接続の
マスタＶＣＮを見出すために使われる。

【００８７】この長さの識別子を用いて単純な探索を行
うことは非実用的であるので、多段式探索プロセスが使
われる。探索プロセスは、以下のステップを含む： １．長いチャネル識別子（ＶＰＩ＋ＶＣＩ＋ポート番
号）は、スクランブラ９０においてスクランブルされる
（図１０参照）。スクランブラは、線形フィードバック
・シフト・レジスタに基づくもののような標準形式のも
のでよく、そこでは、スクランブル結果の出力ワードを
与えるためワード長だけシフトされる線形フィードバッ
ク・シフト・レジスタに関するシード（種）ワードとし
てチャネル識別子が使われる。 ２．スクランブルされた長いチャネル識別子が、スプリ
ッタ９１によって２つの部分に分割される。一つの部分
（上方部分）は、"高位テーブル"９２において"行イン
デックス"を探索するために使われ、他方の部分（下方
部分）は、"低位テーブル"９３において"列インデック
ス"を探索するために使われる。 ３．次に、"行インデックス"と"列インデックス"は、マ
スタＶＣＮ（複数）を含む２次元テーブル９４にアクセ
スするために使われる。 ４．最後に、チェック・テーブルを持つ比較器９５にお
いて長いチャネル識別子を探索するためにマスタＶＣＮ
が使われ、この識別子は、すべてが順当に動作するなら
ば、ステップ１で使われたであろうものに相当する。探
索された識別子は、比較器９５において実際のオリジナ
ルの長いチャネル識別子と比較され、ステップ１から３
のプロセスが間違った結果を与えなかったかがチェック
される（もしも誤りがあれば、セル本体アドレスを空き
アドレス・リストに加えることによってセルは破棄され
る）。

【００８８】上記探索プロセスのステップの各々を実行
する理由は、次に述べる通りである。 ステップ１. 同一のリンクからのセルに関する最も長い
チャネル識別子（複数）が同等の上位部分（たぶんゼ
ロ）を有することがあり得るため、長いチャネル識別子
をスクランブルする必要が起きる。従って、長いチャネ
ル識別子がスクランブルされなければ、それらはすべ
て、高位テーブル９２における同一のインデックスにイ
ンデックス付けし、これにより、マスタＶＣＮテーブル
９４のただ１行だけが使われることとなる。スクランブ
ルによってすべての識別子間で差がつけられ、そのた
め、行および列のテーブルの利用度が向上し、マスタＶ
ＣＮテーブルがいっそう効率的に使用されることとな
る。 ステップ２. ３０ビット長の番号を調べることは非実用
的であるが、１５ビット長番号を調べることは実用的で
あるので（３２Ｋビット長のエントリ・テーブルが必要
とされる）、スクランブルされた長いチャネル識別子
は、半分に分割される。番号をさらに小さく分割する
と、３つの１Ｋビット長テーブルになり、これは一見魅
力的ではあるが、作成されるテーブルが多数のＶＣをサ
ポートするには小さすぎるので、この選択は、特殊な状
況の場合にのみ適切である。 ステップ３. 高位と低位テーブルの２つの探索結果は、
接続をユニークに識別するけれども、テーブル上に散在
しているので、それらテーブルはマスタＶＣＮテーブル
にインデックスを付けるために使われる。これは、マス
タＶＣＮテーブルが約４分の１以上使われると、プロセ
スが充分に動作しないことによる。従って、高位と低位
テーブルの結果を使用することは、ＶＣＮ空間をそうあ
るべきよりも４倍広くするものであり、コントローラの
残りのＶＣＮ当たりデータ構造のすべてのメモリ要求を
増加させることを可能ならしめる。 ステップ４. 設定されなかったＶＣ（複数）にもセルが
到着することがあり得るので、長いチャネル識別子チェ
ックが実行される。チェックが実行されず、そのような
ＶＣが偶然有効なマスタＶＣＮにインデックス付けした
場合、それらセルは、あたかもそれらがそのマスタＶＣ
Ｎに対応するＶＣ上に到着したかのように取り扱われる
であろう。

【００８９】前述の探索プロセスは、大量のＶＣＮの迅
速な探索を低コストのハードウェアで実行することを可
能にする。例えば、最高６４個の外部ポートに関連付け
られる８０００個のマスタＶＣＮは、３２Ｋｘ８の高位
テーブル、３２Ｋｘ８の低位テーブル、６４Ｋｘｌ３の
マスタＶＣＮテーブルおよび８Ｋｘ３０のチェック・テ
ーブルを必要とする。

【００９０】あるＶＣ接続が設定されるとき、プロセッ
サ装置２４は、マスタＶＣＮ探索ブロック６１の各種テ
ーブルに収納するエントリの数を計算する。この計算を
行う時点で、プロセッサが、特定のＶＣが以前に設定さ
れたＶＣと衝突することなく既存のテーブルに適合でき
ないことを認識する可能性がある（特に、既存および新
の両方のＶＣのスクランブルされた長いチャネル識別子
は同一のマスタＶＣＮテーブル・エントリへマップされ
る）。この場合、プロセッサ装置２４はスクランブラ９
０によって使用されるスクランブル機能を変更し、衝突
がないようにテーブルを整理し直すように調整される。
この動作をサポートするため、高位、低位およびマスタ
ＶＣＮのテーブルは、２重にバッファされ、これによ
り、プロセッサ装置が非活動的テーブルを書き直してい
る間に、探索は活動的なテーブルを用いて継続すること
ができる。

【００９１】監視ブロック 監視ブロック６２の役割は、セルが破棄されなければな
らないときを決定することである。それは、セルが送出
されるより速くＶＣに到着する場合にセルを破棄するた
めに必要となる。これは、次の２つの状況で発生する。 −最善努力型接続が、出力に対し競合している場合、 −保証された帯域幅接続がその保証を越えた場合。 セルを破棄するか否かを決めるために使われるメカニズ
ムは以下に記述される通りである。

【００９２】サービス特性の項で記述の通り、新しいＶ
Ｃが設定されるとき、提供されるべきサービス特性に応
じてＶＣの入力側に、共用メモリ３１からメモリの固定
量が割り当てられる。割り当てられたメモリの量は、入
力ＶＣに対する"割当メモリ利用度"と言われる。監視ブ
ロック６２は、対応するマスタＶＣＮへの参照によって
各入力ＶＣの割り当てメモリ利用度のレコードを保持す
る。

【００９３】共有メモリ３１は、次の２つ領域に分割さ
れるものとみなされる：すなわち、そのサイズがすべて
の割り当て量の総和に等しい予約領域と残りを構成する
未予約領域。入力ＶＣは、割当メモリ利用度を超過しあ
る種の条件の下でセルを未予約領域に記憶することを許
されることがある。メモリは実際には別々の領域に分割
されず、ただそうであるかのように見えるだけである点
に留意する必要がある。

【００９４】各マスタＶＣＮに関連して現在使用中の共
用メモリ３１からのメモリ量のレコードを監視ブロック
６２は維持する。このメモリ量は、各マスタＶＣＮに関
する現在メモリ利用度と呼ばれる。あるマスタＶＣＮの
現在メモリ利用度は、当該マスタＶＣＮに関するセル・
ヘッダを受け取るときブロック６７によって増分され、
セルが適切な出力ＶＣＮの全てに送られたことを待ち行
列ブロック６３の出力制御６９が標示するとき減分さ
れ、セル本体メモリの対応する領域は、（セル本体アド
レスが空きアドレス・リスト３２に記録されることによ
って）解放される。

【００９５】特定のマスタＶＣＮをもつヘッダがブロッ
ク６２に到着し、新しいセル本体が対応するＶＣに関す
るメモリ３１に書き入れられたことが標示されるとき、
監視ブロック６２は、セルを破棄すべきか否かを決定し
なければならない。それは、以下の基準を使用して行わ
れる。 −マスタＶＣＮの現在メモリ利用度が割り当て量より以
下であれば、セルは破棄されず、現在メモリ利用度が増
分される。マスタＶＣＮの現在メモリ利用度が割り当て
量に等しいかそれ以上であれば、未予約メモリ領域の使
用メモリ空間量が予め定められた一定のしきい値以下で
ない限り、セルは破棄される。セルが破棄されない場
合、未予約メモリ領域における使用空間のレコードは増
分され、従って、現在時メモリ使用度が増分される。

【００９６】未予約メモリ領域における現在時使用空間
のレコードを維持するためには、セルがすべての関連出
力ＶＣＮ上に送り出され、対応する共有メモリ・アドレ
スが解放されたとき、監視ブロック６２は、マスタＶＣ
Ｎの割当メモリ使用度を検査しなければならない。マス
タＶＣＮの現在時のメモリ使用度が、減分する前に、対
応する割当メモリ使用度より大きい場合は、未予約領域
の現在時の使用空間に関するレコードは、解放されたメ
モリ空間を考慮に入れて減分されなければならない。

【００９７】現在メモリ使用度の監視は、本発明のスイ
ッチにおいて、セルを破棄することができる唯一のメカ
ニズムである点に留意する必要がある。このことは、セ
ルがこのチェックを通過したならば、けっして破棄され
ることはないということを意味する。保証された帯域幅
サービスに関連して、本スイッチは、ＶＣがその保証を
越えているか否かを判定し、それにより、セルを破棄し
なければならないかどうかを決定するために、トラフィ
ックをその入力時点で直接監視することはしないという
点に留意する必要がある。代わりに、現在メモリ使用度
を監視するという間接的メカニズムに依存して、ＶＣが
その帯域幅保証を越える時点を判定する。

【００９８】ＡＡＬ５接続に関し、コントローラは、セ
ル・ヘッダ中のパケット終了（ＥＯＰ）ビットを検査す
ることができる。従って、特定の接続がＡＡＬ５接続で
あるか否かをコントローラが設定時に通知されると仮定
すれば、コントローラは、ＡＡＬ５接続に関して１つの
セルを破棄した後は、同じパケットのすべての後続のセ
ルを破棄することを決定することができる。セルがここ
で破棄されなければ、送り先において完全なパケットだ
けが通信されることを確認する責任を持つプロトコル層
によってそれらセルはいずれにしても破棄されることに
なるのであるから、それらセルは不必要なトラフィック
と不要な関連処理を派生することとなるが、上記のよう
な後続セルの破棄によってこの点を回避できる。

【００９９】監視ブロック６２は、ＡＡＬ５接続におい
てあるパケットの１つのセルを破棄すると続いて該パケ
ットの残りのセルを破棄するように設計することができ
る。この場合、次のＡＡＬ５パケットが送られる前に、
ＥＯＰビットがセットされたセルを送出しなければなら
ず、さもなければ次のパケットも破壊される点に留意す
る必要がある。これを行う２つの可能な方法がある（図
１１参照）。 方法１．ＥＯＰビットをもつセル１０２を除き、パケッ
トの残りのセルすべてを破棄する（すなわち、図１１で
点線ボックス１０１で示されているセルを破棄する）、 方法２．（セット状態のＥＯＰビットをもつセル１０２
を含め）パケットの残りのセルを破棄するが、最後のセ
ル１０４については破棄する動作を開始する前にＥＯＰ
ビット１０３をセットする。この結果、点線ボックス１
０５で示されるセルが破棄される。

【０１００】方法１は、次のパケットがけっして影響を
受けるべきものでないならば、最後のセルのためのメモ
リ空間が保証されるようにＡＡＬ５ ＶＣＮ毎に追加の
バッファを必要とする。方法２は、この追加バッファを
必要としないが、すでに記憶されたセルのＥＯＰビット
を変更するためのメカニズムをセル待ち行列ブロック６
３に含める必要があり、実施をさらに複雑にする。従っ
て、方法１がむしろ好ましい。

【０１０１】各ＡＡＬ５接続毎に追加のバッファを予約
しなければならないという方法１の必要条件は、セット
状態のＥＯＰビットを持つセルが到着するとき、当該接
続のために領域が予約されている場合、このセルを記憶
するためメモリ３１の未予約領域を使用することによっ
て取り扱われることができる。このアプローチは、未予
約領域と接続に関し予約された領域の両方がいっぱいに
使用される場合にだけ問題を起こす。このような場合、
本スイッチは、当該接続に関しセルの破棄を継続し、次
のパケットを破棄しなければならない。

【０１０２】方法１に従ってセルを破棄するには、各Ｖ
ＣＮ接続毎に、当該接続のマスタＶＣＮと関連づけて記
憶される２つの追加フラグが維持されることを必要とす
る。第１のフラグは、ＡＡＬ５フラグであり、ＡＡＬ５
接続が確立されるときセットされる。第２のフラグは、
セル破棄フラグであり、このマスタＶＣＮに関するセル
（複数）はセット状態のＥＯＰビットでマークをつけら
れたセルまで破棄されなければならないことを示す。セ
ルを破棄するこの基準は、セル破棄フラグの状態に依存
する。セル破棄フラグがセットされていなければ、セル
が破棄され、ＡＡＬ５フラグがセットされている場合、
セル破棄フラグがセットされるという点を除いて、基準
と措置は、前と同様である。セル破棄フラグがセットさ
れていれば、基準は次に述べる通りである。 ・セルがセット状態にあるＥＯＰビットを持っていなけ
れば、そのセルは破棄される。 ・セルがセット状態にあるＥＯＰビットをもっている場
合、 −マスタＶＣＮの現在時のメモリ使用度がその割り当て
られたメモリ使用度より小さければ、セルは破棄され
ず、現在時メモリ使用度は増分され、セル破棄フラグは
リセットされ、 −マスタＶＣＮの現在時メモリ使用度が、割り当てメモ
リ使用度より大きいか等しければ、未予約領域の使用さ
れた空間量が一定のしきい値より小さくない限りセルは
破棄される。セルが破棄されなければ、現在時メモリ使
用度は、未予約領域の使用済み空間のカウントを増分す
ることによって増分される。セルが破棄されなければ、
セル破棄フラグはリセットされる。

【０１０３】セル詳細待ち行列ブロック 一旦あるセルが監視ブロック６２によって課せられたチ
ェックを通過すると、（メモリ３１のセル本体アドレス
を含む）セル詳細が、該当するマスタＶＣＮリスト６５
上のエントリとして待ち行列に入れられる。リスト６５
の各々は、単一にリストされたリストであり、各エント
リは、セル本体アドレスと対応するセルに関するヘッダ
情報の他、リストを維持するために使われるいくつかの
フィールドを含む。各リスト・エントリ１１０は、以下
のフィールドを含む（図１２参照）。 −セル本体ポインタすなわちセル本体アドレスに関する
フィールド１１２、 −セル本体アドレスを再構築するために必要とされるセ
ル・タイプとＥＯＰビットのためのフィールド１１３、 −セルが破棄される前に（すなわち、セル本体を記憶す
るために使われたメモリと現在時セル詳細エントリが解
放される前に）なお送信されるべき回数を標示するため
マルチキャストの場合に使用される参照カウントを記憶
するためのフィールド１１４、 −エントリに関する停止ビットを記憶するためのフィー
ルド１１５（このビットは上述のとおりマルチキャスト
に関し使われる）、 −リンクされたリストの次のエントリをポイントする次
エントリ・ポインタ１１７を保持するためのフィールド
１１６。

【０１０４】次エントリ・ポインタ１１７は、リストの
先頭を離れ（先頭エントリがリスト中最古である）新し
いセル詳細が追加されるリストの最後部の方向にある次
のエントリをポイントする。最後部エントリは、常にヌ
ル(null)・エントリ１１１である。すなわち、そのフィ
ールドのすべてはヌル(null)にセットされる。新しいセ
ル詳細の追加には、現在の最後部エントリのヌル・フィ
ールドを新しいセル詳細で埋め、新たなヌル・エントリ
を追加することが必要である。

【０１０５】入力制御６６のデータ構造１２０は、各マ
スタＶＣＮ毎に（従って各リスト毎に）以下のフィール
ドを維持する。 −対応するリスト６５の最後部エントリをポイントする
作成者ポインタ６７のためのフィールド１２１、 −リスト上のすべての待ち行列７０が空であるときセッ
トされる、各リストのための空きフラグを保持するため
のフィールド１２２、 −マスタＶＣＮに関連する出力ＶＣＮの数を標示する初
期参照カウントを保持するためのフィールド１２３。 データ構造１２０は、マスタＶＣＮを使用してアクセス
される。

【０１０６】出力制御６９のデータ構造１２５は、各出
力ＶＣＮ毎に以下のフィールドを維持する。 −当該出力ＶＣＮに関連した待ち行列７０の使用者ポイ
ンタのためのフィールド１２６、 −出力ＶＣＮに関連したマスタＶＣＮの識別を含むフィ
ールド１２７（このフィールドは、データ構造１２０に
保持されるマスタＶＣＮに関する情報を、初期的に出力
ＶＣＮの存在位置だけが知られているその場所でアクセ
スすることを可能にする）。 データ構造１２５は、出力ＶＣＮを使用してアクセスさ
れる。

【０１０７】上記のデータ構造の使用は、あるセルが到
着するとき何が起こるかを考察し、次に、セルが送り出
されるとき何が起こるかを考察することによって、もっ
ともよく理解される。

【０１０８】セルの待ち行列への格納−あるセルが到着
すると、そのセルに関するマスタＶＣＮ、セル・タイ
プ、ＥＯＰビット、およびセル本体アドレスが待ち行列
ブロック６３の入力制御６６へ渡され、以下の動作が実
行される。 １. 最初に、データ構造１２０における対応する作成者
ポインタ、空きフラグおよび初期参照カウントを探索す
るためにマスタＶＣＮが使われる。 ２．次に、作成者ポインタが、該当するリスト６５のヌ
ル最後部エントリをアクセスするために使われ、セル本
体アドレス、セル・タイプ、ＥＯＰビットおよび初期参
照カウントがそのエントリの対応するフィールドに書き
込まれ、停止ビットがゼロにセットされる。 ３. 一旦上記１と２が実行されると、新しいリスト・エ
ントリのアドレスが、空きリスト・エントリＦＩＦＯ
（図示されていない）から入手され、次のエントリ・フ
ィールドに書かれる。 ４．最後に、関連したポインタを、空きエントリ・リス
トから入手された値にセットする。

【０１０９】マルチキャストに関してセル詳細エントリ
待ち行列の例が、図１３に示されており、そこでは、当
該マスタＶＣＮに関連した出力ＶＣＮが３つある（すな
わち、初期参照カウントは３に等しい）。図１３のＡ）
は、新しいエントリの追加が始まる前の関連リスト６５
を示し、図１３のＢ）は、新しいセル詳細が以前のヌル
最後部エントリに挿入された後のリストを示し、図１３
のＣ）は、新たなヌル最後部エントリが追加され、エン
トリ追加プロセスを完了した後のリストを示している。

【０１１０】前記の例で留意すべき重要な点は、マルチ
キャストの場合のセル詳細の待ち行列化が、ユニキャス
トに関する場合と同数の動作で実行されたことである。
ヌル・エントリが各リストの最後部に常に保持されるの
で、これは可能である。従って、空きリストは対応する
作成者ポインタと使用者ポインタを持った単一のヌル・
エントリからなる。

【０１１１】セル詳細エントリをセット状態の空きフラ
グを持つリスト６５の待ち行列に入れた後、入力制御６
６は、マルチキャス拡張機構８３を始動し、セルが当該
マスタＶＣＮに到着したことを通知しなければならな
い。上記始動には、現在時マスタＶＣＮを渡すこととと
もに、該マスタＶＣＮがマルチキャストであるか否かを
識別するフラグをマルチキャスト拡張機構８３に通知す
るフラグが含まれる。このフラグは、初期参照カウント
が１に等しくない場合セットされる。このフラグを備え
持つことによって、探索結果がマルチキャスト拡張機構
に保存される（これは、本発明の実施において、最初の
出力ＶＣＮはそれが関連するマスタＶＣＮと常に同じで
あるからである）。

【０１１２】始動信号が送り出されたならば、入力制御
リス６６は、当該リストに関する空きフラグをクリアす
る。これが空きフラグがクリアされる唯一の時である点
に注意が必要である。

【０１１３】セルの送信−一旦スケジュール・ブロック
７５が、特定の出力ＶＣＮに関してあるセルが送出され
なければならないと決定すると、スケジュール・ブロッ
ク７５は待ち行列ブロック６３の出力制御６９に通知す
る。出力ＶＣＮを受領後、出力制御６９は、出力ＶＣＮ
に関する待ち行列７０の先頭エントリに関するセル詳細
情報を探索する。出力制御６９が単に出力ＶＣＮを使用
するだけで、該当する待ち行列に関する使用者ポインタ
６８を獲得できるようになっているので、直ちに必要な
セル詳細（セル本体アドレス、セル・タイプおよびＥＯ
Ｐビット）にアクセスすることができる。次に、この情
報は、送出のため出力ヘッダ生成ブロック６４に渡され
る。

【０１１４】セル詳細が送り出されたならば、適切な待
ち行列７０とリンクされたリスト６５を維持し、他のブ
ロックに待ち行列とリストへの変更を通知するために実
行されなければならない数多くのクリーンアップ動作が
ある。図１４は、セル詳細を出力するプロセスと結果と
して生じる必要なクリーンアップ動作のフローチャート
を表示しているが、既に説明したセル詳細を出力する動
作はブロック１３０として示されている。フローチャー
トの使用によって、当該動作がソフトウェアで実行され
ることが示唆されていると解釈されるべきではない。事
実、実行速度の理由から、ハードウェア実施が一般的に
必要とされるであろう。

【０１１５】セル詳細出力に続いて必要となるクリーン
アップ動作は、以下の通りである。 (i)関連待ち行列７０が空きであるか検査する（ブロッ
ク１３１）、(ii)セル詳細エントリ出力が解放されるべ
きか検査する（ブロック１３２）、(iii)エントリが保
持されるべきものであれば、エントリに関連したクリー
ンアップを行う（エントリ・クリーンアップ・ブロック
１３３）、(iv)エントリが解放されるべきものであれ
ば、エントリを解放し、リスト関連のクリーンアップを
行う（リスト・クリーンアップ・ブロック１３４）、
(v)使用者ポインタを更新し（待ち行列クリーンアップ
・ブロック１３５）、スケジュール決めを引き続き行う
べきＶＣＮがあるか検査する（ブロック１３６）。これ
らの動作の説明は以下の通りである。 (i)待ち行列は空きか？（ブロック１３１）−関連待ち
行列７０が空きであるかを検査するため、直前に出力さ
れた待ち行列エントリの次ポインタが、待ち行列がマッ
プされるリスト６５に関する作成者ポインタと比較され
る。次ポインタと作成者ポインタとが一致すれば、出力
を待つエントリは該待ち行列にない。すなわち、待ち行
列は空である。適切な作成者ポインタを探索するため、
出力制御６９は、先ず、現在出力ＶＣＮに対応するマス
タＶＣＮを識別しなければならず、これはデータ構造１
２５（図１２参照）のフィールド１２７を参照すること
によって実行される。次に、出力制御は、マスタＶＣＮ
を用いて、データ構造１２０にアクセスし、必要な作成
者ポインタを取り出す。ユニキャストの場合について
は、唯一の出力ＶＣＮがマスタＶＣＮと同様とされたな
らば、当然、出力ＶＣＮを使用してデータ構造１２０に
直接アクセスすることによって、作成者ポインタは取り
出される。もしも次ポインタと作成者ポインタとの比較
の後に、待ち行列７０が空であることがわかれば、（現
在の待ち行列が空であることを示す）一時的なＣＱＥフ
ラグが、出力制御６９によってセットされる。このフラ
グは出力制御機構内でのみ使用される。 (ii)エントリは解放可能か？（ブロック１３２）−リス
ト６５へマップされる待ち行列７０を持つすべての出力
ＶＣＮに関しエントリが出力されたときにのみ、エント
リは、それが待ち行列として記憶されたリストから解放
されることができる。参照カウントフィールド１１４
は、エントリがさらに何回出力されなければならないか
を絶えず把握するために使用される（上述のとおり、参
照カウントは、入力制御６６によって、リストにマップ
される待ち行列の総数に対応する値に初期的にセットさ
れる）。エントリを解放できることを決定するため、出
力制御６９は、参照カウント・フィールド１１４をチェ
ックするだけでよい。もしもそれが１の値を持っていれ
ば、エントリを解放できる（１という値はブロック１３
０に今発生したエントリを出力するためのものであ
る）。 (iii)エントリ・クリーンアップ（ブロック１３３）−
エントリがまだ解放されるべきものでない場合、フィー
ルド１１４に保持される参照カウントは減分されエント
リがなお出力されねばならない出力ＶＣの数を追跡す
る。更に、（ブロック１３１で潜在的にセットされるＣ
ＱＥフラグによって標示されるが）現在の待ち行列が空
ならば、エントリのストップ・フラグがセットされ、マ
ルチキャストの場合すべての待ち行列７０が上述のとお
り元へ戻されることを保証する。停止ビットの使用の１
例が以下に示される。 (iv)リスト・クリーンアップ（ブロック１３４）−リス
ト・エントリが解放されるべき場合、この解放は、リス
ト・エントリに関して維持される空きアドレス・リスト
にエントリ・アドレスを書き込むことによって行われ
る。更に、セル本体アドレスが空きアドレス・リスト３
２に書き込まれる（図４）。次に、出力制御６９はＣＱ
Ｅフラグをテストして、このフラグが（現在の待ち行列
が空であることを標示するように）オンにセットされて
いれば、出力制御は対応するリストが同様に空であるこ
とを知る。この場合、出力制御は、データ構造１２０に
おける対応する空きフラグ１２２をオンにセットする。
ＣＱＥフラグがオンにセットされてなく（すなわち、送
出すべきエントリがなおあることが標示され）、しか
し、直前に出力されたエントリの停止ビットがオンにセ
ットされている場合、出力制御６９は、マルチキャスト
のすべての待ち行列が今戻され、対応する出力ＶＣＮを
送出制御経路に再導入することができるようになったこ
とを知る。これを実行するため、出力制御６９は、ＶＣ
Ｎ送出始動ブロック８２へ"ストップ解除"始動信号を送
る。最後に出力制御は、監視ブロック６２へメッセジを
送り、直前に出力されたエントリの除去の後の新しいリ
ストの長さを通知する。 （ｖ）待ち行列クリーンアップ（ブロック１３５）−現
在の待ち行列（すなわち、ブロック１３０においてセル
詳細がそこから出力された待ち行列）に関して必要とな
る唯一のクリーンアップ動作は、待ち行列において次の
エントリをポイントする使用者ポインタ６８の更新のみ
である。これを実行するため、出力制御６９は、直前に
出力されたエントリに保持される次ポインタ値に使用者
ポインタを単にセットするだけである。 (vi)出力ＶＣＮをリサイクルできるか？（ブロック１３
６）−出力制御６９は、現在の出力ＶＣＮを資格制御ブ
ロック７７に渡し、現在の出力ＶＣＮが対応するクレジ
ット・カウントを減分することを可能にさせる。同時
に、出力制御６９は、出力制御が直前に関わった出力Ｖ
ＣＮを送出制御経路へリサイクルすることができるかを
検討する。対応する待ち行列７０になお多くのエントリ
がある（すなわち、ＣＱＥフラグがオンにセットされて
いない）場合で、かつ、マルチキャストに関しては、直
前に送出されたエントリの停止ビットがオンにセットさ
れてなく、マルチキャスト待ち行列が該エントリに配置
されつつあることを標示している場合に限って、出力Ｖ
ＣＮはリサイクルされる。出力制御６９は、このような
状況の組み合わせに関し検査を行い、もしこのような状
況であれば、出力ＶＣＮとともに資格制御ブロックへ"
送出セルあり"識別信号を送る。

【０１１６】リスト６５と待ち行列７０個の概略機能を
これまで説明し、またこの機能を実施するために入力／
出力制御６６、６９によって取られる詳細なステップを
記述したが、以下において、同一リスト６５にマップさ
れるマルチキャスト待ち行列からのエントリの出力を統
御する際の停止ビットの機能性に関して完全な理解を得
られるように１例を用いて説明する。

【０１１７】図１５のＡ）は、Ｃｅｌｌ（セル）１、Ｃ
ｅｌｌ（セル）２、Ｃｅｌｌ（セル）３、Ｃｅｌｌ（セ
ル）４という複数セルに関するエントリとリストの最後
部にあるＮｕｌｌ（ヌル）エントリとから構成される５
個のエントリを有するリスト６５を図示している。図で
は、明示のため、各エントリについて停止ビット・フィ
ールドと次エントリ・ポインタ・フィールドのみが個別
に図示され、他のフィールドは、Ｃｅｌｌｌ、Ｃｅｌｌ
２、Ｃｅｌｌ３、Ｃｅｌｌ４とＮｕｌｌというラベルに
よって適宜表されている。３つの待ち行列７０は、各待
ち行列の先頭をポイントするそれぞれの使用者ポインタ
Ｃ１、Ｃ２およびＣ３によってリストにマップされる。
各待ち行列の最後部は、ヌル・エントリである。かくし
て、エントリＣｅｌｌ１をポイントするポインタＣ１に
関連づけられる待ち行列（最初の待ち行列）は、送出さ
れるために待機する４つのエントリ（Ｃｅｌｌ１からＣ
ｅｌｌ４）を持ち、ＮＵＬＬエントリをポイントするポ
インタＣ２と関連づけられる待ち行列（２番目の待ち行
列）は、送り出されるために待機するエントリを持た
ず、エントリＣｅｌｌ２をポイントするポインタＣ３に
関連づけられる待ち行列（３番目の待ち行列）は、送り
出されるために待機する３つのエントリ（Ｃｅｌｌ２、
Ｃｅｌｌ３、Ｃｅｌｌ４）を持つ。

【０１１８】２番目の待ち行列が空になる時点で、出力
制御６９は、図１４のブロック１３３のエントリ・クリ
ーンアップを実行する際に、直前に出力されたエントリ
（エントリＣｅｌｌ４）の停止ビットをオンにセットす
る（この点は、図１５のＡ）で"ストップ＝ｌ"によって
示されている）。２番目の待ち行列に関連付けられた出
力ＶＣＮは、出力制御によってリサイクルされなかっ
た。

【０１１９】図１５のＢ）は、新しいエントリＣｅｌｌ
５が図１５のＡ）のリストに追加されるプロセスを示
す。エントリ詳細が、リストの最後部にあるヌル・エン
トリに書き込まれ、新しいヌル・エントリがリストに付
加される。使用者ポインタＣ１、Ｃ２、Ｃ３は、以前と
同じエントリをポイントする。

【０１２０】今や２番目の待ち行列に新しいエントリが
存在するけれども、対応する出力ＶＣＮが送出制御経路
に存在せず、従って、スケジュー決めをできる状態にな
いため、該新しいエントリは送出されない。しかし、第
１と第２の待ち行列にある出力ＶＣＮはまだ送出制御経
路にとどまり、スケジュール決めが行われていて、従っ
て、これらの待ち行列の各々の長さは次第に短縮され
る。リスト・エントリが３度目に出力されると（これは
第１または第３の待ち行列に関して行われるかもしれな
いが）、該エントリは解放される。当然の帰結として、
エントリＣｅｌｌ４は、第１と第３の待ち行列の１つか
ら出力され、同時に、待ち行列に関連付けられた出力Ｖ
ＣＮは、Ｃｅｌｌ４エントリの停止ビットがセットされ
ているので、リサイクルされず、従って、対応する使用
者ポインタは、ポインタＣ２とともにエントリＣｅｌｌ
５に向けられることとなる。最終的には、Ｃｅｌｌ４エ
ントリは、３つの待ち行列の最後のものによって出力さ
れ、対応する使用者ポインタは、エントリＣｅｌｌ５を
ポイントするようにセットされる。エントリＣｅｌｌ４
は解放され、３つの待ち行列すべての出力ＶＣＮを送出
制御経路に再導入して、これらの待ち行列からのエント
リの出力を再スタートさせるため始動ブロック８２を始
動させる必要があることを出力制御６９は認識する。

【０１２１】送出始動ブロック 出力ＶＣＮ送出始動ブロック８２は、特定のマスタＶＣ
Ｎに関し"始動"を実行し、それをすべての関連する出力
ＶＣＮに拡大する。本実施例においては、最初の出力Ｖ
ＣＮは、ユニキャストの場合にマスタＶＣＮが直接出力
ＶＣＮと見なされるようにするため、マスタＶＣＮと同
じ値にされる。拡張動作によって提供される出力ＶＣＮ
は、資格制御ブロック７７の要求に応じてブロック８２
から資格制御ブロックに渡される。

【０１２２】上記のように、入力制御からリスト６５に
対し出される始動信号は、空きから非空き状態へ変える
もの（"非空き"始動）であり、出力制御からすべての待
ち行列７０に関し出される始動信号は、停止ビットがセ
ットされているエントリに続くエントリの位置にリスト
を配置するもの（"ストップ解除"始動）である場合があ
る。出力制御からの始動は、常にマルチキャストの場合
に関するものであるが、一方、入力制御６６からの始動
は、ユニキャストまたはマルチキャストいずれにも関連
させることができる。入力制御６６はマスタＶＣＮがユ
ニキャストまたはマルチキャストに関連するかどうかを
データ構造１２０のフィールド１２３に記憶されるデー
タ（図１２参照）から判断し、"非空き"始動を送出始動
ブロック８２上で実行する際に、マスタＶＣＮととも
に、この情報を渡す。かくして、ブロック８２は、始動
信号を受け取ることによって、当該マスタＶＣＮとそれ
がユニキャストまたはマルチキャストのいずれに関する
ものであるかを知ることになる。

【０１２３】上記の通り、送出始動ブロックは、出力別
ＶＣＮ動作の上流に置かれるバッファ機構を含む。これ
を実施する１つの方法は、受け取られる始動信号を記憶
するための始動ＦＩＦＯ１４０（図１６参照）と各マル
チキャスト接続毎に関連出力ＶＣＮのグループを記憶す
るためのマルチキャスト・グループ記憶機構として、マ
ルチキャスト拡張機構８３を実施することである。ブロ
ック８２の概略動作は、次の通りである。始動信号が当
該マスタＶＣＮを記録するため始動ＦＩＦＯ１４０に入
れられるとき、関連マルチキャスト・フラグが、始動が
マルチキャスト接続に関するものであるか否かを標示す
るように適切にセットされる。記憶された始動動作が、
ＦＩＦＯ順にブロック８２によって処理され、出力回路
８４は、資格制御ブロックによって要求される時、始動
のマスタＶＣＮに関連する各出力ＶＣＮを出力する。特
に、始動がユニキャスト・マスタＶＣＮに関する場合、
出力回路８４は、単に対応する出力ＶＣＮとしてマスタ
ＶＣＮを出力する。しかし、始動のマルチキャスト・フ
ラグがセットされ、それがマルチキャスト・マスタＶＣ
Ｎに関することを示している場合、出力回路８４は、マ
スタＶＣＮを使用して、マルチキャスト・グループ記憶
ＦＩＦＯ４１へインデックスし各出力ＶＣＮを順番に出
力する。

【０１２４】始動ＦＩＦＯをあらゆるマスタＶＣＮに関
する始動信号を保持するに十分な大きさにすることによ
って、マルチキャスト拡張を処理するために望まれる処
理の柔軟性を備えながら、いかなる始動信号も失うこと
はないようにするこができる。

【０１２５】図１６の構成の詳細な動作は以下の通りで
ある。エントリ（始動）をＦＩＦＯ１４０に追加するた
めの手順は、ＦＩＦＯが現在空きであるか否かに依存す
る。これは、関連空きフラグ１４２によって標示され
る。空きフラグがオンにセットされていれば、ＦＩＦＯ
は空きであり、新しいエントリを追加するステップとし
て、始動された新しいマスタＶＣＮを読み書きポインタ
１４３、１４４に書き込み、書き込みポインタによって
ポイントされるエントリのマルチキャスト・フラグ１４
５を適切にセットし（本実施例においては、値１がマル
チキャスト接続を標示する）、空きフラグ１４２をリセ
ットする。

【０１２６】空きフラグがセットされていなければ、Ｆ
ＩＦＯ１４０は空きでなく、新しいエントリを加えるた
め次の２つのステップがとられる。第１に、新しいマス
タＶＣＮが、書込みポインタが現在ポイントする位置に
書き込まれる。第２に、新しいマスタＶＣＮが書込みポ
インタに書き込まれ、書込みポインタによってポイント
される新しい位置にあるマルチキャスト・フラグが適切
にセットされる。図１６に示される例において、マスタ
ＶＣＮをＦＩＦＯ１４０に追加するため、位置１４への
書き込みと書込みポインタへの書込み、および、位置１
１におけるマルチキャスト・フラグの適切なセットが行
われる。

【０１２７】ＦＩＦＯ１４０を読み取ることによって、
読取りポインタによってポイントされる位置に保持され
るマルチキャスト・フラグの状態とともに読み取りポイ
ンタ１４３の値が戻される。次に、読み取りポインタが
ポイントする位置を読み取り、読取りポインタの新しい
値として読み取った値を記憶することにより、読取りポ
インタは進められる。しかし、この新しい値が読取りポ
インタに書かれる前に、古いエントリは、ヌルに変えら
れなければならない。一旦これが行われれば、新しい値
を読取りポインタに書き込むことができる。

【０１２８】読み込みポインタに書かれた値がヌルであ
るとき、ＦＩＦＯ１４０は空きであり、この場合空きフ
ラグがセットされる。

【０１２９】図１６に示されるＦＩＦＯ１４０からの読
み込みは、それがユニキャスト接続に関するものである
ことを標示する値１をマスタＶＣＮへ戻すであろう。読
取りポインタを進めるステップには、（値２を与えて）
ロケーション１を読み取ること、ロケーション１に０を
書き込むこと、そして最後に２を読取りポインタに書き
込むというステップが含まれる。

【０１３０】ＦＩＦＯからのマスタＶＣＮ読み込みがユ
ニキャスト接続に関する場合、単に該マスタＶＣＮが出
力ＶＣＮとして出力される。しかしながら、マスタＶＣ
Ｎがマルチキャスト接続に関する場合、マルチキャスト
・グループ記憶１４１が出力されるべき出力ＶＣＮに関
し参照されなければならない。

【０１３１】マルチキャスト・グループは、記憶機構１
４１において単一にリンクされたリストとして保持され
る。これらのリストは、マルチキャスト接続が設定され
るとき作成される。特定のマルチキャスト・マスタＶＣ
Ｎ上に始動を拡大するステップには、初期的にマスタＶ
ＣＮを使用して記憶機構１４１の正しいリストにアクセ
スし、次に、該リストに従ってマルチキャスト・ポイン
タ１４６を使用し、遭遇する出力ＶＣＮの各々をコピー
するステップが含まれる。図１６のエントリの例は以下
のことを示している： −マルチキャスト・グループ： ３、４、１３ の設定： ５、６、１０、１２ ‐マスタＶＣＮの入力順序： １、２、５、８、１４ ‐出力ＶＣＮの出力順序： １、２、５、６、１０、１２、８、１４ 図１７は、図１６の構成の改良を示す。マスタＶＣＮに
関連づけられる最初の出力ＶＣＮは、マスタＶＣＮと同
じ値を持つので、マルチキャスト・グループにおける最
初の出力ＶＣＮ以外の出力ＶＣＮは，どのマスタＶＣＮ
と異なる値をもって選択される。この結果、始動ＦＩＦ
Ｏ１４０とマルチキャスト・グループ記憶機構１４１を
同一のメモリ・ブロックを使用するように設計し、各マ
ルチキャスト・グループ・リストの最初のエントリが対
応するマスタＶＣＮエントリに対し冗長であるとして破
棄されるようにすることが可能である。図１７はＦＩＦ
Ｏ１４０と記憶機構１４１のこのような効率的合併を視
覚的に示している。今やマルチキャスト・マスタＶＣＮ
が始動ＦＩＦＯから読み取られるとき、その値は、対応
するマルチキャスト・グループの最初の出力ＶＣＮとし
て出力され、その他の出力ＶＣＮは、適切なリンクされ
たリストを使用して出力される。実際に、このリストの
位置決めを行うため、一定の適切な接続が提供されなけ
ればならない。本実施例においては、あらゆるマルチキ
ャスト・グループの２番目の出力ＶＣＮが、１番目の出
力ＶＣＮ（すなわちマスタＶＣＮ）より１だけ大きい値
を常に持つように単純に設計することによって、上記接
続は暗黙裡になされる。各マスタＶＣＮに関連する追加
ポインタを含むことによって明示的に（かつ可変的に）
上記接続を行うよう設計することもできるが、これは好
ましくはない。

【０１３２】図１７において、マルチキャスト・グルー
プ記憶に属するエントリでさえマルチキャスト・フラグ
・フィールドを有するものとして示された点に留意する
必要がある。これは、ＦＩＦＯデータに属していようが
記憶データ構造１４１に属していようが、すべてのエン
トリを同一サイズにすることが単に便利であることによ
る。

【０１３３】図１７の１４０と１４１の組み合わせ構造
は、各始動信号が活動化され次第、接続を効果的に設定
して、適当な出力ＶＣＮを待機する出力シーケンスに追
加するので、単なる１つの出力ＶＣＮ ＦＩＦＯ記憶機
構として見なすことができる点に留意する必要がある。
エントリを図１７の構成のようにするために出力毎ＶＣ
Ｎ動作が必要とされないから（唯一の出力毎ＶＣＮ動作
動作は、出力ＶＣＮを図１７の構成から取り出す際に必
要とされるものであるから）、始動信号でなく出力ＶＣ
Ｎをバッファに格納することは可能である。

【０１３４】クレジット付与 クレジット付与ブロック８０（図８）は、下記サービス
特性のいずれかである出力ＶＣに関して資格制御ブロッ
ク７７へ送出クレジットを付与する。すなわち、 (a)最善の努力（フローは制御される）、または、 (b)保証された帯域幅。 (a)の場合に関しては、送出クレジットは、下流ノード
によって定められる使用可能バッファ空間量を反映す
る。下流ノードから受け取るクレジット・メッセージを
解釈し、当該出力ＶＣＮのために設定されたクレジット
量をクレジット付与ブロック８０に通知するのは、フロ
ー制御ブロック８５の責任である。(b)の場合（保証さ
れた帯域幅ＶＣ）に関しては、クレジット付与ブロック
８０は、トークン（クレジット）を定期的間隔で生成す
るためにトークン・バケット・ロータを動作させる。特
定の保証された帯域幅ＶＣに関してトークンが生成され
る平均速度は、ＶＣが送出されることを可能にする速度
を反映するようにセットされる。生成されたクレジット
は、資格制御７７ブロックに渡され、そこで、それらは
適切な出力ＶＣＮに関連づけられるトークン・バケット
に記憶される。ある出力ＶＣＮに関してセルが送り出さ
れるとき、クレジットが、対応するトークン・バケット
から取り出される。クレジット付与ブロックによって操
作されるトークン・バケット・ロータは、図１８に示さ
れるテーブル１５０とカウンタ１５１を使用する。

【０１３５】テーブル１５０は、固定サイズ（Ｍ個のエ
ントリ）であり、保証された帯域幅ＶＣに関連する出力
ＶＣＮを保有する。クレジット増分値は、各出力ＶＣＮ
に関連づけられる。カウンタ１５１は、定期的間隔で増
分されるモジュロＭカウンタである。カウンタが増分さ
れたあと、出力ＶＣＮとクレジット増分がテーブルから
読み取られ、資格制御ブロックに送られる。テーブル・
エントリがブランクの場合、この間隔の間クレジットは
送り出されない。

【０１３６】常に単一のクレジットを送出せずにクレジ
ット増分フィールドを持つ理由は、資格制御ブロックが
セル期間毎にトークン・バケット・ロータにサービスす
る必要性を避けるためである。例えば、トークン・バケ
ット・ロータがセル期間毎にだけサービスされるなら
ば、ただ１つのクレジットが各サービス毎に送り出され
る場合、本発明のスイッチは、保証された帯域幅ＶＣＮ
に対しその出力帯域幅の半分以上を割り当てることがで
きないであろう。逆にこの問題が常に２つのクレジット
を送り出すことによって回避されるならば、トークン・
バケットの正確度はあがるであろう。

【０１３７】一般的にクレジット増分フィールドは、１
つまたは２つのクレジットが送り出されるべきか否か標
示できるように１ビット幅である。このフィールドの幅
は、一層の柔軟性を持たせるためさらに大きくすること
は可能である。

【０１３８】トークン・バケット・ロータにおけるテー
ブルの長さは、帯域幅を割り当てる際に必要な分解能に
よって決定される。典型的には、各テーブル・エントリ
は、６４Ｋビット／秒スライスの帯域幅に対応するよう
に構成できる。

【０１３９】トークン・バケット・ロータは、接続確立
時に設定される。特定の出力ＶＣＮに関し１つの６４Ｋ
ビット／秒スライスが必要であれば、プロセッサ装置
は、空きテーブル・エントリを見出し、ＶＣＮをそれに
書きこまなければならない。さらに多くのスライスが必
要であれば、プロセッサ装置は、可能な限り均一な間隔
で数回にわたって出力ＶＣＮをロータへ書き込まなけれ
ばならない。

【０１４０】資格制御ブロック 資格制御ブロック７７の機能は、送出するクレジットを
必要とする出力ＶＣＮの送出クレジットを追跡し、送出
クレジットを必要としそれを持つか、または、そのよう
なクレジットを必要としない送出セルとともに、それら
出力ＶＣＮをスケジュール・ブロック７５へ渡すことで
ある。

【０１４１】資格制御ブロック７７は、各出力ＶＣＮに
関し一定量のデータを維持する。このデータは（図１９
の）テーブル８１に保持され、以下の項目を含む。 −クレジット（出力ＶＣＮが現在送出すべきクレジット
を持つセルの数）、 −最大クレジット(クレジット・フィールドが取り得る
最大値）、 −"セル・フラグ"（出力ＶＣＮがその待ち行列中にセル
を持つがクレジット不足のためにスケジュールされなか
ったことを標示するフラグ）、 −ＱＯＳ（出力ＶＣＮに関連するサービス特性で、ＧＢ
０、ＧＢ１、ＢＥのいずれか）、 −"出力制御フラグ"（保証された帯域幅出力ＶＣＮが定
形出力を持つか、最善努力出力ＶＣＮがフロー制御され
ていることを標示するフラグ）、 −外部ポート番号。 クレジットと"セル・フラグ"を除き上記データのすべて
は、接続確立時に設定され以後変更されない。

【０１４２】図１９に示される通り、資格制御ブロック
は、４つの異なるソースから入力メッセージを受け取る
ように構成される。各入力メッセージは、出力ＶＣＮと
そのＶＣＮに関連する情報を含む。これらの入力と出力
ＶＣＮの送出クレジットに及ぼすそれら入力の効果は以
下の通り。 １. 送出始動ブロック８２からの出力ＶＣＮ。この場
合、ブロック８２は少くとも１つの新しいセルがその出
力ＶＣＮに関し使用可能であるという信号を送る。この
入力は、対応するクレジット・カウントに影響を及ぼさ
ない。 ２．出力ＶＣＮとクレジット付与ブロック８０のトーク
ン・バケット・ロータからのクレジット増分。ブロック
８０は、出力ＶＣＮのトークン・バケットがその中にな
お多くのクレジットを持つことを示す信号を送る。これ
に応じて、クレジット・カウントが最大クレジット限界
の範囲で増分される。 ３．出力ＶＣＮと（クレジット付与８０ブロックを経由
しての）フロー制御ブロックからのクレジット量。フロ
ー制御ブロックは下流ノードがこの量のクレジットを発
行したことを示している。これに応じて、対応するクレ
ジット・カウントがセットされる。 ４．おそらく"送出セルあり"標識とともに送られる待ち
行列ブロック６３からの出力ＶＣＮ。出力ＶＣＮの受領
は、セルがその出力ＶＣＮ上に送り出されたことを示す
ため、出力ＶＣＮクレジットは（ゼロである場合を除
き）減分されなければならない。「送出セルあり」識別
信号は、ＶＣＮの待ち行列がなお多くのセルを持つこと
を示すので、まだクレジットがある限り、スケジュール
決めを継続しなければならない。

【０１４３】資格制御ブロック７７が、入力を受け取っ
た出力ＶＣＮのクレジット・カウントに必要な調整を行
った後、引き続きその入力を検討して、出力ＶＣＮを適
切な待ち行列に入れるスケジュール・ブロックへメッセ
ジを送るべきか否かを判断する。メッセージは、以下の
状況の場合スケジュール・ブロックに送り出される。 １. 送出始動ブロックからの出力ＶＣＮは、次の場合に
メッセージが送り出されるようにする： ＊クレジットが０以上である場合、または、 ＊ＶＣＮが非定形出力をもつ保証された帯域幅である場
合、または、 ＊ＶＣＮがフロー制御なしＢＥの場合。 ２．出力ＶＣＮとトークン・バケット・ロータからのク
レジット増分は、ＶＣＮがセルを持つがクレジットがな
かったため以前にスケジュールされなかったことを示す
オンに"セル・フラグ"がセットされていれば、メッセー
ジが送出されることを可能にする。 ３．出力ＶＣＮと出力フロー制御ブロックからのクレジ
ットは、クレジットがゼロでなく「セル・フラグ」がオ
ンにセットされていれば、メッセージが送出されること
を可能にする。 ４．出力ＶＣＮと待ち行列ブロックからの「送出セルあ
り」標識信号は、以下の場合メッセージが送出されるこ
とを可能にする： ＊減分後のクレジットが０以上の場合、または、 ＊出力ＶＣＮが非定形出力を持つ保証された帯域幅であ
る場合、または、 ＊出力ＶＣＮがフロー制御なしＢＥの場合。

【０１４４】スケジュール・ブロックに送り出されるメ
ッセージは、出力ＶＣＮのみならず、関連外部ポート番
号と待ち行列番号とを含む。外部ポート番号の入手は、
テーブル８１を探索すればできる。待ち行列番号は、通
常ＶＣＮのＱＯＳに対応している。従って、ＧＢ０出力
ＶＣＮは、待ち行列０に、ＧＢ１出力ＶＣＮは待ち行列
１に、そしてＢＥ出力ＶＣＮは待ち行列２にそれぞれ向
けられる。この規則には例外が１つある。すなわち、非
定形出力を持ちクレジットを持たないＧＢ出力ＶＣＮ
は，待ち行列２（ＢＥ待ち行列）に入れられる。

【０１４５】資格制御ブロックが実行しなければならな
い最後の作業は、"セル・フラグ"の更新である。"セル
・フラグ"は、出力ＶＣＮが待ち行列に入れられたセル
を持つが、クレジットがなかったためスケジュール・ブ
ロックに渡されなかったことを標示する。これが発生す
る２つの状態がある： −出力ＶＣＮが送出始動ブロックから到着し、出力ＶＣ
Ｎがクレジットがないためスケジュール・ブロックに渡
されない場合、および、 −出力ＶＣＮが"送出セルあり"標識を持って待ち行列か
ら到着し、クレジットがないためスケジュール・ブロッ
クに渡されない場合。

【０１４６】"セル・フラグ"は、これら２つの場合にセ
ットされる。その他のすべての場合、出力ＶＣＮがフロ
ー制御ブロックから到着し、出力ＶＣＮがクレジットが
ないためスケジュール・ブロックに渡されない場合（こ
の場合"セル・フラグ"は変えられない）を除いて、"セ
ル・フラグ"はクリアされる.資格制御ブロックについて
留意すべきもう１つの点は、それが各入力からメッセー
ジを受け取る頻度である。該ブロックが１セル期間に４
つの入力すべてを取り扱うことができれば問題はない。
しかし、典型的にはそのようにはならず、セル期間につ
き２つの入力しか扱うことができない。従って、どの入
力が各セル期間にサービスされる必要があるかを決定す
る上で、以下の考察がなされる。 −各セル期間毎にセル詳細を送ることができるので、待
ち行列ブロック６３からの入力は、各セル期間毎に処理
されなければならない。 −トークン・バケット・ロータは、増分の大きさを指定
できるので、あらゆるサイクルより短い間隔で出力を提
供するように設計できる。 −フロー制御入力は、セル期間に比較して頻繁ではな
く、資格制御ブロックからフロー制御ブロックへ送られ
る"準備完了"信号によって制御ができる。 −送出始動ブロックは１セル期間より遅い速度で始動信
号を出し、始動信号が１セル期間で到着していても、情
報が消失しないということを保証する始動ＦＩＦＯがあ
る。かくして、この入力もまた"準備完了"信号によって
制御されることができ、セル期間毎に読み取られる必要
はない。

【０１４７】各セル期間に２つの入力だけが取り扱われ
ることができるという観点から、図２０のロータ１５５
が使用され、そこで、待ち行列ブロック入力がセル期間
毎にサービスされ、セル期間１つおきにトークン・バケ
ット・ロータが入力し、４セル期間に一度残りの入力が
行われる。

【０１４８】スケジュール・ブロック すでに述べたとおり、スケジュール・ブロック７５の役
割は、送出し続けるべき次の出力ＶＣＮを選択し、待ち
行列ブロック６３の出力制御６９へこの出力ＶＣＮを渡
すことである。

【０１４９】各外部ポートのため、それぞれの待ち行列
構造７６がスケジュール・ブロックで維持される。各構
成は、図９に図示されるように、（ＧＢ０、ＧＢ１、Ｂ
Ｅの）各優先度に対し１つ当て合計３つのＦＩＦＯ待ち
行列を含む。スケジュール・ブロックは、メッセージを
資格制御ブロックから受け取り次第、メッセージに含ま
れる出力ＶＣＮを、メッセジの他の情報によって示され
る適切な待ち行列に書き込む。スケジュール機構７８
は、外部ポート・ロータ６０Ｂに従って、待ち行列構造
７６を調べる。

【０１５０】次の外部ポート番号をロータから入手する
と、スケジュール機構７８は、そのポートに関する待ち
行列構造における最も高い優先度の非空き待ち行列を探
し、そこから最初の出力ＶＣＮを読み出す。

【０１５１】スケジュール・ブロック７５の外部出力ポ
ート・ロータ６０Ｂは、（外部入力と出力ポートが対に
されていると仮定すると）マスタＶＣＮ探索ブロック６
１に関連するロータ６０Ａと本質的に同じものである。
しかしながら、出力ＦＩＦＯ４２ががそのしきい値（１
セル相当量）を越えるときを考慮に入れるため、アダプ
タ・カードのモニタ４４からの入力を出力ポート・ロー
タ６０Ｂは使用する。特に、ロータ６０Ｂは、ＦＩＦＯ
がしきい値まで空になるまでヌル・ポート番号を対応す
るスケジュール機構のタイム・スロットに出力すること
によって、そのＦＩＦＯがそのしきい値を越えた外部出
力ポートに関してスケジュールが行われることを防止す
る。

【０１５２】スケジュール・ブロックにおいてＦＩＦＯ
待ち行列を実施するデータ構造は、マルチキャスト拡張
機構８３において使用されるものと同じである。出力Ｖ
ＣＮがスケジュール・ブロック待ち行列において任意の
１時点でただ一度だけ出現することが保証されるので、
これらの効果的構造を使うことができる。実際に、出力
ＶＣＮが多くとも１つの待ち行列にあるだけである。結
果として、ＦＩＦＯ待ち行列のどれもいっぱいにならな
いことを保証しながら、ＦＩＦＯ待ち行列のすべてを１
つの小さいブロックのメモリに上重ねすることが可能で
ある。

【０１５３】スケジュールＦＩＦＯ待ち行列を実施する
ために使われるデータ構造が、外部ポート０に関連する
待ち行列に関するサンプル・データと共に、図２１に示
されている。この図で点線の引かれたボックスで示され
ているものは、サンプル・データの一層便利なＦＩＦＯ
を表している。

【０１５４】各ＦＩＦＯ待ち行列（例えば、待ち行列ポ
ート０、ＧＢ０）は、先頭ポインタ１６１、最後部ポイ
ンタ１６２および空きフラグ１６３を持つ単一リンク・
リストとして記憶される。これらのポインタは、すべて
の可能な出力ＶＣＮを保持するに十分な大きさのメモリ
・ブロックを参照する。データは、上述の始動ＦＩＦＯ
の場合と同様の方法で各ＦＩＦＯ待ち行列から読み出さ
れそこへ書き込まれる。

【０１５５】各々がＦＩＦＯ待ち行列から読み取られた
後、最後部ポインタ１６２は、ＦＩＦＯ待ち行列が空に
なったかどうか見るためにテストされる。最後部ポイン
タがヌルであれば、ＦＩＦＯは空であり、空きフラグ１
６３がセットされる。書込みがそのＦＩＦＯ待ち行列に
行われるまでフラグはセットされたままである。

【０１５６】図２１では、各空きフラグは、対応する先
頭および最後部ポインタとグループにまとめられて図示
されている。しかし、実際問題として、同じ外部ポート
に関連付けられたすべての待ち行列の空きフラグ１６３
は、それらが一度の動作で読み込まれるようにするため
１つのグループに集められる。これによって、スケジュ
ール機構が、ロータ６０Ｂのどの待ち行列を現在時外部
ポートに関し読み込むべきかを容易に決定できる。

【０１５７】出力ヘッダ生成ブロック スケジュール機構７８がポート待ち行列から出力ＶＣＮ
を取り出した後、セル詳細待ち行列ブロック６３の出力
制御６９へこの出力ＶＣＮを渡し、そこで、その出力Ｖ
ＣＮに関し次に出力されるべきセルのセル詳細が取り出
される。これらのセル詳細と出力ＶＣＮは、出力ヘッダ
生成６４ブロックに渡され、送出されるべきセルに関す
るヘッダが生成される。ヘッダを生成する第１のステッ
プは、出力ＶＣＮを使用して、この情報を記憶する出力
ＶＰＩとＶＣＩをテーブル１６５で探しあてることであ
る。このテーブル１６５は、接続確立時点に設定され
る。

【０１５８】ＶＰＩとＶＣＩはブロック６４に渡される
セル詳細情報からのセル・タイプとＡＡＬ５ＥＯＰビッ
トと組み合わせられ、セル・ヘッダの最初の４バイトを
形成する。次に、これらは、セル本体のアドレスととも
に、ファブリック３０に渡される。ヘッダ・エラー・チ
ェックはここでは計算されない点に留意する必要があ
る。この計算は関連アダプタ・カードでされる。

【０１５９】バリエーション 一般的にハードウェアでの実施が処理速度の観点からむ
しろ好まれるとはいえ、上述された機能ブロックは様々
な方法で実行されることができることは認められること
であろう。

【０１６０】更に、上述された機能性は種々の方法で複
数ブロック間に分割することができ、一般的にはこれら
のブロックの境界は任意であるということも認められる
であろう。例えば、図２２を参照すると、マルチキャス
ト拡張機能８３に供給された"始動"信号を生成するため
に使用される機能性は、待ち行列ブロックでなくむしろ
送出制御経路に存在するとみなすこともできる。特に、
この始動信号生成機能性は、送出始動ブロック８２（図
２２の始動生成ブロック１７０参照）の一部とみなすこ
とができる。この始動信号生成ブロックは、到来するセ
ルのすべてのマスタＶＣＮを効果的に受け取るが、適切
な条件が存在していることを標示するため待ち行列ブロ
ックに保持されている待ち行列データ１７１（すなわ
ち、作成者と使用者ポインタ、空きフラグおよび停止ビ
ット）に関する始動信号を生成するだけである。同様
に、出力ＶＣＮをリサイクルするためのメカニズムは、
待ち行列ブロック６３に埋め込まれる方法ではなく、む
しろ送出制御経路に含まれる待ち行列データ応答型機能
性とみなすことができる（図２２のリサイクル・ブロッ
ク１７２参照）。また、スケジュール機構７８によって
出力される出力ＶＣＮは新たなセル出力メカニズムに対
し行われるように考えることもできる。このメカニズム
は、ブロック７５を含み、セル本体アドレスを与えるた
め待ち行列ブロック６３を使用する。記述されたスイッ
チの動作原理を根本的に変えることなく機能ブロック境
界における多数のバリエーションを想定することができ
る。

【０１６１】更に一層実質的なバリエーションが可能で
ある。特に、送出始動８２から資格制御ブロックへの出
力ＶＣＮの導入を行うためのメカニズムは、図２３に示
されようなバリエーションを取ることができる。図２３
の境界は、図２２と同じ機能ブロック境界をもって図示
されている。図２３の出力ＶＣＮ導入メカニズムの背後
にある一般的原理は、ブロック６１によって生成される
新しいマスタＶＣＮ各々によって標示される新しいセル
の到着の各々にマルチキャスト拡張機構８２が応答する
ように構成されることである。この結果、特定のマスタ
ＶＣＮに関する始動信号を受け取ると、マルチキャスト
拡張機構は、スケジュール決めループに入っていない
（すなわち、資格制御ブロックに保持され、ケジュール
・ブロック７５で待ち行列に入れられ、または、リサイ
クル手段１７２によってリサイクルされるプロセス中
の）それら関連出力ＶＣＮを導入のため待ち行列に入れ
るだけである。

【０１６２】この構成の明白な利点は、空きフラグと停
止ビットを活用し、始動信号がマルチキャスト拡張機能
に送られる条件を設定し判定するこをもはや必要としな
いことである。結果として、待ち行列ブロック６３の入
力・出力制御６６、６９の動作が単純化され、図２２の
始動信号生成ブロック１７０は完全に取り除かれてい
る。しかしながら、この利点を得るためには、どの出力
ＶＣＮがスケジュール・ループに入っていないかをマル
チキャスト拡張機構が知ることができるように設計しな
ければならない。もちろん、新たに設定された接続に関
する最初のマスタＶＣＮの受領に先立って、スケジュー
ル・ループに入っている出力ＶＣＮはないから、マスタ
ＶＣＮに関するすべての出力ＶＣＮがスケジュール・ル
ープに導入される準備ができているようにマルチキャス
ト拡張機構を初期的に設定することはできる。更に、一
旦特定のマスタＶＣＮに関連づけられた出力ＶＣＮがス
ケジュール・ループに導入されたならば、出力ＶＣＮが
ループから出そうになる時点をリサイクル手段１７２が
マルチキャスト拡張機構に通知することは容易となる。
その出力ＶＣＮに関する出力待ち行列７０が空きである
とリサイクル手段が判断する場合、リサイクル手段は、
資格制御ブロックではなくマルチキャスト拡張機構へ出
力ＶＣＮを戻す（実際には、出力ＶＣＮはなお、クレジ
ット・セットの目的のため資格制御ブロックに渡される
が、"送出セルあり"フラグはセットされない）。

【０１６３】次に、マルチキャスト拡張機構８３は、関
連出力ＶＣＮがスケジュール・ループにないマスタＶＣ
Ｎの各々に関するリストを保持するだけでよい。すなわ
ち、マスタＶＣＮをブロック６１から受け取ると、マル
チキャスト拡張機構は、単に、資格制御ブロック７７へ
の出力回路８４による導入のため出力ＶＣＮの適切なリ
ストを出力ＦＩＦＯに書き込む。

【０１６４】その他の可能なバリエーションは以下の通
りである。 −スケジュール手段において複数の出力ＶＣＮの発生を
可能とすること（マルチキャスト拡張機構は、対応する
セルを受け取ると常に、マスタＶＣＮと関連する出力識
別子の全セットを導入する。この場合リサイクル手段は
必要ない）。 −セル本体順序付けデータを待ち行列ブロックに別々に
記憶せずに、リンクされたリストに直接セル本体を記憶
すること。 実用上、これらの可能なバリエーションのどれも好まし
くはない。

【０１６５】上述されたコントローラの概念の多くを、
（固定長パケットである）セルを持つシステムに対する
と同様に可変長パケットを持つパケット型システムにも
適用できることは認められるであろう。

【０１６６】本発明には、例として次のような実施様態
が含まれる。 （１）各々がパケット本体を有する複数のパケットから
なる入力ストリームを市区なくとも１つ受け取り、該入
力ストリームの複数パケットのパケット本体を複数の出
力ストリームのパケットへ複製することによって、複数
のパケット出力ストリームとして前記入力ストリームを
マルチキャスティングするための装置であって、パケッ
トを受け取り、各パケットがどの入力ストリームに属す
るかを判断するための入力手段と、前記入力手段によっ
て受け取られたパケットのパケット本体、および受け取
られたパケット本体を受け取った順序で順序付けするた
めに使用される各入力ストリーム毎の順序データ・セッ
トを記憶するための記憶手段であって、新たなパケット
本体が記憶されると、該パケットが属する入力ストリー
ムの前記順序データ・セットを前記入力手段の判断に従
って更新する入力制御手段と、出力ストリーム上に送出
されるべき次のパケット本体を識別するため、各出力ス
トリーム毎に対応する入力ストリームの順序データ・セ
ットを参照する順序位置識別子を維持する出力制御手段
とを有する、記憶手段と、前記出力ストリーム上への出
力をスケジュールするため前記記憶手段の出力制御手段
と連係して現在スケジュールされている出力ストリーム
上へ次に出力すべきパケット本体を識別し、識別したパ
ケット本体を取り出し、前記現在スケジュールされてい
る出力ストリーム上へ取り出したパケット本体を出力す
るための出力手段と、を備えるマルチキャスティング装
置。

【０１６７】（２）前記パケット本体と前記順序データ
・セットは、前記記憶手段に別々に記憶され、前記順序
データ・セットの各々は、それぞれ対応するパケット本
体をポイントするパケット本体ポインタと次のエントリ
をポイントする次エントリ・ポインタとを各々が持つパ
ケット詳細エントリのリストを含み、新たなパケット本
体が記憶されると、前記入力制御手段は、当該パケット
に対応する前記リストのパケット詳細エントリのパケッ
ト本体ポインタを新たに記憶されたパケット本体をポイ
ントするようにセットすることを含めて前記リスト中の
対応するパケット詳細エントリをセットアップし、各出
力ストリーム毎に前記出力制御手段によって維持される
順序位置識別子の各々は、当該出力ストリームに関し次
に送出されるべきパケット本体のためのパケット詳細エ
ントリをポイントする、上記（１）に記載のマルチキャ
スティング装置。 （３）パケット詳細エントリがセットアップされる際
に、該パケット詳細エントリが保有されている前記パケ
ット詳細リストに関連する入力ストリームからマルチキ
ャストされるべき出力ストリームの数を示す値に前記入
力制御手段によってセットされるマルチキャスト・カウ
ント項目をパケット詳細エントリの各々が持つように構
成され、前記出力制御手段が、前記出力手段が対応する
パケット本体を出力する度毎に該パケット本体がすべて
の該当出力ストリーム上へ出力されるまで、前記パケッ
ト詳細エントリのカウント項目を減分し、最後に、前記
リストから当該エントリを削除する、上記（２）に記載
のマルチキャスティング装置。

【０１６８】（４）各入力ストリームは、対応する入力
識別子によって識別され、前記入力手段は、新たに受け
取るパケットが属する入力ストリームを識別する入力識
別子を該パケットに付与し、前記記憶手段の入力制御手
段は、前記リストの各々の最後部をポイントするリスト
・ポインタを保持し、各入力識別子と、入力識別子によ
って識別される入力ストリームに関連する前記リストを
ポイントする前記リスト・ポインタとの間の関連性を保
持する、上記（２）に記載のマルチキャスティング装
置。 （５）前記リスの各々は、パケット関連情報を持たない
最後部エントリを含み、前記入力制御手段によって保持
されるリスト・ポインタは、前記最後部エントリをポイ
ントするように構成され、新たなパケット本体が記憶さ
れる際に、前記入力制御手段は、該当するリストへ新た
な最後部エントリを追加し、それまで最後部であったエ
ントリを新たなパケット本体のためのパケット詳細エン
トリとして使用し、制御手段は、該リストのリスト・ポ
インタをそれに応じて更新する、上記（４）に記載のマ
ルチキャスティング装置。 （６）各出力ストリームは対応する出力識別子によって
識別され、前記出力手段は、前記出力識別子を基に出力
ストリームの出力スケジュールを行い、対応する出力識
別子を出力することによって、次にスケジュールされる
出力ストリームを識別する送出制御手段を含み、前記記
憶手段の出力制御手段は、各出力識別子と、該出力識別
子によって識別される出力ストリームに関する順序位置
識別子との間の関連性を維持し、出力手段によって出力
識別子を付与されると、前記出力制御手段が、該関連性
を活用して当該出力ストリームに関し次に出力されるべ
きパケット本体のためのパケット本体ポインタを取り出
す、上記（１）に記載のマルチキャスティング装置。

【０１６９】（７）前記送出制御手段は、スケジュール
手段と該スケジュール手段に出力識別子を導出するため
の導出手段とを含み、該スケジュール手段は、前記出力
識別子を基に出力ストリームの出力スケジュールを行
い、次に出力すべき出力ストリームに対応する出力識別
子を出力し、その後そのストリームを該スケジュール手
段から取り除き、前記導出手段は、入力手段による少な
くともいくつかの新たなパケットの受領に応答して、そ
れらパケットが属する入力ストリームに関連する少なく
ともいくつかの出力ストリームの出力識別子を前記スケ
ジュール手段に導出し、前記スケジュール手段において
出力識別子が任意のある時点でただ１度だけ出現するよ
うに送出制御手段が構成され、該送出制御手段は、前記
スケジュール手段によって最後に出力される出力識別子
に関連する順序データ・セットの状態に応答して、該順
序データ・セットが当該出力ストリーム上に送出される
べきパケット本体がなお存在することを標示する場合、
前記スケジュール手段に当該出力識別子を戻す、上記
（６）に記載のマルチキャスティング装置。 （８）前記パケットがＡＴＭセルせある、上記（１）に
記載のマルチキャスティング装置。 （９）前記パケット本体は各々、前記記憶手段において
ただ一度だけ記憶され、前記順序データ・セットは、対
応するパケット本体をポイントするポインタを含むエン
トリを持ち、該エントリのそれぞれは、同時に使用され
る順序データ・セット（複数）においてただ一度だけ存
在し、各出力ストリームは、それぞれの出力識別子によ
って識別され、出力手段は、出力識別子を基に出力のス
ケジュールを行う送出制御手段を含み、前記出力識別子
の各々は、前記送出制御手段の中で任意の一時点で一度
以上は存在しない、上記（１）に記載のマルチキャステ
ィング装置。

【０１７０】

【発明の効果】マルチキャスティングに際し、パケット
本体を出力ストリームの待ち行列ごとに複製して記憶さ
せたり、共有メモリ内のパケット本体のアドレスを出力
ストリームごとの待ち行列に重複して入れておく必要が
なく、効率的に出力ストリームを形成することができ
る。

【図面の簡単な説明】

【図１】ＡＡＬ５結合のための標準ＡＴＭ ＵＮＩセル
の形式を示すブロック図である。

【図２】低速リンクがＡＴＭスイッチ・コアのポートに
供給される前に先ずマルチプレクスされる形態の一般的
ＡＴＭスイッチ・アーキテクチャを示すブロック図であ
る。

【図３】本発明を実施するＡＴＭスイッチの概略を示す
ブロック図である。

【図４】図３のスイッチのスイッチ・コア・ブロックを
示すブロック図である。

【図５】スイッチ・コアのポートに関するサービス・ロ
ータのテーブルを示すブロック図である。

【図６】図３のスイッチのアダプタ・カードのブロック
図である。

【図７】図６のアダプタ・カードの外部スイッチ・ポー
トに関するサービス・ロータのテーブルを示すブロック
図である。

【図８】図４のスイッチ・コア・ブロックのコントロー
ラの機能ブロック図である。

【図９】図８のコントローラのスケジュール機構によっ
て保持されるポート待ち行列を示すブロック図である。

【図１０】図８のコントローラのマスタＶＣＮ探索ブロ
ックのブロック図である。

【図１１】破棄されたセルに応じてＡＡＬ５結合パケッ
トを破棄するための２つの方法を示すブロック図であ
る。

【図１２】図８のコントローラのセル詳細待ち行列にお
ける各種リストと待ち行列を実施するために使われるデ
ータ構造を表すブロック図である。

【図１３】新たに到着したセル詳細の入力セル・ストリ
ーム・リストへの追加を示すブロック図である。

【図１４】図８のコントローラの待ち行列ブロックの出
力制御の動作を示す流れ図である。

【図１５】待ち行列ブロックに保持されるリストと待ち
行列のセル詳細エントリの各々に含められる停止ビット
の目的と効果を示すブロック図である。

【図１６】図８のコントローラのマルチキャスト拡張手
段を実行するためのデータ構造を示すブロック図であ
る。

【図１７】図１６のデータ構造の改良された実施例を示
すブロック図である。

【図１８】保証された帯域幅サービスのために維持され
るクレジット・バケット・ロータ・テーブルを示すブロ
ック図である。

【図１９】図８のコントローラの資格制御ブロックの動
作を示すブロック図である。

【図２０】資格制御ブロックによって動作されるサービ
ス・ロータを示すブロック図である。

【図２１】図８のコントローラのスケジュール・ブロッ
クで使われるデータ構造を表すブロック図である。

【図２２】機能ブロック境界が図８と異なるコントロー
ラの機能ブロック図である。

【図２３】コントローラが変っていることを除いて図２
２と同じ機能ブロック図である。

【符号の説明】

１、４５ マルチプレクサ（ＭＵＸ） ２ スイッチ・コア ３、４７ デマルチプレクサ（ＤＥＭＵ
Ｘ） ４ 入力リンク ５ 出力リンク ６ 分割機構 ７、８、９、１１、１４、１５、１７、１８、１９、２
７ ライン １０ ヘッダ変換機構 １２ 結合機構 １３ 共有メモリ １６ 出力待ち行列 ２０ Ｎポートのスイッチ・コア ２１ スイッチ・コアのポート ２２ アダプタ・カード ２３ 外部スイッチ・ポート ２４ プロセッサ装置 ２５ マスタ・クロック ２６ 局所スレーブ・クロック ３０ ファブリック ３１ セル本体共有メモリ ３２ 空きアドレス・リスト・メモリ ３３ コントローラ ３４ 通信ブロック ３７ 入力ポート ３８ 出力ポート ４０ 物理層／フレーム機構（ＰＨＹ
Ｓ） ４１ 入力先入先出機構（ＦＩＦＯ） ４２ 入力検出機構 ４３ 出力先入先出機構（ＦＩＦＯ） ４４ 出力検出機構 ４５ 時分割マルチプレクサ ４６ 入力ポート・ロータ機構 ４８ 出力ポート・ロータ機構 ４９ 空セル挿入機構 ５０ 空セル検出・破棄機構 ６０ ロータ ６０Ａ 外部入力ポート・ロータ ６０Ｂ 外部出力ポート・ロータ ６１ ＶＣＮ探索ブロック ６２ 監視ブロック ６３ セル詳細待ち行列ブロック ６４ 出力ヘッダ生成ブロック ６５ セル詳細リスト ６６ セル詳細入力制御 ６７ 作成者ポインタ ６８ 使用者ポインタ ６９ セル詳細出力制御 ７０ セル詳細待ち行列 ７５ スケジュール・ブロック ７６ 待ち行列構造 ７７ 資格制御ブロック ７８ スケジュール７８ ８０ クレジット付与ブロック ８１ 出力ＶＣＮテーブル ８２ 出力ＶＣＮ送出始動ブロック ８３ マルチキャスト拡張機構 ８４ 出力回路 ８５ フロー制御ブロック ９０ スクランブラ ９１ スプリッタ ９２ 高位テーブル ９３ 低位テーブル ９４ ２次元テーブル ９５ 比較器 １０２ ＥＯＰビットを持つセル １０３ ＥＯＰビット １０４ 最後のセル １１２ セル本体アドレス・フィールド １１３ セル・タイプ／ＥＯＰビット・
フィールド １１４ 参照カウント・フィールド １１５ 停止ビット・フィールド １１６ 次エントリ・ポインタ・フィー
ルド １１７ 次エントリ・ポインタ １２０ 入力制御データ構造 １２１ 作成者ポインタ・フィールド １２２ 空きフラグ・フィールド １２３ 初期参照カウント・フィールド １２５ 出力制御データ構造 １２６ 使用者ポインタ・フィールド １２７ マスタＶＣＮ識別フィールド １４０ 始動ＦＩＦＯ １４１ マルチキャスト・グループ記憶
データ構造 １４２、１６３ 空きフラグ １４３ 読み取りポインタ １４４ 書き込みポインタ １４５ マルチキャスト・フラグ １４６ マルチキャスト・ポインタ １５０、１６５ テーブル １５１ カウンタ １５５ ロータ １６１ 先頭ポインタ １６２ 最後部ポインタ １７０ 始動生成ブロック １７１ 待ち行列データ １７２ リサイクル手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 3/52 １０１ Ｚ 9076−5Ｋ 9466−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ａ

Claims (1)

【特許請求の範囲】
1. 【請求項１】各々がパケット本体を有する複数のパケッ
   トからなる入力ストリームを少なくとも１つ受け取り、
   該入力ストリームの複数パケットのパケット本体を複数
   の出力ストリームのパケットへ複製することによって、
   複数のパケット出力ストリームとして前記入力ストリー
   ムをマルチキャスティングするための装置であって、 パケットを受け取り、各パケットがどの入力ストリーム
   に属するかを判断するための入力手段と、 前記入力手段によって受け取られたパケットのパケット
   本体、および受け取られたパケット本体を受け取った順
   序で順序付けするために使用される各入力ストリーム毎
   の順序データ・セットを記憶するための記憶手段であっ
   て、新たなパケット本体が記憶されると、該パケットが
   属する入力ストリームの前記順序データ・セットを前記
   入力手段の判断に従って更新する入力制御手段と、出力
   ストリーム上に送出されるべき次のパケット本体を識別
   するため、各出力ストリーム毎に対応する入力ストリー
   ムの順序データ・セットを参照する順序位置識別子を維
   持する出力制御手段とを有する、記憶手段と、 前記出力ストリーム上への出力をスケジュールするため
   前記記憶手段の出力制御手段と連係して現在スケジュー
   ルされている出力ストリーム上へ次に出力すべきパケッ
   ト本体を識別し、識別したパケット本体を取り出し、前
   記現在スケジュールされている出力ストリーム上へ取り
   出したパケット本体を出力するための出力手段と、 を備えるマルチキャスティング装置。