JPH0691206B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0691206B2 JPH0691206B2 JP59275989A JP27598984A JPH0691206B2 JP H0691206 B2 JPH0691206 B2 JP H0691206B2 JP 59275989 A JP59275989 A JP 59275989A JP 27598984 A JP27598984 A JP 27598984A JP H0691206 B2 JPH0691206 B2 JP H0691206B2
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- 238000009792 diffusion process Methods 0.000 claims description 52
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特に高耐圧化された内部回
路素子とその入出力端子の保護素子とからなる半導体装
置の拡散領域の構造に関するものである。
路素子とその入出力端子の保護素子とからなる半導体装
置の拡散領域の構造に関するものである。
通常の半導体装置は種々の回路構成を実現する内部回路
と、この内部回路を構成する回路素子を保護するための
保護素子とを有している。そしてこの保護素子は、内部
回路の入出力端子に直接接続されるような構成となって
いる。
と、この内部回路を構成する回路素子を保護するための
保護素子とを有している。そしてこの保護素子は、内部
回路の入出力端子に直接接続されるような構成となって
いる。
第４図は従来装置の一例に係る半導体装置の断面図を示
したもので、CMOS構造を持つ内部回路とそれに対する入
力部分の保護素子の構造を示したものである。Ｎ型基板
６上に設けられたＰ型のウェル層５内に保護素子９が形
成される。この場合、保護素子９はゲートつきダイオー
ド9a,9bとして形成され、保護素子９のゲート電極４は
高濃度Ｐ型拡散層７を介してウェル層５と共通接続され
接地される。
したもので、CMOS構造を持つ内部回路とそれに対する入
力部分の保護素子の構造を示したものである。Ｎ型基板
６上に設けられたＰ型のウェル層５内に保護素子９が形
成される。この場合、保護素子９はゲートつきダイオー
ド9a,9bとして形成され、保護素子９のゲート電極４は
高濃度Ｐ型拡散層７を介してウェル層５と共通接続され
接地される。
一方、入力端子１は内部抵抗２を介してウェル層５内に
設けられたＮ型拡散層３に接続される。高濃度のＰ型拡
散層７はGND（接地）線に接続され、内部抵抗２には２
個のトランジスタによって構成されるインバータからな
る内部回路８が接続されている。このように内部回路素
子８の保護素子９はアノードがゲート電極４とともに接
地され、カソードが内部回路素子８の入力側端子に接続
された構造となっている。
設けられたＮ型拡散層３に接続される。高濃度のＰ型拡
散層７はGND（接地）線に接続され、内部抵抗２には２
個のトランジスタによって構成されるインバータからな
る内部回路８が接続されている。このように内部回路素
子８の保護素子９はアノードがゲート電極４とともに接
地され、カソードが内部回路素子８の入力側端子に接続
された構造となっている。
ここで入力端子１に過大なノイズが加えられると、ゲー
ト電極４とＮ型拡散層３との間に電界が集中してブレー
クダウンがおこり、従って内部回路素子８に過大なノイ
ズが入力されることがなくなる。
ト電極４とＮ型拡散層３との間に電界が集中してブレー
クダウンがおこり、従って内部回路素子８に過大なノイ
ズが入力されることがなくなる。
しかしながら近年、トランジスタのソースドレイン間の
高耐圧化、特にＮチャネルトランジスタの高耐圧化が行
なわれるようになってきた。そのため第４図に示すよう
に、高耐圧化のためにＮ型拡散層13に隣接して低濃度の
Ｎ型拡散層13aが設けられている。このようにすればソ
ースドレイン間の高耐圧化が実現できる。
高耐圧化、特にＮチャネルトランジスタの高耐圧化が行
なわれるようになってきた。そのため第４図に示すよう
に、高耐圧化のためにＮ型拡散層13に隣接して低濃度の
Ｎ型拡散層13aが設けられている。このようにすればソ
ースドレイン間の高耐圧化が実現できる。
高耐圧化が望まれるようになった背景は、近年の大規模
集積回路（VLSI）はその加工精度が1.5ミクロン近傍ま
で縮小しているのに比べて、電源電圧は低減されずに従
来のまま保たれているためである。このように、電源電
圧が固定されたままでトランジスタのゲート寸法を1.5
ミクロン位まで縮小化すると、トランジスタのドレイン
近傍で電界強度が増大して衝突電離をおこす。この場
合、生成された電子や正孔はゲート絶縁膜に注入されて
トランジスタ特性を劣化させたり、基板に放出されて基
板電流となり、トランジスタのブレークダウンやCMOSで
のラッチアップをおこす。そこでLDDと称する高耐圧構
造のトランジスタの使用がおこなわれるようになった。
ここでLDDとはLightly Doped Drainの略で、従来のド
レイン層に隣接してこれよりも低濃度の同一導電型の不
純物層を設けたものである。具体的には、第４図に示さ
れるように高濃度拡散領域13を低濃度領域13aに隣接さ
せる構成のものである。
集積回路（VLSI）はその加工精度が1.5ミクロン近傍ま
で縮小しているのに比べて、電源電圧は低減されずに従
来のまま保たれているためである。このように、電源電
圧が固定されたままでトランジスタのゲート寸法を1.5
ミクロン位まで縮小化すると、トランジスタのドレイン
近傍で電界強度が増大して衝突電離をおこす。この場
合、生成された電子や正孔はゲート絶縁膜に注入されて
トランジスタ特性を劣化させたり、基板に放出されて基
板電流となり、トランジスタのブレークダウンやCMOSで
のラッチアップをおこす。そこでLDDと称する高耐圧構
造のトランジスタの使用がおこなわれるようになった。
ここでLDDとはLightly Doped Drainの略で、従来のド
レイン層に隣接してこれよりも低濃度の同一導電型の不
純物層を設けたものである。具体的には、第４図に示さ
れるように高濃度拡散領域13を低濃度領域13aに隣接さ
せる構成のものである。
このようにドレイン構造としてLDDを採用することによ
り、VLSIを構成する内部回路素子の高耐圧化が実現さ
れ、前述したようなドレイン近傍での衝突電離は少なく
なり、高信頼性のVLSIが実現できるようになった。
り、VLSIを構成する内部回路素子の高耐圧化が実現さ
れ、前述したようなドレイン近傍での衝突電離は少なく
なり、高信頼性のVLSIが実現できるようになった。
しかしながらLDD構造を内部回路素子８のドレイン構造
として持つ場合には、第４図に示すように入出力端子に
直接接続される保護素子９のカソード構造もLDD構造と
なってしまう。保護素子がLDD構造となってしまうと前
述したブレークダウン電圧が高くなり、従って保護素子
としての機能を果さなくなる。このようなことから、内
部回路素子にドレイン構造としてLDD構造を有する半導
体装置では、その保護素子の構造を内部回路素子の構造
と異なったものにしなければならない。
として持つ場合には、第４図に示すように入出力端子に
直接接続される保護素子９のカソード構造もLDD構造と
なってしまう。保護素子がLDD構造となってしまうと前
述したブレークダウン電圧が高くなり、従って保護素子
としての機能を果さなくなる。このようなことから、内
部回路素子にドレイン構造としてLDD構造を有する半導
体装置では、その保護素子の構造を内部回路素子の構造
と異なったものにしなければならない。
上述のようにチャンネルゲート長が1.5ミクロン近傍のV
LSIを考える場合には、使用電源電圧を固定した場合も
高信頼性が得られるようにその内部回路素子に使用され
るドレイン構造は高耐圧化されなければならないが、同
時に入出力端子からの入出力ノイズに対し、一定のレベ
ルにこれを制限するような保護素子が必要となる。
LSIを考える場合には、使用電源電圧を固定した場合も
高信頼性が得られるようにその内部回路素子に使用され
るドレイン構造は高耐圧化されなければならないが、同
時に入出力端子からの入出力ノイズに対し、一定のレベ
ルにこれを制限するような保護素子が必要となる。
本発明は上述の如き問題点を解消するためになされたも
ので、内部回路素子の高信頼性と、入出力端子に直接接
続される保護素子の保護機能とを両立させるような構造
を有する半導体装置を提供することを目的とする。
ので、内部回路素子の高信頼性と、入出力端子に直接接
続される保護素子の保護機能とを両立させるような構造
を有する半導体装置を提供することを目的とする。
上記の目的を達成するために本発明は、内部回路素子の
ための保護素子のカソードを、第１の拡散領域と、これ
に隣接しこれと同一導電型で低濃度の第２の拡散領域
と、第１及び第２の拡散領域の直下に隣接して形成され
た反対導電型で高濃度の第３の拡散領域とで構成した半
導体装置を提供するものである。
ための保護素子のカソードを、第１の拡散領域と、これ
に隣接しこれと同一導電型で低濃度の第２の拡散領域
と、第１及び第２の拡散領域の直下に隣接して形成され
た反対導電型で高濃度の第３の拡散領域とで構成した半
導体装置を提供するものである。
通常、半導体装置に用いられるトランジスタのソースあ
るいはドレイン層をLDD型の構造にした場合には、たと
えばＮ型拡散層にそれを適用するときには、上述のよう
に半導体装置の全てのＮ型拡散層がLDD構造となってし
まう。そこで最も簡単に内部回路素子の高信頼性と保護
素子の保護機能とを両立させるためには、内部回路素子
には従来通りLDD構造のＮ型拡散層を設け、保護素子の
カソード構造に単純なＮ型拡散層を使用するようにすれ
ばよい。
るいはドレイン層をLDD型の構造にした場合には、たと
えばＮ型拡散層にそれを適用するときには、上述のよう
に半導体装置の全てのＮ型拡散層がLDD構造となってし
まう。そこで最も簡単に内部回路素子の高信頼性と保護
素子の保護機能とを両立させるためには、内部回路素子
には従来通りLDD構造のＮ型拡散層を設け、保護素子の
カソード構造に単純なＮ型拡散層を使用するようにすれ
ばよい。
第１図は参考例の断面構造図である。なお以下の図面の
説明において第４図に示したと同一部分には同一符号を
付する。
説明において第４図に示したと同一部分には同一符号を
付する。
保護素子９のカソード構造を構成する拡散層のみを単純
なＮ型拡散層３にする。1.5ミクロン近傍の加工精度で
製造されるVLSIのような半導体装置では、このような単
純なＮ型拡散層３をゲート付きダイオード9a,9bのブレ
ークダウン電圧は６〜7Vとなる。なおこの場合の半導体
装置の他の部分のパラメータは、例えばＮ型拡散層３の
深さが0.2ミクロン、ゲート付きダイオード9a,9bのゲー
ト膜厚が250Å、ウェル層５の表面不純物濃度が１×10
16〜１×1017cm-3である。従って、1.5ミクロン近傍の
ゲート長が用いられる半導体装置では、第１図のように
単純なＮ型拡散層構造をカソード構造として持つゲート
付ダイオードで十分に保護素子としての機能が果せる。
なＮ型拡散層３にする。1.5ミクロン近傍の加工精度で
製造されるVLSIのような半導体装置では、このような単
純なＮ型拡散層３をゲート付きダイオード9a,9bのブレ
ークダウン電圧は６〜7Vとなる。なおこの場合の半導体
装置の他の部分のパラメータは、例えばＮ型拡散層３の
深さが0.2ミクロン、ゲート付きダイオード9a,9bのゲー
ト膜厚が250Å、ウェル層５の表面不純物濃度が１×10
16〜１×1017cm-3である。従って、1.5ミクロン近傍の
ゲート長が用いられる半導体装置では、第１図のように
単純なＮ型拡散層構造をカソード構造として持つゲート
付ダイオードで十分に保護素子としての機能が果せる。
このように保護素子部には高濃度の拡散領域のみを持た
せ、内部回路素子部には高濃度の拡散領域に隣接して低
濃度の拡散領域を持つように構成することにより、静電
耐圧向上と信頼性向上との両方の特徴を持たせることが
できる。
せ、内部回路素子部には高濃度の拡散領域に隣接して低
濃度の拡散領域を持つように構成することにより、静電
耐圧向上と信頼性向上との両方の特徴を持たせることが
できる。
第２図は本発明の実施例の断面構造図である。この実施
例に示す構造は、保護素子部と内部回路素子との両方に
LDD構造を採用した場合に適用できる。このような構造
の場合には、保護素子部のみに高濃度の反対導電型すな
わちこの場合にはＰ型拡散層3bをＮ型拡散層３の直下に
隣接して設ける。このように、ダイオード9a,9bのカソ
ード構造にLDD型拡散層に加えて反対導電型の高濃度拡
散層を隣接して設けると、ダイオード9a,9bの耐圧は高
濃度Ｎ型拡散層３と高濃度のＰ型拡散層3bとの間で決
る。ところでこの値は、高濃度の反対導電型の拡散層同
士が接触しているため極めて低い値となる。
例に示す構造は、保護素子部と内部回路素子との両方に
LDD構造を採用した場合に適用できる。このような構造
の場合には、保護素子部のみに高濃度の反対導電型すな
わちこの場合にはＰ型拡散層3bをＮ型拡散層３の直下に
隣接して設ける。このように、ダイオード9a,9bのカソ
ード構造にLDD型拡散層に加えて反対導電型の高濃度拡
散層を隣接して設けると、ダイオード9a,9bの耐圧は高
濃度Ｎ型拡散層３と高濃度のＰ型拡散層3bとの間で決
る。ところでこの値は、高濃度の反対導電型の拡散層同
士が接触しているため極めて低い値となる。
従って、第１図に示した実施例と同様に耐圧を低くする
ことができる。このため第２図に示すような構造を採用
した場合でも、第１図の実施例と同様の効果を奏する。
ことができる。このため第２図に示すような構造を採用
した場合でも、第１図の実施例と同様の効果を奏する。
上述したように、P+層3bを、N+層３及びN-層3aの真下に
形成した場合には、第１図に示すような場合と違って、
N+層３及びP+層3bの接合耐圧は下がる。ところで、第１
図に示す構造では、トランジスタゲート電極４とN+接合
部表面とで構成されるゲート付きダイオードのN+層３の
表面で耐圧劣化が起こる。ゲート酸化膜に近いところで
ブレークダウンが起こるため、信頼性劣化が起こり易い
のである。これに対し、第２図に示す構成では、耐圧低
下がゲート酸化膜から離れた内部のPN接合で起ってお
り、信頼性確保上より好ましい。
形成した場合には、第１図に示すような場合と違って、
N+層３及びP+層3bの接合耐圧は下がる。ところで、第１
図に示す構造では、トランジスタゲート電極４とN+接合
部表面とで構成されるゲート付きダイオードのN+層３の
表面で耐圧劣化が起こる。ゲート酸化膜に近いところで
ブレークダウンが起こるため、信頼性劣化が起こり易い
のである。これに対し、第２図に示す構成では、耐圧低
下がゲート酸化膜から離れた内部のPN接合で起ってお
り、信頼性確保上より好ましい。
なお、高濃度のＰ型拡散層3bは、例えばポロン（Ｂ）を
高エネルギーでイオン注入することにより形成すること
ができる。しかし、第２図に符号20で示す如く他の工程
で別途P+領域を基板内部に形成する際に、同時にＰ型拡
散層3bを形成するようにすれば、工程の増加を招くこと
はない。
高エネルギーでイオン注入することにより形成すること
ができる。しかし、第２図に符号20で示す如く他の工程
で別途P+領域を基板内部に形成する際に、同時にＰ型拡
散層3bを形成するようにすれば、工程の増加を招くこと
はない。
第３図は1.5ミクロンのゲート長を有するトランジスタ
を用いた半導体装置において、保護素子部での静電耐圧
の実測データを示したものである。
を用いた半導体装置において、保護素子部での静電耐圧
の実測データを示したものである。
従来型の構造では全てのＮ型拡散層がLDD型の構造とな
っているため、その耐圧は100V〜150V位に分布してお
り、静電破壊耐圧の値としては不十分である。しかし第
１図に示した参考例のように、入出力端子に接続される
保護素子部を多層構造とせず、高濃度Ｎ型拡散層のみに
よって形成（LDD型としない）する場合には、その耐圧
は300V〜400Vに分布し十分満足できる耐圧値を示してい
る。
っているため、その耐圧は100V〜150V位に分布してお
り、静電破壊耐圧の値としては不十分である。しかし第
１図に示した参考例のように、入出力端子に接続される
保護素子部を多層構造とせず、高濃度Ｎ型拡散層のみに
よって形成（LDD型としない）する場合には、その耐圧
は300V〜400Vに分布し十分満足できる耐圧値を示してい
る。
なお第２図に示すような構造の場合にも、第３図に示し
たと同様の静電耐圧の実測データが得られている。
たと同様の静電耐圧の実測データが得られている。
以上の如く本発明では、内部回路素子部と保護素子部と
の構造を異ならせて半導体装置を構成するようにしたの
で、例えば内部回路のＮチャネルトランジスタが1.5ミ
クロン以下の短チャネルゲートであっても、例えば従来
の5V単一電源で信頼性ある動作をし、しかも入出力端子
の保護機能も十分な半導体装置を得ることができる。
の構造を異ならせて半導体装置を構成するようにしたの
で、例えば内部回路のＮチャネルトランジスタが1.5ミ
クロン以下の短チャネルゲートであっても、例えば従来
の5V単一電源で信頼性ある動作をし、しかも入出力端子
の保護機能も十分な半導体装置を得ることができる。
5.5V電源電圧下で1.2ミクロン以下のトランジスタを持
つ半導体装置では、約100年間の動作を保証できるとい
うデータを得ている。
つ半導体装置では、約100年間の動作を保証できるとい
うデータを得ている。
第１図は参考例の断面構造図、第２図は本発明の実施例
の断面構造図、第３図は静電耐圧の実測データを示す特
性図、第４図は従来装置の断面構造図である。 １……入力端子、3,13……高濃度Ｎ型拡散層、3a,13a…
…低濃度Ｎ型拡散層、3b……高濃度Ｐ型拡散層、８……
内部回路素子、９……保護素子、9a,9b……ゲート付ダ
イオード。
の断面構造図、第３図は静電耐圧の実測データを示す特
性図、第４図は従来装置の断面構造図である。 １……入力端子、3,13……高濃度Ｎ型拡散層、3a,13a…
…低濃度Ｎ型拡散層、3b……高濃度Ｐ型拡散層、８……
内部回路素子、９……保護素子、9a,9b……ゲート付ダ
イオード。
Claims (2)
- 【請求項１】高濃度の第１拡散領域とこの第１拡散領域
に隣接しかつこの第１拡散領域と同一導電形で低濃度の
第２拡散領域とをドレイン構造として有する内部回路素
子と、前記ドレイン構造とは異なる位置にある前記第１
拡散領域をダイオードのカソード構造として含む前記内
部回路素子の保護素子とを備える半導体装置において、
前記保護素子のカソードが前記第１拡散領域とこの第１
拡散領域に隣接する第２拡散領域とを含み、さらにこの
第１および第２拡散領域の直下に隣接して形成された高
濃度で反対導電形の第３拡散領域とによって形成される
ことを特徴とする半導体装置。 - 【請求項２】前記第１、第２拡散領域がＮ形で、前記第
３拡散領域の不純物濃度が１×1017cm-3以上である特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275989A JPH0691206B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275989A JPH0691206B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156856A JPS61156856A (ja) | 1986-07-16 |
| JPH0691206B2 true JPH0691206B2 (ja) | 1994-11-14 |
Family
ID=17563220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275989A Expired - Lifetime JPH0691206B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691206B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107919B2 (ja) * | 1987-05-07 | 1995-11-15 | 松下電子工業株式会社 | 半導体集積回路 |
| JPH02134864A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 保護素子を有する半導体集積回路 |
| JP2754072B2 (ja) * | 1990-02-07 | 1998-05-20 | 三菱電機株式会社 | 半導体装置の入力回路 |
| DE69325645T2 (de) * | 1993-04-21 | 1999-12-09 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen |
| US8665570B2 (en) * | 2009-03-13 | 2014-03-04 | Qualcomm Incorporated | Diode having a pocket implant blocked and circuits and methods employing same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120459A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1984
- 1984-12-28 JP JP59275989A patent/JPH0691206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156856A (ja) | 1986-07-16 |
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