JPH06302787A

JPH06302787A - 不揮発性半導体記憶装置

Info

Publication number: JPH06302787A
Application number: JP8449793A
Authority: JP
Inventors: Ryohei Kirisawa; 亮平桐澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-12
Filing date: 1993-04-12
Publication date: 1994-10-28
Anticipated expiration: 2012-08-25
Also published as: JP2644426B2; US5392238A

Abstract

(57)【要約】【目的】この発明は、高集積化に適したＮＡＮＤ型の不
揮発性半導体メモリ装置を提供しようとするものであ
る。【構成】複数の配線BL1,BL2 と、これらの配線BL1,BL
2 の相互間各々に配設され、複数のメモリセルから構成
され、互いに直列接続されたセルブロックA,B とを具備
する。そして、セルブロックＡからデ−タの読み出しを
行う時、このセルブロックＡに隣接する一方の配線BL2
をビット線として利用し、他方の配線BL1をソ−ス線と
して利用するように、セルブロックの選択状態に応じて
配線の機能をビット線およびソ−ス線のいずれかに切り
換えるように構成したことを主要な特徴としている。こ
の構成であると、格別にソ−ス線を形成設する必要が無
くなるとともに、ソ−ス線用コンタクト孔も排除できる
ので高集積化に適する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に係わり、特にセルブロックを有したＮＡＮＤ型の
ような不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置として、
複数のメモリセルによってＮＡＮＤセルブロックを構成
した電気的にデ−タの書き替えが可能な不揮発性半導体
記憶装置がある。この明細書中、このような記憶装置を
ＮＡＮＤ型ＥＥＰＲＯＭと呼ぶことにする。

【０００３】図９は代表的なＮＡＮＤ型ＥＥＰＲＯＭの
回路図、図10は代表的なＮＡＮＤ型ＥＥＰＲＯＭのパタ
−ン平面図、図11は断面図で、（ａ）図は図10中のａ−
ａ線に沿う断面図、（ｂ）図は図10中のｂ−ｂ線に沿う
断面図である。

【０００４】図９〜図11に示すように、Ｎ型シリコン基
板１上には、Ｐ型のウェル領域２が形成されている。ウ
ェル領域２上の素子分離絶縁膜３で囲まれた素子領域に
は、４個のメモリセルＭa 〜Ｍd と２つの選択ゲ―トＳ
１，Ｓ２とを持つＮＡＮＤセルブロックが形成されてい
る。ＮＡＮＤセルブロックのメモリセルＭa 〜Ｍd はウ
ェル領域２上に熱酸化膜から成る第１ゲ―ト絶縁膜４を
介して形成された第１層多結晶シリコン膜で成る浮遊ゲ
―ト５（５-1〜５-4）と、浮遊ゲ−ト５上に絶縁膜６を
介して形成された第２層多結晶シリコン膜で成る制御ゲ
―ト７（７-1〜７-4）とにより構成されている。

【０００５】各メモリセルの制御ゲ―ト７はそれぞれ行
方向に連続的に形成されてワ―ド線ＷＬ１〜ＷＬ４とな
る。二つの選択ゲ―トＳ１，Ｓ２のゲ―ト電極７-5，７
-6はそれぞれ選択制御線ＳＧＤ，ＳＧＳに接続されてい
る。各ＮＡＮＤセルブロックのＮ型ドレイン拡散層８は
共通にビット線ＢＬ（ＢＬ１）に接続され、Ｎ型ソ―ス
拡散層９は複数のＮＡＮＤセルブロックについて共通ソ
―ス線ＳＬとして形成されている。選択ゲ−トＳ１とメ
モリセルＭ１とはＮ型拡散層１０-1により接続され、メ
モリセルＭ１とメモリセルＭ２とはＮ型拡散層１０-2に
より接続され、…、メモリセルＭ４と選択ゲ−トＳ２と
はＮ型拡散層１０-5により接続されている。

【０００６】次に、ＮＡＮＤ型ＥＥＰＲＯＭの動作につ
いて説明する。

【０００７】図12は代表的なＮＡＮＤ型ＥＥＰＲＯＭの
動作を説明するためのタイミングチャ−トである。

【０００８】ＮＡＮＤセルブロックを構成する各メモリ
セルのしきい値電圧は、制御ゲ―ト７とウェル領域２と
の間に高電圧を印加し、浮遊ゲ―ト５とウェル領域２と
の間で電荷のやりとりを行い設定される。例えばデ−タ
が消去されている状態を浮遊ゲ―ト５から電子をウェル
領域２へ放出した状態（デ−タ“１”）とし、デ−タが
書き込まれている状態を浮遊ゲ―ト５へ電子を注入した
状態（デ―タ“０”）とする。

【０００９】デ−タの消去は各メモリセルで一括して行
われる。この時のバイアス状態は図12に示すように、制
御ゲ―ト（図中ＷＬ１〜ＷＬ４）を０Ｖ、ウェル領域
（図中Ｐ-WELL ）および基板（図中Ｎ-SUB）をそれぞれ
２０Ｖ、第１の選択制御線Ｓ１（図中ＳＧＤ）を２０
Ｖ、第２の選択制御線（図中ＳＧＳ）を０Ｖにする。こ
れにより、メモリセルのしきい値は負の方向にシフトさ
れ、例えば−２Ｖに設定される。

【００１０】デ−タの書き込みはソ―ス９側のメモリセ
ルから順番にビット線側のメモリセルへ向かって行われ
る。この時のバイアス条件は図12に示すように、選択さ
れたメモリセルの制御ゲ―ト（図中ＷＬ４）を２０Ｖ，
その他の制御ゲ―ト（図中ＷＬ１〜ＷＬ３）を中間電位
の１０Ｖ、ウェル領域（図中Ｐ-WELL ）および基板（図
中Ｎ-SUB）をそれぞれ０Ｖ、選択ゲ−トＳ１（図中ＳＧ
Ｄ）を１０Ｖ、選択ゲ−トＳ２（図中ＳＧＳ）を０Ｖに
する。また、ビット線（図中ＢＬ１）は、デ―タ“１”
の場合は中間電位１０Ｖ，デ―タ“０”の場合は０Ｖと
する。

【００１１】尚、図12には、ソ―ス９側のメモリセルか
ら順番にビット線側のメモリセルへ向かってデ−タが書
き込まれていく状態が示されている。

【００１２】デ―タを読み出す時のバイアス状態は図12
に示すように、選択されたビット線（図中ＢＬ１）を例
えば５Ｖ、選択ゲ−トＳ１（図中ＳＧＤ）および選択ゲ
−トＳ２（図中ＳＧＳ）を５Ｖとする。これにより、選
択ゲ―トＳ１およびＳ２がともに導通してＮＡＮＤセル
ブロックがビット線ＢＬに接続される。この状態で、選
択されたワ―ド線（図中ＷＬ３）のみを０Ｖとし、その
他のワ―ド線（図中ＷＬ１，ＷＬ２，ＷＬ４）を５Ｖと
する。これにより、ＮＡＮＤセルブロック中の非選択メ
モリセルＭ１、Ｍ２、Ｍ４はそれぞれ、トランスファ・
ゲ―トとして機能するようになり、選択メモリセルＭ３
が保持しているデ−タ“０”もしくはデ−タ“１”が、
ビット線ＢＬ１に電流が流れる否かに応じて検出され
る。

【００１３】また、上記ＮＡＮＤ型ＥＥＰＲＯＭはブロ
ック単位で消去を行うことも可能である。ブロック消去
を行う時には、消去を行わないＮＡＮＤセルブロックの
ワ―ド線をウェル領域と同じ電位２０Ｖとする。このよ
うなバイアス状態とされたＮＡＮＤセルブロックではデ
―タの消去が行われず、デ−タをそのまま保持させてお
くことができる。

【００１４】

【発明が解決しようとする課題】上記構成のＮＡＮＤ型
ＥＥＰＲＯＭでは、ＮＡＮＤセルブロック２個に対して
１本のソ―ス線を必要とする。また、ソ―スは拡散層で
形成されているため抵抗が大きい。このソ―ス線の抵抗
を減らすために、ＮＡＮＤセルブロック数個おきに、ソ
―ス拡散層に金属配線を接続している。このため、ソ―
ス拡散層と金属配線とを接続するためのスペ―スが必要
である。

【００１５】また、ＮＡＮＤセルブロック１個に対して
ビット線用コンタクトが１個必要であり、ビット線用金
属配線とコンタクトとの合わせ余裕が必要である。

【００１６】以上のようなことから、従来のＮＡＮＤ型
ＥＥＰＲＯＭでは、高集積化が難しくなっている。

【００１７】さらに、従来のＮＡＮＤセルでは、ＮＡＮ
Ｄ１ブロックのメモリセルの個数を増やせば、ブロック
消去できるメモリセルの個数も同じく増えてしまう。

【００１８】本発明は上記の点に鑑みなされたもので、
その目的は、高集積化に適したＮＡＮＤ型の不揮発性半
導体メモリ装置を提供することにある。

【００１９】

【課題を解決するための手段】この発明に係わる不揮発
性半導体記憶装置は、互いに直列接続され、それぞれ複
数のメモリセルから構成される少なくとも２つの第１、
第２のセルブロックと、第１のセルブロックに接続され
た第１の配線と、第２のセルブロックに接続された第２
の配線とを具備する。そして、第１、第２のセルブロッ
クのいずれか一方のメモリセルからデ−タの読み出しを
行う時、他方のセルブロックのメモリセルを全て導通状
態とし、セルブロックの選択状態に応じて、第１、第２
の配線の機能をそれぞれ、ビット線とソ−ス線とで相互
的に切り換えるように構成したことを特徴としている。

【００２０】この発明に係わる他の態様の不揮発性半導
体記憶装置は、互いに直列接続され、それぞれ複数のメ
モリセルから構成される少なくとも２つの第１、第２の
セルブロックと、第１のセルブロックに接続された第１
の配線と、第２のセルブロックに接続された第２の配線
とを具備する。そして、第１、第２のセルブロックのい
ずれか一方のメモリセルからデ−タの読み出しを行う
時、他方のセルブロックのメモリセルを全て導通状態と
し、一方のセルブロックに近い方の配線をソ−ス線とし
て機能させ、この一方のセルブロックから遠い方の配線
をビット線として機能させるように構成したことを特徴
とする。

【００２１】

【作用】上記不揮発性半導体記憶装置によれば、配線の
機能を、セルブロックの選択に応じて、ビット線、もし
くはソ−ス線というように切り換えるから、格別にソ−
ス線を形成する必要が無くなるともに、ソ−ス線用コン
タクト孔も排除できるので、高集積化に適した構造とな
る。

【００２２】また、他の態様の半導体記憶装置によれ
ば、上記と同様な作用が得られるとともに、読み出し選
択されたセルブロックに近い方の配線をソ−ス線として
機能させ、このセルブロックから遠い方の配線をビット
線として機能させるから、ソ−ス線と読み出し選択され
たセルブロックとの間の抵抗成分を低くすることがで
き、ソ−ス電位の浮き上がりを防止できる。従って、高
速なデ−タ読み出しも可能となり、また大きい電位差を
持つデ−タを読み出すことができる。

【００２３】

【実施例】以下、この発明を実施例により説明する。こ
の説明において、全図に渡り同一の部分については同一
の参照符号を付し、重複する説明は避けることにする。

【００２４】図１はこの発明の第１の実施例に係わるＮ
ＡＮＤ型ＥＥＰＲＯＭの概略的な構成を示すブロック
図、図２はその回路構成を示す回路図、図３はその素子
パタ−ンを示すパタ−ン平面図、図４は断面図で（ａ）
図は図３中の４ａ−４ａ線に沿う断面図、（ｂ）図は図
３中の４ｂ−４ｂ線に沿う断面図、図５はその動作を説
明するためのタイミング・チャ−トである。

【００２５】図１に示すように、配線ＢＬ１〜ＢＬｎが
互いに並行して設けられている。配線ＢＬ１とＢＬ２と
の間にはＮＡＮＤ型のセルブロックＡ，Ｂが直列に接続
され、同様に配線ＢＬ２とＢＬ３との間にはＮＡＮＤ型
のセルブロックＣ，Ｄが直列に接続され、…、同様に配
線ＢＬｎ−１とＢＬｎとの相互間にはＮＡＮＤ型のセル
ブロックＩ，Ｊが直列に接続されている。セルブロック
Ａと配線ＢＬ１とは配線ＳＧＤ２に流れる信号を入力と
して開閉動作するスイッチＱ２１を介して接続され、セ
ルブロックＢと配線ＢＬ２とは配線ＳＧＤ４に流れる信
号を入力として開閉動作するスイッチＱ４１を介して接
続されている。

【００２６】セルブロックＤと配線ＢＬ２とは配線ＳＧ
Ｄ３に流れる信号を入力として開閉動作するスイッチＱ
３２を介して接続され、セルブロックＣと配線ＢＬ３と
は配線ＳＧＤ１に流れる信号を入力として開閉動作する
スイッチＱ１２を介して接続されている。

【００２７】ワ−ド線ＷＬ１〜ＷＬ４は、セルブロック
Ａ，Ｃ，Ｅ，Ｇ，…，Ｉでそれぞれ共通化されている。
さらにワ−ド線ＷＬ５〜ＷＬ８はセルブロックＢ，Ｄ，
Ｆ，Ｈ，…，Ｊにそれぞれ共通化されている。

【００２８】この実施例では、セルブロックＡ〜Ｄによ
り構成されるようなブロックを所定数繰り返す。例えば
セルブロックＥ〜Ｈのブロック構成は、セルブロックＡ
〜Ｄのブロック構成と同様なものとなっている。

【００２９】次に、この実施例を、具体的な回路により
説明する。

【００３０】図２に示すように、セルブロックＡ〜Ｊは
それぞれ、ワ−ド線ＷＬ１〜ＷＬ８をゲ−トとし、ゲ−
トと基板との間に浮遊ゲ−トを持つような不揮発性のメ
モリセルＭを複数個、配線ＢＬ相互間に直列に接続する
ことにより構成される。この実施例では１つのセルブロ
ックあたり４つのメモリセルＭを直列に接続することに
より構成されている。また、スイッチＱ２１，Ｑ４１，
Ｑ１２，Ｑ３２，…はそれぞれ、配線ＳＧＤ１〜ＳＧＤ
４をゲ−トとするＭＯＳＦＥＴにより構成されている。
これらＭＯＳＦＥＴソ−スおよびドレインはそれぞれ配
線ＢＬとセルブロックとに接続される。また、スイッチ
Ｑ２１と配線ＢＬ１とを接続する配線部と、配線ＳＧＤ
１との交点にはノ−マリ・オンのスイッチＱ１１が接続
されている。スイッチＱ１１は配線ＳＧＤ１をゲ−トす
るデプレッション型のＭＯＳＦＥＴにより例えば構成さ
れる。同様にスイッチＱ４１とセルブロックＢとを接続
する配線部と、配線ＳＧＤ３との交点にはノ−マリ・オ
ンのスイッチＱ３１が接続されている。スイッチＱ３１
もスイッチＱ１１と同様に配線ＳＧＤ３をゲ−トするデ
プレッション型のＭＯＳＦＥＴにより例えば構成され
る。このようなノ−マリ・オンのスイッチは他に、図２
に示されるようにＱ２２、Ｑ４２、Ｑ１３、Ｑ３３、Ｑ
２４、Ｑ４４、Ｑ１ｎ−１、Ｑ３ｎ−１が設けられてい
る。なお、これらノ−マリ・オンのスイッチ群は図１に
は図示していない。

【００３１】次に、半導体基板上での素子パタ−ンにつ
いて説明する。この説明は、配線ＢＬ２とＢＬ３との相
互間に直列接続されたセルブロックＣおよびＤに着目し
て行うことにする。

【００３２】図３および図４に示すように、低濃度Ｎ^-
型シリコン基板１上には低濃度Ｐ^-型ウェル領域２が形
成されている。ウェル領域２上の素子分離絶縁膜３で囲
まれた素子領域には、８個のメモリセルＭ１２〜Ｍ８２
と４つのスイッチ（以下、選択ゲ―トと称す）Ｑ１２〜
Ｑ４２とが形成されている。メモリセルＭ１２〜Ｍ４２
で図１および図２に示したセルブロックＣが構成され、
メモリセルＭ５２〜Ｍ８２で図１および図２に示したセ
ルブロックＤが構成される。

【００３３】各メモリセルＭ１２〜Ｍ８２はそれぞれ、
ウェル領域２上に熱酸化膜から成る第１ゲ―ト絶縁膜４
を介して形成された第１層多結晶シリコン膜で成る浮遊
ゲ―ト５（５-1〜５-8）と、浮遊ゲ−ト５上に絶縁膜６
を介して形成された第２層多結晶シリコン膜で成る制御
ゲ―ト７（７-1〜７-8）とにより構成されている。選択
ゲ―トＱ１２〜Ｑ４２のゲ―ト電極７-9〜７-12 はメモ
リセルＭ１２〜Ｍ８２の制御ゲ―ト７-1〜７-8と同じ第
２層多結晶シリコン膜で成り、同時のパタ―ニングによ
り形成される。各メモリセルの制御ゲ―ト７はそれぞれ
行方向に連続的に形成されてワ―ド線ＷＬ１〜ＷＬ８と
なる。選択ゲ―トＱ１２〜Ｑ４２のゲ―ト電極７-9〜７
-12 はそれぞれ配線ＳＧＤ１〜ＳＧＤ４に接続されてい
る。セルブロックＣおよびセルブロックＤの端部にはそ
れぞれ、Ｎ型拡散層８およびＮ型拡散層９が形成されて
いる。第１の選択ゲ−トＱ１２と第２の選択ゲ−トＱ２
２とはＮ型拡散層１０-1により接続され、第２の選択ゲ
−トＱ２２とメモリセルＭ１２とはＮ型拡散層１０-2に
より接続され、…、メモリセルＭ８２と第３の選択ゲ−
トＱ３２とはＮ型拡散層１０-10 により接続され、第３
の選択ゲ−トＱ３２と第４の選択ゲ−トＱ４２とはＮ型
拡散層１０-11 により接続されている。ウェル領域２上
はＣＶＤ絶縁膜１１により覆われ、これにコンタクト孔
が開けられて、ワ―ド線ＷＬと直交する方向に配設され
たアルミニウム配線１２-1〜１２-9に接続されている。
アルミニウム配線１２-1〜１２-9はそれぞれビット線Ｂ
Ｌ１〜ＢＬ９を構成する。

【００３４】選択ゲ−トＱ１３（ノ−マリ・オン）と共
通のドレイン拡散層８はビット線ＢＬ３に接続される。
また、ワ−ド線に対して折り返し方向に形成され、選択
ゲ−トＱ４１と共通のドレイン拡散層９はビット線ＢＬ
２に接続される。

【００３５】次に、その動作について説明する。この説
明は、配線ＢＬ２とＢＬ３との相互間に直列接続された
セルブロックＣおよびＤに着目して行うことにする。

【００３６】ＮＡＮＤ型のセルブロックＡ〜Ｊを構成す
る各メモリセルＭのしきい値電圧は、制御ゲ―ト７とウ
ェル領域２との間に高電圧を印加し、浮遊ゲ―ト５とウ
ェル領域２との間で電荷のやりとりを行うことで設定さ
れる。

【００３７】この実施例では、デ−タが消去されている
状態を、浮遊ゲ―ト５中から電子が放出された状態とす
る。そして、浮遊ゲ―ト５中から電子が放出され、浮遊
ゲ−ト５中の電子が欠乏している状態をデ−タ“１”と
する。デ−タ“１”の場合、メモリセルのしきい値は負
の方向にシフトされ、約−２Ｖ程度となる。

【００３８】反対に、浮遊ゲ―ト５中に電子が注入さ
れ、浮遊ゲ―ト５中に電子が充満している状態をデ―タ
“０”とする。デ−タ“０”の場合、メモリセルのしき
い値は正の方向にシフトされ、約２Ｖ程度となる。

【００３９】まず、消去動作について説明する。

【００４０】セルブロックＣおよびＤのメモリセルＭ１
２〜Ｍ８２から一括してデ−タを消去する場合は、図５
に示すように、ワ−ド線ＷＬ１〜ＷＬ８を全て０Ｖ、ウ
ェル領域（図中Ｐ-WELL ）および基板（図中Ｎ-SUB）を
それぞれ２０Ｖ、配線ＳＧＤ１〜ＳＧＤ４をそれぞれ２
０Ｖ、配線ＢＬ２およびＢＬ３をそれぞれ２０Ｖとす
る。これにより、メモリセルＭ１２〜Ｍ８２のしきい値
はそれぞれ負の方向にシフトされて約−２Ｖとなり、デ
―タは“１”となる。

【００４１】また、デ−タをセルブロック単位で消去す
ることも可能である。この場合は、次のようにして行
う。

【００４２】セルブロックＣのセルＭ１２〜Ｍ４２のデ
−タを消去し、セルブロックＤのセルＭ５２〜Ｍ８２の
デ−タを消去しない時、ワ−ド線ＷＬ１〜ＷＬ４を０Ｖ
とし、ワ−ド線ＷＬ５〜ＷＬ８に２０Ｖを印加する。こ
れにより、メモリセルＭ１２〜Ｍ４２のみ、しきい値が
負の方向にシフトされ、約−２Ｖとなり、デ―タは
“１”となる。また、メモリセルＭ５２〜Ｍ８２のデ−
タはそのまま保持される。

【００４３】一方、セルブロックＣのセルＭ１２〜Ｍ４
２のデ−タを消去せず、セルブロックＤのセルＭ５２〜
Ｍ８２のデ−タを消去する時、ワ−ド線ＷＬ１〜ＷＬ４
に２０Ｖを印加し、ワ−ド線ＷＬ５〜ＷＬ８を０Ｖとす
る。これにより、メモリセルＭ５２〜Ｍ８２のみ、しき
い値が負の方向にシフトされ、約−２Ｖとなり、デ―タ
は“１”となる。また、メモリセルＭ１２〜Ｍ４２のデ
−タはそのまま保持される。

【００４４】次に書き込み動作について説明する。

【００４５】書き込み動作はセルブロック毎、即ちメモ
リセルＭ１２〜Ｍ４２により構成されるセルブロックＣ
と、メモリセルＭ５２〜Ｍ８２により構成されるセルブ
ロックＤとでそれぞれ行われる。

【００４６】まず、セルブロックＣのメモリセルにデ−
タを書き込む時には、セルブロックＣに近い方の配線Ｂ
Ｌ３をビット線として選択する。さらに第１の配線ＳＧ
Ｄ１を１０Ｖ、その他の配線ＳＧＤ２、ＳＧＤ３、ＳＧ
Ｄ４を０Ｖとする。これにより選択ゲ―トＱ１２はオン
し、選択ゲ−トＱ２３およびＱ３２はオフするから、セ
ルブロックＣおよびＤのみ、配線ＢＬ３に電気的に接続
される。

【００４７】一方、セルブロックＤのメモリセルにデ−
タを書き込む時には、セルブロックＤに近い方の配線Ｂ
Ｌ２をビット線として選択する。さらに第３の配線ＳＧ
Ｄ３を１０Ｖ、その他の配線ＳＧＤ１、ＳＧＤ２、ＳＧ
Ｄ４を０Ｖとする。これにより選択ゲ―トＱ３２はオン
し、選択ゲ−トＱ１２およびＱ４１はオフするから、セ
ルブロックＣおよびＤのみ、配線ＢＬ２に電気的に接続
される。

【００４８】メモリセルへのデ−タの書き込みは、ビッ
ト線として機能する配線ＢＬから遠い方のセルから順に
行う。例えばセルブロックＣにおいては、配線ＢＬ３か
ら遠いメモリセルＭ４２、メモリセルＭ３２、メモリセ
ルＭ２２、メモリセルＭ１２の順であり、セルブロック
Ｄにおいては、配線ＢＬ２から遠いメモリセルＭ５２、
メモリセルＭ６２、メモリセルＭ７２、メモリセルＭ８
２の順である。

【００４９】書き込むべきメモリセルを選択するには、
選択されるメモリセルのゲ−トとして機能するワ−ド線
のみを２０Ｖとし、他のワ−ド線を１０Ｖとする。具体
的にメモリセルＭ４２を書き込み選択する場合は、図５
に示すように、ワ―ド線ＷＬ４を２０Ｖとし、他のワ−
ド線ＷＬ１〜ＷＬ３、ＷＬ５〜ＷＬ８を１０Ｖとする。
これにより、メモリセルＭ４２が書き込み選択され、こ
れにデ−タが書き込まれる。次いで、ワ―ド線ＷＬ３を
２０Ｖとし、他のワ−ド線をＷＬ１〜ＷＬ２、ＷＬ４〜
ＷＬ８を１０Ｖとすると、メモリセルＭ３２が書き込み
選択され、これにデ−タが書き込まれる。以下、上記の
選択方法に従ってワ―ド線ＷＬ２、次いで、ワ−ド線Ｗ
Ｌ１の順で選択的に２０Ｖとすると、上記の順、即ちメ
モリセルＭ４２、メモリセルＭ３２、メモリセルＭ２
２、メモリセルＭ１２の順でデ−タを書き込むことがで
きる。

【００５０】このようにビット線として機能する配線Ｂ
Ｌより遠い方のメモリセルから順に、デ−タを書き込む
のは、ビット線として機能する配線ＢＬに近い非選択の
メモリセルのしきい値電圧が、書き込み状態である正の
値にならない様にするためである。非選択メモリセルの
しきい値が正であれば、ビット線から中間電位１０Ｖ
を、選択されたメモリセルへ転送する時に、非選択メモ
リセルで電圧降下を起こし、転送される電圧が低下する
からである。これは誤書き込みの原因となる。

【００５１】尚、デ−タ“０”を書き込む場合には、図
５に示すように、ビット線として機能する配線ＢＬを０
Ｖとする。例えばメモリセルＭ４２にデ−タ“０”を書
き込む場合には、配線ＢＬ３を０Ｖ、ワ−ド線ＷＬ４の
みを選択して２０Ｖとする。これにより、メモリセルＭ
４２の浮遊ゲ−トには電子が注入される。デ−タ“０”
の書き込みを、デ−タを消去した後に行った場合には、
メモリセルＭ４２のしきい値が約−２Ｖ（デ−タ
“１”）から正の方向、約２Ｖ（デ−タ“０”）にシフ
トされる。これで、メモリセルＭ４２には、デ―タ
“０”が書き込まれることになる。

【００５２】また、デ―タ“１”を書き込む場合には、
図５に示すように、ビット線として機能する配線ＢＬを
１０Ｖとする。例えばメモリセルＭ４２にデ−タ“１”
を書き込む場合には、配線ＢＬ３を１０Ｖ、ワ−ド線Ｗ
Ｌ４のみを選択して２０Ｖとする。このバイアス状態で
あると、メモリセルＭ４２の浮遊ゲ−トの電位を、配線
ＢＬ３に０Ｖとした場合に比べて低くできるので、メモ
リセルＭ４２の浮遊ゲ−トへの電子の注入が防がれる。
デ−タを消去した後に、デ−タ“１”の書き込みを行っ
た場合には、メモリセルＭ４２のしきい値は、約−２Ｖ
（デ−タ“１”）のままとなるので、デ−タ“１”が書
き込まれる、あるいはデ−タ“１”が保持されることに
なる。

【００５３】次に、読み出し動作について説明する。

【００５４】デ―タを読み出す時には、書き込みの場合
と反対に、読み出すべきセルブロックから遠い方の配線
をビット線として機能させ、近い方の配線をソ−ス線と
して機能させる。例えばセルブロックＣのセルからデ−
タを読み出す時には、配線ＢＬ２をビット線として機能
させ、配線ＢＬ３をソ−ス線として機能させる。セルブ
ロックＤのセルからデ−タを読み出す時には、配線ＢＬ
３をビット線として機能させ、配線ＢＬ２をソ−ス線と
して機能させる。

【００５５】図５に示すように、セルブロックＣのメモ
リセルＭ３２を読み出し選択し、これからデ−タを読み
出す時には、配線ＢＬ２を５Ｖ、配線ＢＬ３を０Ｖ、ワ
―ド線ＷＬ３を０Ｖ、その他のワ−ド線ＷＬ１、ＷＬ
２，ＷＬ４〜ＷＬ８を５Ｖ、第１、第３の配線ＳＧＤ１
およびＳＧＤ３を５Ｖ、その他の配線ＳＧＤ２、ＳＧＤ
４を０Ｖとする。これにより選択ゲ―トＱ１２、Ｑ３２
はオンし、選択ゲ−トＱ２３およびＱ４１はオフするか
ら、セルブロックＣおよびＤのみが配線ＢＬ２とＢＬ３
との間に直列に接続される。また、配線ＢＬ３は０Ｖと
されているから、ソ−ス線として機能する。このような
状態であると、メモリセルＭ３２のしきい値が正であれ
ばカット・オフし、負であれば配線ＢＬ２〜配線ＢＬ３
間に電流が流れるので、デ―タ“０”，“１”が判断で
きる。

【００５６】一方、セルブロックＤのメモリセルＭ７２
からデ−タを読み出す時には、配線ＢＬ２を０Ｖ、配線
ＢＬ３を５Ｖ、ワ―ド線ＷＬ７を０Ｖ、その他のワ−ド
線ＷＬ１〜ＷＬ６、ＷＬ８を５Ｖ、第１、第３の配線Ｓ
ＧＤ１およびＳＧＤ３を５Ｖ、その他の配線ＳＧＤ２、
ＳＧＤ４を０Ｖとする。これにより選択ゲ―トＱ１２、
Ｑ３２はオンし、選択ゲ−トＱ２３およびＱ４１はオフ
するから、セルブロックＣおよびＤのみが配線ＢＬ２と
ＢＬ３との間に直列に接続される。また、配線ＢＬ２は
０Ｖとされているから、ソ−ス線として機能する。従っ
て、メモリセルＭ３２の場合と同様に、メモリセルＭ７
２のしきい値が正であればカット・オフし、負であれば
配線ＢＬ３〜配線ＢＬ２間に電流が流れるようになるか
ら、デ―タ“０”，“１”が判断できる。

【００５７】デ―タを読み出す時、上記のような配線の
選び方をするのは、次の理由からである。即ち選択され
たメモリセルのしきい値が負でビット線〜ソ−ス線間に
電流が流れた場合、選択されたメモリセルとソ―ス線と
の間に接続されるメモリセル数を極力減少させることに
より、ソ―ス電位が浮き上がる事による電流量の減少を
防ぐためである。メモリセルに流れる電流の減少は、デ
―タ読み出し時間を遅くしたり、読み出しデ−タの電位
差を小さくしたりする原因となる。

【００５８】尚、読み出し時間等に対して厳しい使い方
を要求しない半導体記憶装置であれば、書き込み時と同
様に、読み出すべきセルブロックに近い方の配線をビッ
ト線として機能させ、遠い方の配線をソ−ス線として機
能させて、デ−タを読み出すようにしても良い。

【００５９】このように構成した場合、デ−タの書き込
み時とデ−タの読み出し時とで、配線機能の状態を統一
できるので、メモリ周辺回路の繁雑化を防げる、という
利点がある。

【００６０】また、書き込み時、読み出し時の双方にお
いて、書き込み、又は読み出し選択されたセルブロック
から遠い方の配線ＢＬをビット線として機能させ、近い
方の配線ＢＬをソ−ス線として機能させるようにしても
良い。

【００６１】このように構成した場合でも、書き込み時
と読み出し時とで、配線の機能が統一されるので、メモ
リ周辺回路の繁雑化を防げる。さらに読み出し時におい
て、ソ−ス線と読み出し選択されたメモリセルとの間の
抵抗成分が低くされるので、高速なデ−タ読み出しや、
大きい電位差を持つデ−タを読み出せる利点も損なわれ
ない。

【００６２】次に、この発明の第２の実施例に係わるＮ
ＡＮＤ型ＥＥＰＲＯＭについて説明する。

【００６３】図６はこの発明の第２の実施例に係わるＮ
ＡＮＤ型ＥＥＰＲＯＭのパタ−ン平面図、図７は断面図
で（ａ）図は図６中の７ａ−７ａ線に沿う断面図、
（ｂ）図は図６中の７ｂ−７ｂ線に沿う断面図である。

【００６４】第２の実施例に係わるＮＡＮＤ型ＥＥＰＲ
ＯＭでは、選択ゲ―トを、オフセット型トランジスタに
て構成したものである。

【００６５】図６および図７に示すように、オフセット
型トランジスタは、第２層多結晶シリコン膜２０、第１
層多結晶シリコン膜２１をそれぞれウェル領域２の上に
形成し、さらに第２層多結晶シリコン膜２０の一部分を
第１層多結晶シリコン膜２１の上に重ねることで形成さ
れる。この時、配線ＳＧＤ１およびＳＧＤ４はそれぞ
れ、第２層多結晶シリコン膜２０で形成され、一方、配
線ＳＧＤ２およびＳＧＤ３はそれぞれ、第１層多結晶シ
リコン膜２１で形成される。

【００６６】図７（ｂ）に示すように、配線ＢＬ３に沿
った断面で見ると、選択ゲ−トＱ１２は第２層多結晶シ
リコン膜２０をゲ−トとしたトランジスタで成り、選択
ゲ−トＱ２２は第１層多結晶シリコン膜２１をゲ−トと
したトランジスタで成っている。同様に、選択ゲ−トＱ
３２は第１層多結晶シリコン膜２１をゲ−トとしたトラ
ンジスタで成り、選択ゲ−トＱ４２は第２層多結晶シリ
コン膜２０をゲ−トとトランジスタで成っている。そし
て、選択ゲ―トＱ２２、Ｑ３２をノ−マリ・オンとする
ことによって、図１に示したブロック構成が得られ、ま
た、図２に示した回路と等価な回路構成を得ることがで
きる。

【００６７】このような構成であると、例えば配線ＳＧ
Ｄ１とＳＧＤ２とを基板表面上に重ねて形成でき、さら
にはトランジスタＱ１２とＱ２２、Ｑ３２とＱ４２とを
互いに接続するための拡散層１０-1を省略できるので、
微細化をさらに推進する事が可能になる。

【００６８】尚、動作原理は第１の実施例と同様であ
る。

【００６９】次に、他の書き込み動作について説明す
る。

【００７０】図５を参照して説明した書き込み動作で
は、書き込み選択されたセルブロックＣ、Ｄに隣接する
非選択のセルブロックＡ、ＢおよびＥ、Ｆをフロ−ティ
ング状態とすることにより、セルブロックＣ、Ｄにデ−
タを書き込んでいる時、非選択のセルブロックＡ、Ｂお
よびＥ、Ｆに誤書き込みが発生することを防止してい
る。

【００７１】以下に説明する書き込み動作は、非選択の
セルブロックへの誤書き込みを防止できる他の方法に関
している。

【００７２】図８は、他の書き込み動作を説明するため
のタイミング・チャ−トである。尚、図８に示す動作
は、書き込み動作を除いて、図５に示す動作とほぼ同様
であり、消去動作および読み出し動作については説明が
重複するため、省略することにする。

【００７３】図８に示すように、他の方法に関する書き
込み動作は、図５を参照して説明した書き込み動作と同
様に、セルブロック毎、即ちメモリセルＭ１２〜Ｍ４２
により構成されるセルブロックＣと、メモリセルＭ５２
〜Ｍ８２により構成されるセルブロックＤとでそれぞれ
行われる。

【００７４】まず、セルブロックＣのメモリセルにデ−
タを書き込む時には、図８に示すように、セルブロック
Ｃに近い方の配線ＢＬ３をビット線として選択する。さ
らに第１の配線ＳＧＤ１およびＳＧＤ４を１０Ｖ、他の
配線ＳＧＤ２およびＳＧＤ３を０Ｖとする。この状態で
あると、選択ゲ―トＱ１２、Ｑ４１およびＱ４３はオン
し、選択ゲ−ト２１、Ｑ２３およびＱ３２はオフする。
このため、書き込み選択されたセルブロックＣおよびＤ
は配線ＢＬ３に電気的に接続される。また、同時に非選
択のセルブロックＡおよびＢ、並びにＥおよびＦはそれ
ぞれ、配線ＢＬ２、ＢＬ４に電気的に接続される。

【００７５】一方、セルブロックＤのメモリセルにデ−
タを書き込む時には、図８に示すように、セルブロック
Ｄに近い方の配線ＢＬ２をビット線として選択する。さ
らに第１の配線ＳＧＤ２およびＳＧＤ３を１０Ｖ、他の
配線ＳＧＤ１およびＳＧＤ４を０Ｖとする。この状態で
あると、選択ゲ―トＱ３２、Ｑ２１およびＱ２３はオン
し、選択ゲ−トＱ１２、Ｑ４１およびＱ４３はオフす
る。このため、書き込み選択されたセルブロックＣおよ
びＤは配線ＢＬ２に電気的に接続される。また、同時に
非選択のセルブロックＡおよびＢ、並びにＥおよびＦは
それぞれ、配線ＢＬ１、ＢＬ３に電気的に接続される。

【００７６】メモリセルへのデ−タの書き込み順序、お
よびメモリセルの書き込み選択方法は、図５を参照して
説明した方法とほぼ同様である。異なる点は、セルブロ
ックＣのメモリセルＭ１２〜Ｍ４２を書き込み選択して
いる時、配線ＢＬ２と配線ＢＬ４とにそれぞれ１０Ｖを
与えていること、並びにセルブロックＤのメモリセルＭ
５２〜Ｍ８２を書き込み選択している時、配線ＢＬ１と
配線ＢＬ３とにそれぞれ１０Ｖを与えていることであ
る。

【００７７】上記デ−タの書き込み方法であると、書き
込み選択され２０Ｖとされたワ−ド線に接続され、かつ
非選択セルブロックにあるメモリセルに、配線ＢＬより
１０Ｖが転送されることになる。このために、非選択セ
ルブロックにあるメモリセルを、デ−タ“１”が書き込
まれたことと等価な状態とできる。即ちデ−タを消去し
た後に、デ−タ“１”の書き込みを行った場合、非選択
セルブロックにあるメモリセルのしきい値は、約−２Ｖ
（デ−タ“１”）のままとされるので、図５を参照して
説明したように、このメモリセルにおいては、デ−タ
“１”を保持することができる。このように、非選択の
セルブロックＡ、ＢおよびＥ、Ｆのメモリセルでは常に
デ−タを保持することができ、非選択のセルブロックに
おける誤書き込みの発生を無くすことができる。

【００７８】上記第１、第２の実施例により説明した半
導体記憶装置であると、デ−タの読み出しを行う時、直
列接続されたセルブロックに隣接する一方の配線ＢＬを
ビット線として利用し、他方の配線ＢＬをソ−ス線とし
て利用する。しかも、直列接続されたセルブロックの選
択状態に応じて配線ＢＬの機能をビット線とソ−ス線と
にそれぞれ切り換えるので、格別ソ−ス線を形成する必
要が無くなる。このため、ソ−ス線用コンタクト孔も排
除できるので、高集積化に適した構造となる。

【００７９】この発明は、上記第１、第２の実施例に限
られるものではなく、様々に変形することが可能であ
る。

【００８０】例えば図５を参照して説明したデ−タの消
去において、実施例では、配線ＳＧＤ１〜ＳＧＤ４、配
線ＢＬ２、ＢＬ３を２０Ｖとしている。これを、オ−プ
ン状態とし、ウェル領域（Ｐ-WELL ）および基板（Ｎ-S
UB）のみを２０Ｖとしても、メモリセルからデ−タを消
去することができる。

【００８１】また、第１、第２の実施例では、スイッチ
相互間に直列に接続されたメモリセル群を２つのセルブ
ロックに分割したように考えているが、これを、セルブ
ロックＡとＢ、ＣとＤ、ＥとＦ、ＧとＨ、ＩとＪをそれ
ぞれ、一つの大きなセルブロックとして考え、一つのセ
ルブロックとして機能させることも可能である。

【００８２】

【発明の効果】以上述べたように本発明によれば、高集
積化に適したＮＡＮＤ型の不揮発性半導体メモリ装置を
提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭの概略的な構成を示すブロック図。

【図２】図１はこの発明の第１の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭの回路図。

【図３】図３はこの発明の第１の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭのパタ−ン平面図。

【図４】図４はこの発明の第１の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭの断面図で、（ａ）図は図３中の４ａ
−４ａ線に沿う断面図、（ｂ）図は図３中の４ｂ−４ｂ
線に沿う断面図。

【図５】図５はこの発明に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作を説明するためのタイミング・チャ−ト。

【図６】図６はこの発明の第２の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭのパタ−ン平面図。

【図７】図７はこの発明の第２の実施例に係わるＮＡＮ
Ｄ型ＥＥＰＲＯＭの断面図で、（ａ）図は図６中の７ａ
−７ａ線に沿う断面図、（ｂ）図は図６中の７ｂ−７ｂ
線に沿う断面図。

【図８】図８はこの発明に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍの他の動作を説明するためのタイミング・チャ−ト。

【図９】図９は代表的なＮＡＮＤ型ＥＥＰＲＯＭの回路
図。

【図１０】図10は代表的なＮＡＮＤ型ＥＥＰＲＯＭのパ
タ−ン平面図。

【図１１】図11は代表的なＮＡＮＤ型ＥＥＰＲＯＭの断
面図で、（ａ）図は図10中のａ−ａ線に沿う断面図、
（ｂ）図は図10中のｂ−ｂ線に沿う断面図。

【図１２】図12は代表的なＮＡＮＤ型ＥＥＰＲＯＭの動
作を説明するためのタイミングチャ−ト。

【符号の説明】

１…低濃度Ｎ⁻型シリコン基板、２…低濃度Ｐ⁻型ウェ
ル領域、３…素子分離絶縁膜、４…第１ゲ−ト絶縁膜、
５…浮遊ゲ−ト、６…絶縁膜、７…制御ゲ−ト、８…Ｎ
型拡散層、９…Ｎ型拡散層、１０…Ｎ型拡散層、１１…
絶縁膜、１２…アルミニウム配線、２０…第２層多結晶
ポリシリコン膜、２１…第１層多結晶ポリシリコン膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】互いに直列接続され、それぞれ複数のメ
モリセルから構成される少なくとも２つの第１、第２の
セルブロックと、前記第１のセルブロックに接続された第１の配線と、前記第２のセルブロックに接続された第２の配線とを具
備し、前記第１、第２のセルブロックのいずれか一方のメモリ
セルからデ−タの読み出しを行う時、他方のセルブロッ
クのメモリセルを全て導通状態とし、セルブロックの選
択状態に応じて、前記第１、第２の配線の機能をそれぞ
れ、ビット線とソ−ス線とで相互的に切り換えるように
構成したことを特徴とする不揮発性半導体記憶装置。
【請求項２】前記第１、第２のセルブロックのいずれ
か一方のメモリセルからデ−タの読み出しを行う時、他
方のセルブロックのメモリセルを全て導通状態とし、前
記一方のセルブロックに近い方の配線をソ−ス線として
機能させ、この一方のセルブロックから遠い方の配線を
ビット線として機能させるように構成したことを特徴と
する請求項１に記載の不揮発性半導体記憶装置。