JPH06244371A - Semiconductor device - Google Patents
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- JPH06244371A JPH06244371A JP5247886A JP24788693A JPH06244371A JP H06244371 A JPH06244371 A JP H06244371A JP 5247886 A JP5247886 A JP 5247886A JP 24788693 A JP24788693 A JP 24788693A JP H06244371 A JPH06244371 A JP H06244371A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路装置における静
電破壊防止のための保護回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection circuit for preventing electrostatic breakdown in an integrated circuit device.
【０００２】[0002]
【従来の技術】近年、半導体集積回路において構成素子
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。素子の微細化
に従い、ＭＯＳ型のトランジスタではゲート酸化膜の薄
膜化がはかられてきた。そのためゲート酸化膜の耐圧が
低下し、静電破壊耐圧の低下がみられるようになった。
静電破壊を防止するためパッド付近には静電破壊保護回
路が設けられている。2. Description of the Related Art In recent years, the miniaturization of components in semiconductor integrated circuits has made great progress, and the minimum processing dimension has reached the so-called submicron region of 1 μm or less. With the miniaturization of devices, the gate oxide film has been made thinner in MOS type transistors. As a result, the breakdown voltage of the gate oxide film is lowered, and the breakdown voltage of electrostatic breakdown is now lowered.
An electrostatic breakdown protection circuit is provided near the pad to prevent electrostatic breakdown.
【０００３】以下図面を参照しながら、従来の静電破壊
保護回路について説明する。図１７は従来の静電破壊保
護回路を備えた入出力回路の一例を示すものである。図
１７において、入出力端子１はｐチャネル保護トランジ
スタ２のドレイン、ｎチャネル保護トランジスタ３のド
レイン、ｐチャネル出力トランジスタ４のドレイン、及
びｎチャネル出力トランジスタ５のドレインに接続さ
れ、更に入力保護抵抗６を介して内部回路７に接続され
ている。ｐチャネル保護トランジスタ２のソース及びゲ
ートはVDD電源端子に接続され、ｎチャネル保護トラン
ジスタ３のソース及びゲートは接地端子に接続されてい
る。また、ｐチャネル出力トランジスタ４のソースはVD
D電源端子に接続され、ゲートは内部回路８に接続され
ている。ｎチャネル出力トランジスタ５のソースは接地
端子に接続され、ゲートは内部回路９に接続されてい
る。このような構成の入出力回路において接地端子に対
し入出力端子にサージが印加された場合、ｎチャネル保
護トランジスタ３を通じてサージは放電吸収される。ま
た、VDD電源端子に対し入出力端子１にサージが印加さ
れた場合も同様に、ｐチャネル保護トランジスタ２を通
じてサージは放電吸収される。更に入力保護抵抗６がサ
ージ電圧を減衰させて内部回路７を保護している。A conventional electrostatic breakdown protection circuit will be described below with reference to the drawings. FIG. 17 shows an example of an input / output circuit provided with a conventional electrostatic breakdown protection circuit. 17, the input / output terminal 1 is connected to the drain of the p-channel protection transistor 2, the drain of the n-channel protection transistor 3, the drain of the p-channel output transistor 4, and the drain of the n-channel output transistor 5, and further the input protection resistor 6 Is connected to the internal circuit 7 via. The source and gate of the p-channel protection transistor 2 are connected to the VDD power supply terminal, and the source and gate of the n-channel protection transistor 3 are connected to the ground terminal. The source of the p-channel output transistor 4 is VD
It is connected to the D power supply terminal, and the gate is connected to the internal circuit 8. The n-channel output transistor 5 has a source connected to the ground terminal and a gate connected to the internal circuit 9. When a surge is applied to the input / output terminal with respect to the ground terminal in the input / output circuit having such a configuration, the surge is discharged and absorbed through the n-channel protection transistor 3. Similarly, when a surge is applied to the input / output terminal 1 with respect to the VDD power supply terminal, the surge is similarly discharged and absorbed through the p-channel protection transistor 2. Further, the input protection resistor 6 attenuates the surge voltage and protects the internal circuit 7.
【０００４】また、もう１つの従来の静電破壊保護回路
を備えた入力回路の例を図１９に示す。図１９におい
て、入力端子４９はｐチャネル保護トランジスタ１０の
ドレイン、ｎチャネル保護トランジスタ１１のドレイ
ン、ｐチャネルトランスファゲートトランジスタ１２の
ドレイン、及びｎチャネルトランスファゲートトランジ
スタ１３のドレインに接続され、ｐチャネルトランスフ
ァゲートトランジスタ１２のソース、及びｎチャネルト
ランスファゲートトランジスタ１３のソースは内部回路
素子のキャパシタ１４に接続されている。更にｐチャネ
ル保護トランジスタ１０のソース及びゲートはVDD電源
端子に接続され、ｎチャネル保護トランジスタ１１のソ
ース及びゲートは接地端子に接続されている。また、ｐ
チャネルトランスファゲートトランジスタ１２のゲート
は内部回路１５に接続され、ｎチャネルトランスファゲ
ートトランジスタ１３のゲートは内部回路１６に接続さ
れている。このような構成の入力回路において接地端子
に対し入力端子４９にサージが印加された場合、ｎチャ
ネル保護トランジスタ１１を通じてサージは放電吸収さ
れる。また、VDD電源端子に対し入力端子にサージが印
加された場合も同様に、ｐチャネル保護トランジスタ１
０を通じてサージは放電吸収される。FIG. 19 shows an example of an input circuit equipped with another conventional electrostatic breakdown protection circuit. In FIG. 19, the input terminal 49 is connected to the drain of the p-channel protection transistor 10, the drain of the n-channel protection transistor 11, the drain of the p-channel transfer gate transistor 12, and the drain of the n-channel transfer gate transistor 13, and the p-channel transfer gate. The source of the transistor 12 and the source of the n-channel transfer gate transistor 13 are connected to the capacitor 14 of the internal circuit element. Further, the source and gate of the p-channel protection transistor 10 are connected to the VDD power supply terminal, and the source and gate of the n-channel protection transistor 11 are connected to the ground terminal. Also, p
The gate of the channel transfer gate transistor 12 is connected to the internal circuit 15, and the gate of the n-channel transfer gate transistor 13 is connected to the internal circuit 16. When a surge is applied to the input terminal 49 with respect to the ground terminal in the input circuit having such a configuration, the surge is discharged and absorbed through the n-channel protection transistor 11. Similarly, when a surge is applied to the input terminal with respect to the VDD power supply terminal, the p-channel protection transistor 1
Through 0, the surge is absorbed by the discharge.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図１８のようにVDD電源端子に対し(接地
端子は開放)負極のサージが入出力端子１に印加された
とき、ｐチャネル保護トランジスタ２において放電が開
始するが、その間ｎチャネル出力トランジスタ５ではゲ
ートが内部回路９内のｐチャネルＭＯＳトランジスタの
ｐ＋ドレイン、ｎウェルを介してVDD電源端子と接続し
ているためゲート酸化膜に高電圧が印加された状態にな
る。ｐチャネル保護トランジスタ２のドレインのＰＮ接
合近傍にかかる電圧は放電電圧にクランプされている
が、ドレインのｐ型拡散抵抗が高いとサージ吸収は小さ
くなり、ｎチャネル出力トランジスタ５のゲート酸化膜
に加わるサージストレスは大きくなる。微細化に伴いゲ
ート酸化膜が薄くなるとこの高電圧によりｎチャネル出
力トランジスタ５のゲート酸化膜で破壊が発生する。ｎ
チャネル出力トランジスタ５のゲート電極下でゲート酸
化膜が破壊し、更にゲート電極を形成している多結晶シ
リコンも破壊に至った様子を図２１に示す。接地端子に
対し（VDD電源端子は開放）正極のサージが入出力端子
１に印加されたときではｐチャネル出力トランジスタ４
のゲート酸化膜で破壊が発生する。However, in the above configuration, when a negative surge to the VDD power supply terminal (ground terminal is open) is applied to the input / output terminal 1 as shown in FIG. 18, p channel protection is performed. Although the discharge starts in the transistor 2, the gate of the n-channel output transistor 5 is connected to the VDD power supply terminal through the p + drain of the p-channel MOS transistor in the internal circuit 9 and the n-well during the discharge, so that the gate oxide film is high. The voltage is applied. The voltage applied to the vicinity of the PN junction of the drain of the p-channel protection transistor 2 is clamped to the discharge voltage. However, if the p-type diffusion resistance of the drain is high, the surge absorption becomes small and it is added to the gate oxide film of the n-channel output transistor 5. The surge stress increases. When the gate oxide film becomes thinner with the miniaturization, the high voltage causes breakdown in the gate oxide film of the n-channel output transistor 5. n
FIG. 21 shows a state in which the gate oxide film is destroyed under the gate electrode of the channel output transistor 5, and the polycrystalline silicon forming the gate electrode is also destroyed. When a positive surge to the ground terminal (VDD power supply terminal is open) is applied to input / output terminal 1, p-channel output transistor 4
Destruction occurs in the gate oxide film.
【０００６】また、図２０では図１８のｎチャネル出力
トランジスタ５で発生する破壊と同様の破壊がｎチャネ
ルトランスファゲートトランジスタ１３で発生する。Further, in FIG. 20, a breakdown similar to that occurring in the n-channel output transistor 5 of FIG. 18 occurs in the n-channel transfer gate transistor 13.
【０００７】本発明は上記問題点に鑑み、出力トランジ
スタ及びトランスファゲートトランジスタのゲート酸化
膜破壊を防止することにより高静電破壊耐圧を有した半
導体装置を提供するものである。In view of the above problems, the present invention provides a semiconductor device having a high breakdown voltage by preventing the gate oxide film of the output transistor and the transfer gate transistor from being destroyed.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の（１）は、入出力端子にドレイン、接地端
子にソースが接続され、更にｐ型拡散領域／ｎ型拡散層
を介して電源端子にゲートが接続された第１のｎチャネ
ルＭＯＳトランジスタにおいて、前記第１のｎチャネル
ＭＯＳトランジスタのドレイン、ゲートにそれぞれソー
ス、ドレイン（又はドレイン、ソース）が接続され、接
地端子にゲートが接続された第２のｎチャネルＭＯＳト
ランジスタを備えたものである。In order to solve the above-mentioned problems, (1) of the present invention is such that a drain is connected to an input / output terminal and a source is connected to a ground terminal, and a p-type diffusion region / n-type diffusion layer is further provided. In a first n-channel MOS transistor whose gate is connected to a power supply terminal via a source and drain (or drain, source) are connected to the drain and gate of the first n-channel MOS transistor, respectively, and the gate is connected to the ground terminal. Is connected to the second n-channel MOS transistor.
【０００９】また（２）は、入出力端子にドレイン、電
源端子にソースが接続され、更にｎ型拡散領域／ｐ型基
板（ｐ型拡散層）を介して接地端子にゲートが接続され
た第１のｐチャネルＭＯＳトランジスタにおいて、前記
第１のｐチャネルＭＯＳトランジスタのドレイン、ゲー
トにそれぞれソース、ドレイン（又はドレイン、ソー
ス）が接続され、電源端子にゲートが接続された第２の
ｐチャネルＭＯＳトランジスタを備えたものである。The second aspect is that the drain is connected to the input / output terminal, the source is connected to the power supply terminal, and the gate is connected to the ground terminal through the n-type diffusion region / p-type substrate (p-type diffusion layer). In the first p-channel MOS transistor, a second p-channel MOS transistor in which the drain and the gate of the first p-channel MOS transistor are connected to the source and the drain (or the drain and the source), respectively, and the power supply terminal is connected to the gate. It is equipped with.
【００１０】また（３）は、接地端子に接続されたｐ型
基板（又はｐ型拡散層）及び前記ｐ型基板（又はｐ型拡
散層）上に形成された第１、第２のｎ形拡散領域からな
るｎｐｎバイポーラトランジスタと、入出力端子にドレ
イン、接地端子にソースが接続され、更にｐ型拡散領域
／ｎ型拡散層を介して電源端子にゲートが接続されたｎ
チャネルＭＯＳトランジスタからなり、前記ｎチャネル
ＭＯＳトランジスタのドレイン、ゲートにそれぞれ前記
第１、第２のｎ形拡散領域が接続されたことを特徴とす
るものである。Further, (3) is a p-type substrate (or p-type diffusion layer) connected to a ground terminal and first and second n-types formed on the p-type substrate (or p-type diffusion layer). An npn bipolar transistor having a diffusion region, an input / output terminal connected to a drain, a ground terminal connected to a source, and a gate connected to a power supply terminal via a p-type diffusion region / n-type diffusion layer.
The n-channel MOS transistor is composed of a channel MOS transistor, and the first and second n-type diffusion regions are connected to the drain and the gate of the n-channel MOS transistor, respectively.
【００１１】また（４）は、電源端子に接続されたｎ型
拡散層及び前記ｎ型拡散層上に形成された第１、第２の
ｐ形拡散領域からなるｐｎｐバイポーラトランジスタ
と、入出力端子にドレイン、電源端子にソースが接続さ
れ、更にｎ型拡散領域／ｐ型基板（ｐ型拡散層）を介し
て接地端子にゲートが接続されたｐチャネルＭＯＳトラ
ンジスタからなり、前記ｐチャネルＭＯＳトランジスタ
のドレイン、ゲートにそれぞれ前記第１、第２のｐ形拡
散領域が接続されたことを特徴とするものである。Further, (4) is a pnp bipolar transistor composed of an n-type diffusion layer connected to a power supply terminal and first and second p-type diffusion regions formed on the n-type diffusion layer, and an input / output terminal. A drain and a source connected to a power supply terminal, and a gate connected to a ground terminal via an n-type diffusion region / p-type substrate (p-type diffusion layer). The first and second p-type diffusion regions are connected to the drain and the gate, respectively.
【００１２】また（５）は、入力端子にドレイン（又は
ソース）、内部回路素子にソース（又はドレイン）が接
続され、更にｐ型拡散領域／ｎ型拡散層を介して電源端
子にゲートが接続された第１のｎチャネルＭＯＳトラン
ジスタにおいて、前記入力端子、前記第１のｎチャネル
ＭＯＳトランジスタのゲートにそれぞれソース、ドレイ
ン（又はドレイン、ソース）が接続され、接地端子にゲ
ートが接続された第２のｎチャネルＭＯＳトランジスタ
を備えたものである。Further, in (5), the drain (or source) is connected to the input terminal, the source (or drain) is connected to the internal circuit element, and the gate is connected to the power supply terminal through the p-type diffusion region / n-type diffusion layer. In the first n-channel MOS transistor, the source and drain (or drain, source) are connected to the input terminal and the gate of the first n-channel MOS transistor, respectively, and the gate is connected to the ground terminal. Of n-channel MOS transistor.
【００１３】また（６）は、入力端子にドレイン（又は
ソース）、内部回路素子にソース（又はドレイン）が接
続され、更にｎ型拡散領域／ｐ型基板（ｐ型拡散層）を
介して接地端子にゲートが接続された第１のｐチャネル
ＭＯＳトランジスタにおいて、前記入力端子、前記第１
のｐチャネルＭＯＳトランジスタのゲートにそれぞれソ
ース、ドレイン（又はドレイン、ソース）が接続され、
電源端子にゲートが接続された第２のｐチャネルＭＯＳ
トランジスタを備えたものである。Further, (6) is such that the drain (or source) is connected to the input terminal and the source (or drain) is connected to the internal circuit element, and further grounded via the n-type diffusion region / p-type substrate (p-type diffusion layer). In a first p-channel MOS transistor having a gate connected to a terminal, the input terminal, the first
Source and drain (or drain, source) are connected to the gate of the p-channel MOS transistor of
Second p-channel MOS gate connected to the power supply terminal
It is equipped with a transistor.
【００１４】また、（７）は、接地端子に接続されたｐ
型基板（又はｐ型拡散層）及び前記ｐ型基板（又はｐ型
拡散層）上に形成された第１、第２のｎ形拡散領域から
なるｎｐｎバイポーラトランジスタと、入力端子にドレ
イン（又はソース）、内部回路素子にソース（又はドレ
イン）が接続され、更にｐ型拡散領域／ｎ型拡散層を介
して電源端子にゲートが接続されたｎチャネルＭＯＳト
ランジスタからなり、前記入力端子、前記ｎチャネルＭ
ＯＳトランジスタのゲートにそれぞれ前記第１、第２の
ｎ形拡散領域が接続されたことを特徴とするものであ
る。Further, (7) is p connected to the ground terminal.
Type substrate (or p-type diffusion layer) and an npn bipolar transistor composed of the first and second n-type diffusion regions formed on the p-type substrate (or p-type diffusion layer), and a drain (or source) at an input terminal. ), A source (or a drain) is connected to the internal circuit element, and an n-channel MOS transistor having a gate connected to a power supply terminal via a p-type diffusion region / n-type diffusion layer, the input terminal and the n-channel M
The first and second n-type diffusion regions are connected to the gate of the OS transistor, respectively.
【００１５】また（８）は、電源端子に接続されたｎ型
基板（又はｎ型拡散層）及び前記ｎ型基板（又はｎ型拡
散層）上に形成された第１、第２のｐ形拡散領域からな
るｐｎｐバイポーラトランジスタと、入力端子にドレイ
ン（又はソース）、内部回路素子にソース（又はドレイ
ン）が接続され、更にｎ型拡散領域／ｐ型基板（ｐ型拡
散層）を介して接地端子にゲートが接続されたｐチャネ
ルＭＯＳトランジスタからなり、前記入力端子、前記ｐ
チャネルＭＯＳトランジスタのゲートにそれぞれ前記第
１、第２のｐ形拡散領域が接続されたことを特徴とする
ものである。Further, (8) is an n-type substrate (or n-type diffusion layer) connected to a power supply terminal and first and second p-types formed on the n-type substrate (or n-type diffusion layer). A pnp bipolar transistor formed of a diffusion region, a drain (or source) connected to an input terminal, a source (or drain) connected to an internal circuit element, and grounded via an n-type diffusion region / p-type substrate (p-type diffusion layer) A p-channel MOS transistor having a gate connected to a terminal,
The first and second p-type diffusion regions are connected to the gates of the channel MOS transistors, respectively.
【００１６】[0016]
【作用】本発明は上記した構成によって、VDD電源端子
に対し負極のサージが入出力端子に印加されても、ｎチ
ャネル出力トランジスタ及びｎチャネルトランスファゲ
ートトランジスタのドレイン−ゲート間に接続されたｎ
チャネルＭＯＳトランジスタ又はｎｐｎバイポーラトラ
ンジスタを通じてｎチャネル出力トランジスタ及びｎチ
ャネルトランスファゲートトランジスタのゲート電位を
下げるのでゲート酸化膜には高電圧はかからず破壊を防
ぐことができる。また、接地端子に対し正極のサージが
入出力端子に印加されたときも同様にしてｐチャネル出
力トランジスタ及びｐチャネルトランスファゲートトラ
ンジスタのドレイン−ゲート間に接続されたｐチャネル
ＭＯＳトランジスタ又はｐｎｐバイポーラトランジスタ
が導通してｐチャネル出力トランジスタ及びｐチャネル
トランスファゲートトランジスタのゲート酸化膜に加わ
る電圧を吸収しゲート酸化膜破壊を防ぐことができる。According to the present invention, even if a negative surge is applied to the input / output terminal with respect to the VDD power supply terminal, the n-channel output transistor and the n-channel transfer gate transistor which are connected between the drain and the gate are connected.
Since the gate potentials of the n-channel output transistor and the n-channel transfer gate transistor are lowered through the channel MOS transistor or the npn bipolar transistor, a high voltage is not applied to the gate oxide film and the breakdown can be prevented. Also, when a positive surge is applied to the input / output terminal with respect to the ground terminal, a p-channel MOS transistor or a pnp bipolar transistor connected between the drain and gate of the p-channel output transistor and p-channel transfer gate transistor is similarly formed. It can be turned on to absorb the voltage applied to the gate oxide film of the p-channel output transistor and the p-channel transfer gate transistor and prevent the gate oxide film from being destroyed.
【００１７】[0017]
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１は本発明の第１の実施例における半導
体装置の回路図を示すものである。図１において、１は
入出力端子、２はｐチャネル保護トランジスタ、３はｎ
チャネル保護トランジスタ、４はｐチャネル出力トラン
ジスタ、５はｎチャネル出力トランジスタ、６は入力保
護抵抗、７、８、９は内部回路であり、これらの構成は
図１７の従来の入出力回路の構成と同様である。本実施
例ではこれにｎチャネルＭＯＳトランジスタ１７が付加
されており、そのソース、ドレインはｎチャネル出力ト
ランジスタ５のドレイン、ゲートに、ゲートは接地端子
にそれぞれ接続されている。本実施例によれば、この回
路の入出力端子１に例えばVDD電源端子に対して（接地
端子は開放）負極のサージが印加された場合、ｎチャネ
ル出力トランジスタのゲートが内部回路９内のｐチャネ
ルＭＯＳトランジスタのｐ＋ドレイン、ｎウェルを介し
てVDD電源端子と接続していても、ｎチャネルＭＯＳト
ランジスタ１７が導通してｎチャネル出力トランジスタ
５のゲート酸化膜に加わる電圧を吸収する。図２２のよ
うな回路を用いて静電破壊試験を行うと、図２３に示す
ようにｎチャネルＭＯＳトランジスタ１７が付加されて
いない入出力回路の場合、破壊電圧は１６００Ｖである
が、ｎチャネルＭＯＳトランジスタ１７を付加した回路
では４０００Ｖまで破壊しなかった。以上の結果から、
ｎチャネルＭＯＳトランジスタ１７を付加することによ
りサージ印加による出力トランジスタゲート酸化膜の静
電破壊を防ぐことができる。FIG. 1 is a circuit diagram of a semiconductor device according to the first embodiment of the present invention. In FIG. 1, 1 is an input / output terminal, 2 is a p-channel protection transistor, and 3 is n.
A channel protection transistor, 4 is a p-channel output transistor, 5 is an n-channel output transistor, 6 is an input protection resistor, and 7, 8 and 9 are internal circuits. These configurations are the same as those of the conventional input / output circuit of FIG. It is the same. In this embodiment, an n-channel MOS transistor 17 is added thereto, the source and drain of which are connected to the drain and gate of the n-channel output transistor 5 and the gate thereof to the ground terminal. According to this embodiment, when a negative surge is applied to the input / output terminal 1 of this circuit with respect to, for example, the VDD power supply terminal (ground terminal is open), the gate of the n-channel output transistor is connected to p Even if it is connected to the VDD power supply terminal through the p + drain and n well of the channel MOS transistor, the n channel MOS transistor 17 becomes conductive and absorbs the voltage applied to the gate oxide film of the n channel output transistor 5. When an electrostatic breakdown test is performed using the circuit as shown in FIG. 22, the breakdown voltage is 1600 V in the case of the input / output circuit to which the n-channel MOS transistor 17 is not added as shown in FIG. The circuit to which the transistor 17 was added did not break down to 4000V. From the above results,
By adding the n-channel MOS transistor 17, electrostatic breakdown of the output transistor gate oxide film due to the surge application can be prevented.
【００１９】図２は本発明の第２の実施例における半導
体装置の回路図を示すものである。１から９までは図１
と同様である。本実施例ではこれにｐチャネルＭＯＳト
ランジスタ１８が付加されており、そのソース、ドレイ
ンはｐチャネル出力トランジスタ４のドレイン、ゲート
に、ゲートはVDD電源端子にそれぞれ接続されている。
本実施例によれば、この回路の入出力端子１に例えば接
地端子に対して（VDD電源端子は開放）正極のサージが
印加された場合、ｐチャネル出力トランジスタ４のゲー
トが内部回路８内のｎチャネルＭＯＳトランジスタのｎ
＋ドレイン、ｐ型基板を介して接地端子と接続していて
も、ｐチャネルＭＯＳトランジスタ１８が導通してｐチ
ャネル出力トランジスタ４のゲート酸化膜に加わる電圧
を吸収するのでサージ印加による出力トランジスタゲー
ト酸化膜の静電破壊を防ぐことができる。FIG. 2 is a circuit diagram of a semiconductor device according to the second embodiment of the present invention. 1 to 9 is shown in FIG.
Is the same as. In the present embodiment, a p-channel MOS transistor 18 is added thereto, the source and drain of which are connected to the drain and gate of the p-channel output transistor 4, and the gate thereof is connected to the VDD power supply terminal.
According to this embodiment, when a positive surge is applied to the input / output terminal 1 of this circuit with respect to, for example, the ground terminal (the VDD power supply terminal is open), the gate of the p-channel output transistor 4 is located inside the internal circuit 8. n of n-channel MOS transistor
Even if it is connected to the ground terminal via the + drain and the p-type substrate, the p-channel MOS transistor 18 conducts and absorbs the voltage applied to the gate oxide film of the p-channel output transistor 4, so that the output transistor gate oxidation is caused by the surge application. The electrostatic breakdown of the film can be prevented.
【００２０】図３は本発明の第３の実施例における半導
体装置の回路図を示すものであり、ｎチャネルＭＯＳト
ランジスタ１７とｐチャネルＭＯＳトランジスタ１８が
同一の入出力回路内に形成されている。FIG. 3 is a circuit diagram of a semiconductor device according to the third embodiment of the present invention, in which an n-channel MOS transistor 17 and a p-channel MOS transistor 18 are formed in the same input / output circuit.
【００２１】なお、第１の実施例において、ｎチャネル
ＭＯＳトランジスタ１７のゲートは接地端子に直接接続
されているが、抵抗または常時ＯＮのトランジスタを介
して接地端子に接続してもよいし、第２の実施例ではｐ
チャネルＭＯＳトランジスタ１８のゲートはVDD電源端
子に直接接続されているが、抵抗または常時ＯＮのトラ
ンジスタを介してVDD電源端子に接続してもよい。Although the gate of the n-channel MOS transistor 17 is directly connected to the ground terminal in the first embodiment, it may be connected to the ground terminal via a resistor or a normally-on transistor. In the second embodiment, p
Although the gate of the channel MOS transistor 18 is directly connected to the VDD power supply terminal, it may be connected to the VDD power supply terminal via a resistor or a normally-on transistor.
【００２２】また、第１の実施例において、ｎチャネル
出力トランジスタ５のドレインとｎチャネルＭＯＳトラ
ンジスタ１７のソースが同一のｎ型拡散領域により形成
されていてもよいし、第２の実施例において、ｐチャネ
ル出力トランジスタ４のドレインとｐチャネルＭＯＳト
ランジスタ１８のソースが同一のｐ型拡散領域により形
成されていてもよい。Further, in the first embodiment, the drain of the n-channel output transistor 5 and the source of the n-channel MOS transistor 17 may be formed by the same n-type diffusion region, or in the second embodiment, The drain of the p-channel output transistor 4 and the source of the p-channel MOS transistor 18 may be formed by the same p-type diffusion region.
【００２３】更に第１の実施例及び第２の実施例は入出
力回路となっているが、本発明は出力トランジスタのゲ
ート破壊を防ぐためのものであるので出力回路であって
もよい。Further, although the first and second embodiments are input / output circuits, they may be output circuits because the present invention is for preventing the gate destruction of the output transistor.
【００２４】図４は本発明の第４の実施例における半導
体装置の回路図を示すものである。１から９までは図１
と同様である。本実施例ではこれにｎｐｎバイポーラト
ランジスタ１９が付加されている。ｎｐｎバイポーラト
ランジスタ１９の構造断面図を図５に示す。ｎｐｎバイ
ポーラトランジスタ１９はｐウェル及びｐウェル上の高
濃度のｎ型拡散領域２０、２１より形成されている。ｎ
型拡散領域２０及び２１はそれぞれｎチャネル出力トラ
ンジスタ５のドレイン２２、ゲート電極２５に接続され
ている。またｐウェルはｎｐｎバイポーラトランジスタ
１９のベースになっており高濃度のｐ型拡散領域２４を
通じて接地されている。本実施例によれば、入出力端子
１にVDD電源端子に対して（接地端子は開放）負極のサ
ージが印加された場合、ｎｐｎバイポーラトランジスタ
１９が導通してｎチャネル出力トランジスタ５のゲート
酸化膜に加わる電圧を吸収するのでサージ印加による出
力トランジスタゲート酸化膜の静電破壊を防ぐことがで
きる。FIG. 4 is a circuit diagram of a semiconductor device according to the fourth embodiment of the present invention. 1 to 9 is shown in FIG.
Is the same as. In this embodiment, an npn bipolar transistor 19 is added to this. A structural cross-sectional view of the npn bipolar transistor 19 is shown in FIG. The npn bipolar transistor 19 is formed of a p-well and high-concentration n-type diffusion regions 20 and 21 on the p-well. n
The type diffusion regions 20 and 21 are connected to the drain 22 and the gate electrode 25 of the n-channel output transistor 5, respectively. The p-well serves as the base of the npn bipolar transistor 19 and is grounded through the high-concentration p-type diffusion region 24. According to the present embodiment, when a negative surge is applied to the input / output terminal 1 with respect to the VDD power supply terminal (the ground terminal is open), the npn bipolar transistor 19 becomes conductive and the gate oxide film of the n-channel output transistor 5 is turned on. Since the voltage applied to the output transistor is absorbed, electrostatic breakdown of the output transistor gate oxide film due to the surge application can be prevented.
【００２５】図６は本発明の第５の実施例における半導
体装置の回路図を示すものである。本実施例では入出力
回路にｐｎｐバイポーラトランジスタ２６が付加されて
いる。ｐｎｐバイポーラトランジスタ２６の構造断面図
を図７に示す。ｐｎｐバイポーラトランジスタ２６はｎ
ウェル及びｎウェル上の高濃度のｐ型拡散領域２７、２
８より形成されている。ｐ型拡散領域２７及び２８はそ
れぞれｐチャネル出力トランジスタ４のドレイン２９、
ゲート電極３２に接続されている。またｎウェルはｐｎ
ｐバイポーラトランジスタ２６のベースになっており高
濃度のｎ型拡散領域３１を通じてVDD電源端子に接続さ
れている。本実施例によれば、この回路の入出力端子１
に接地端子に対して（VDD電源端子は開放）負極のサー
ジが印加された場合、ｐｎｐバイポーラトランジスタ２
６が導通してｐチャネル出力トランジスタ４のゲート酸
化膜に加わる電圧を吸収するのでサージ印加による出力
トランジスタゲート酸化膜の静電破壊を防ぐことができ
る。FIG. 6 is a circuit diagram of a semiconductor device according to the fifth embodiment of the present invention. In this embodiment, a pnp bipolar transistor 26 is added to the input / output circuit. A structural sectional view of the pnp bipolar transistor 26 is shown in FIG. The pnp bipolar transistor 26 is n
High-concentration p-type diffusion regions 27, 2 on wells and n-wells
8 are formed. The p-type diffusion regions 27 and 28 are the drain 29 of the p-channel output transistor 4,
It is connected to the gate electrode 32. The n well is pn
It is the base of the p-bipolar transistor 26 and is connected to the VDD power supply terminal through the high-concentration n-type diffusion region 31. According to this embodiment, the input / output terminal 1 of this circuit is
When a negative surge is applied to the ground terminal (VDD power supply terminal is open), the pnp bipolar transistor 2
Since 6 becomes conductive and absorbs the voltage applied to the gate oxide film of the p-channel output transistor 4, electrostatic breakdown of the output transistor gate oxide film due to surge application can be prevented.
【００２６】図８は本発明の第６の実施例における半導
体装置の回路図を示すものであり、ｎｐｎバイポーラト
ランジスタ１９とｐｎｐバイポーラトランジスタ２６が
同一の入出力回路内に形成されている。FIG. 8 is a circuit diagram of a semiconductor device according to the sixth embodiment of the present invention, in which an npn bipolar transistor 19 and a pnp bipolar transistor 26 are formed in the same input / output circuit.
【００２７】なお、第４の実施例において、ｎチャネル
出力トランジスタ５のドレイン２２とｎｐｎバイポーラ
トランジスタ１９のｎ型拡散領域２０が同一のｎ型拡散
領域により形成されていてもよいし、第５の実施例にお
いて、ｐチャネル出力トランジスタ４のドレイン２９と
ｐｎｐバイポーラトランジスタ２６のｐ型拡散領域２７
が同一のｐ型拡散領域により形成されていてもよい。In the fourth embodiment, the drain 22 of the n-channel output transistor 5 and the n-type diffusion region 20 of the npn bipolar transistor 19 may be formed by the same n-type diffusion region, or the fifth n-type diffusion region may be formed. In the embodiment, the drain 29 of the p-channel output transistor 4 and the p-type diffusion region 27 of the pnp bipolar transistor 26 are used.
May be formed of the same p-type diffusion region.
【００２８】また、第４の実施例及び第５の実施例は入
出力回路となっているが、本発明は出力トランジスタの
ゲート破壊を防ぐためのものであるので出力回路であっ
てもよい。Although the fourth and fifth embodiments are input / output circuits, they may be output circuits because the present invention is for preventing the gate destruction of the output transistor.
【００２９】図９は本発明の第７の実施例における半導
体装置の回路図を示すものである。図９において、４９
は入力端子、１０はｐチャネル保護トランジスタ、１１
はｎチャネル保護トランジスタ、１２はｐチャネルトラ
ンスファゲートトランジスタ、１３はｎチャネルトラン
スファゲートトランジスタ、１４は内部回路素子のキャ
パシタ、１５、１６は内部回路であり、これらの構成は
図１９の従来の入力回路の構成と同様である。本実施例
ではこれにｎチャネルＭＯＳトランジスタ３３が付加さ
れており、そのソース、ドレインはｎチャネルトランス
ファゲートトランジスタ１３のドレイン、ゲートにそれ
ぞれ接続され、ゲートは接地端子に接続されている。本
実施例によれば、この回路の入力端子４９に例えばVDD
電源端子に対して（接地端子は開放）負極のサージが印
加された場合、ｎチャネルＭＯＳトランジスタ３３が導
通してｎチャネルトランスファゲートトランジスタ１３
のゲート酸化膜に加わる電圧を吸収してゲート酸化膜の
静電破壊を防ぐことができる。FIG. 9 is a circuit diagram of a semiconductor device according to the seventh embodiment of the present invention. In FIG. 9, 49
Is an input terminal, 10 is a p-channel protection transistor, 11
Is an n-channel protection transistor, 12 is a p-channel transfer gate transistor, 13 is an n-channel transfer gate transistor, 14 is a capacitor of an internal circuit element, and 15 and 16 are internal circuits. These configurations have the conventional input circuit of FIG. The configuration is the same. In the present embodiment, an n-channel MOS transistor 33 is added to this, the source and drain of which are connected to the drain and gate of the n-channel transfer gate transistor 13, respectively, and the gate is connected to the ground terminal. According to this embodiment, for example, VDD is applied to the input terminal 49 of this circuit.
When a negative surge is applied to the power supply terminal (the ground terminal is open), the n-channel MOS transistor 33 becomes conductive and the n-channel transfer gate transistor 13
The voltage applied to the gate oxide film can be absorbed to prevent electrostatic breakdown of the gate oxide film.
【００３０】図１０は本発明の第８の実施例における半
導体装置の回路図を示すものである。１０から１６及び
４９は図９と同様である。本実施例ではこれにｐチャネ
ルＭＯＳトランジスタ３４が付加されており、そのソー
ス、ドレインはｐチャネルトランスファゲートトランジ
スタ１２のドレイン、ゲートにそれぞれ接続され、ゲー
トはVDD電源端子に接続されている。本実施例によれ
ば、この回路の入力端子４９に例えば接地端子に対して
（VDD電源端子は開放）負極のサージが印加された場
合、ｐチャネルＭＯＳトランジスタ３４が導通してｐチ
ャネルトランスファゲートトランジスタ１２のゲート酸
化膜に加わる電圧を吸収してゲート酸化膜の静電破壊を
防ぐことができる。FIG. 10 is a circuit diagram of a semiconductor device according to the eighth embodiment of the present invention. 10 to 16 and 49 are the same as in FIG. In this embodiment, a p-channel MOS transistor 34 is added to this, the source and drain of which are connected to the drain and gate of the p-channel transfer gate transistor 12, respectively, and the gate is connected to the VDD power supply terminal. According to this embodiment, when a negative surge is applied to the input terminal 49 of this circuit with respect to the ground terminal (the VDD power supply terminal is open), the p-channel MOS transistor 34 becomes conductive and the p-channel transfer gate transistor is turned on. The voltage applied to the gate oxide film 12 can be absorbed to prevent electrostatic breakdown of the gate oxide film.
【００３１】図１１は本発明の第９の実施例における半
導体装置の回路図を示すものであり、ｎチャネルＭＯＳ
トランジスタ３３とｐチャネルＭＯＳトランジスタ３４
が同一の入力回路内に形成されている。FIG. 11 is a circuit diagram of a semiconductor device according to the ninth embodiment of the present invention, which is an n-channel MOS.
Transistor 33 and p-channel MOS transistor 34
Are formed in the same input circuit.
【００３２】なお、第７の実施例において、ｎチャネル
ＭＯＳトランジスタ３３のゲートは接地端子に直接接続
されているが、抵抗または常時ＯＮのトランジスタを介
して接地端子に接続してもよいし、第８の実施例ではｐ
チャネルＭＯＳトランジスタ３４のゲートはVDD電源端
子に直接接続されているが、抵抗または常時ＯＮのトラ
ンジスタを介してVDD電源端子に接続してもよい。Although the gate of the n-channel MOS transistor 33 is directly connected to the ground terminal in the seventh embodiment, it may be connected to the ground terminal via a resistor or a normally-on transistor. In the eighth embodiment, p
Although the gate of the channel MOS transistor 34 is directly connected to the VDD power supply terminal, it may be connected to the VDD power supply terminal through a resistor or a transistor which is always ON.
【００３３】また、第７の実施例において、ｎチャネル
トランスファゲートトランジスタ１３のドレインとｎチ
ャネルＭＯＳトランジスタ３３のソースが同一のｎ型拡
散領域により形成されていてもよいし、第８の実施例に
おいて、ｐチャネルトランスファゲートトランジスタ１
２のドレインとｐチャネルＭＯＳトランジスタ３４のソ
ースが同一のｐ型拡散領域により形成されていてもよ
い。Further, in the seventh embodiment, the drain of the n-channel transfer gate transistor 13 and the source of the n-channel MOS transistor 33 may be formed by the same n-type diffusion region, or in the eighth embodiment. , P-channel transfer gate transistor 1
The second drain and the source of the p-channel MOS transistor 34 may be formed by the same p-type diffusion region.
【００３４】図１２は本発明の第１０の実施例における
半導体装置の回路図を示すものである。１０から１６及
び４９は図９と同様である。本実施例ではこれにｎｐｎ
バイポーラトランジスタ３５が付加されている。ｎｐｎ
バイポーラトランジスタ３５の構造断面図を図１３に示
す。ｎｐｎバイポーラトランジスタ３５はｐウェル及び
ｐウェル上の高濃度のｎ型拡散領域３６、３７より形成
されている。ｎ型拡散領域３６及び３７はそれぞれｎチ
ャネルトランスファゲートトランジスタ１３のドレイン
３８、ゲート電極４１に接続されている。またｐウェル
はｎｐｎバイポーラトランジスタ３５のベースになって
おり高濃度のｐ型拡散領域４０を通じて接地されてい
る。本実施例によれば、入出力端子４９にVDD電源端子
に対して（接地端子は開放）負極のサージが印加された
場合、ｎｐｎバイポーラトランジスタ３５が導通してｎ
チャネルトランスファゲートトランジスタ１３のゲート
酸化膜に加わる電圧を吸収するのでサージ印加によるｎ
チャネルトランスファゲートトランジスタ１３のゲート
酸化膜の静電破壊を防ぐことができる。FIG. 12 is a circuit diagram of a semiconductor device according to the tenth embodiment of the present invention. 10 to 16 and 49 are the same as in FIG. In this embodiment, npn
A bipolar transistor 35 is added. npn
A structural sectional view of the bipolar transistor 35 is shown in FIG. The npn bipolar transistor 35 is formed of a p-well and high-concentration n-type diffusion regions 36 and 37 on the p-well. The n-type diffusion regions 36 and 37 are connected to the drain 38 and the gate electrode 41 of the n-channel transfer gate transistor 13, respectively. The p-well serves as the base of the npn bipolar transistor 35 and is grounded through the high-concentration p-type diffusion region 40. According to the present embodiment, when a negative surge is applied to the VDD power supply terminal (the ground terminal is opened) at the input / output terminal 49, the npn bipolar transistor 35 becomes conductive and n
Since the voltage applied to the gate oxide film of the channel transfer gate transistor 13 is absorbed, n
It is possible to prevent electrostatic breakdown of the gate oxide film of the channel transfer gate transistor 13.
【００３５】図１４は本発明の第１１の実施例における
半導体装置の回路図を示すものである。本実施例では入
力回路にｐｎｐバイポーラトランジスタ４２が付加され
ている。ｐｎｐバイポーラトランジスタ４２の構造断面
図を図１５に示す。ｐｎｐバイポーラトランジスタ４２
はｎウェル及びｎウェル上の高濃度のｐ型拡散領域４
３、４４より形成されている。ｐ型拡散領域４３及び４
４はそれぞれｐチャネルトランスファゲートトランジス
タ１２のドレイン４５、ゲート電極４８に接続されてい
る。またｎウェルはｐｎｐバイポーラトランジスタ４２
のベースになっており高濃度のｎ型拡散領域４７を通じ
てVDD電源端子に接続されている。本実施例によれば、
この回路の入力端子４９に接地端子に対して（VDD電源
端子は開放）負極のサージが印加された場合、ｐｎｐバ
イポーラトランジスタ４２が導通してｐチャネルトラン
スファゲートトランジスタ１２のゲート酸化膜に加わる
電圧を吸収するのでサージ印加によるｐチャネルトラン
スファゲートトランジスタ１２のゲート酸化膜の静電破
壊を防ぐことができる。FIG. 14 is a circuit diagram of a semiconductor device according to the eleventh embodiment of the present invention. In this embodiment, a pnp bipolar transistor 42 is added to the input circuit. A structural sectional view of the pnp bipolar transistor 42 is shown in FIG. pnp bipolar transistor 42
Is an n-well and a high-concentration p-type diffusion region 4 on the n-well.
3 and 44. p-type diffusion regions 43 and 4
4 are connected to the drain 45 and the gate electrode 48 of the p-channel transfer gate transistor 12, respectively. The n well is a pnp bipolar transistor 42.
And is connected to the VDD power supply terminal through the high-concentration n-type diffusion region 47. According to this embodiment,
When a negative surge is applied to the input terminal 49 of this circuit with respect to the ground terminal (the VDD power supply terminal is open), the pnp bipolar transistor 42 becomes conductive and the voltage applied to the gate oxide film of the p-channel transfer gate transistor 12 is changed. Since it is absorbed, electrostatic breakdown of the gate oxide film of the p-channel transfer gate transistor 12 due to the application of surge can be prevented.
【００３６】図１６は本発明の第１２の実施例における
半導体装置の回路図を示すものであり、ｎｐｎバイポー
ラトランジスタ３５とｐｎｐバイポーラトランジスタ４
２が同一の入力回路内に形成されている。FIG. 16 is a circuit diagram of a semiconductor device according to a twelfth embodiment of the present invention, in which an npn bipolar transistor 35 and a pnp bipolar transistor 4 are provided.
2 are formed in the same input circuit.
【００３７】なお、第１０の実施例において、ｎチャネ
ルトランスファゲートトランジスタ１３のドレイン３８
とｎｐｎバイポーラトランジスタ３５のｎ型拡散領域３
６が同一のｎ型拡散領域により形成されていてもよい
し、第１１の実施例において、ｐチャネルトランスファ
ゲートトランジスタ１２のドレイン４５とｐｎｐバイポ
ーラトランジスタ４２のｐ型拡散領域４３が同一のｐ型
拡散領域により形成されていてもよい。In the tenth embodiment, the drain 38 of the n-channel transfer gate transistor 13 is used.
And n-type diffusion region 3 of npn bipolar transistor 35
6 may be formed by the same n-type diffusion region. In the eleventh embodiment, the drain 45 of the p-channel transfer gate transistor 12 and the p-type diffusion region 43 of the pnp bipolar transistor 42 have the same p-type diffusion region. It may be formed by a region.
【００３８】[0038]
【発明の効果】以上のように本発明は、出力トランジス
タのドレイン−ゲート間に出力トランジスタのゲート酸
化膜、または入力端子と内部回路を結ぶトランスファゲ
ートトランジスタにおいてゲートと入力端子に接続され
たドレインとの間にゲート酸化膜に印加されるサージ電
圧を吸収するトランジスタを設けることにより、出力ト
ランジスタまたはトランスファゲートトランジスタのゲ
ート酸化膜の静電破壊を防ぐことができる。As described above, according to the present invention, the gate oxide film of the output transistor is provided between the drain and the gate of the output transistor, or the drain connected to the gate and the input terminal in the transfer gate transistor connecting the input terminal and the internal circuit. By providing a transistor that absorbs a surge voltage applied to the gate oxide film between the two, electrostatic breakdown of the gate oxide film of the output transistor or the transfer gate transistor can be prevented.
【図１】本発明の第１の実施例における半導体装置の回
路図FIG. 1 is a circuit diagram of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施例における半導体装置の回
路図FIG. 2 is a circuit diagram of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施例における半導体装置の回
路図FIG. 3 is a circuit diagram of a semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第４の実施例における半導体装置の回
路図FIG. 4 is a circuit diagram of a semiconductor device according to a fourth embodiment of the present invention.
【図５】本発明の第４の実施例における半導体装置の構
造断面図FIG. 5 is a structural cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図６】本発明の第５の実施例における半導体装置の回
路図FIG. 6 is a circuit diagram of a semiconductor device according to a fifth embodiment of the present invention.
【図７】本発明の第５の実施例における半導体装置の構
造断面図FIG. 7 is a structural sectional view of a semiconductor device according to a fifth embodiment of the present invention.
【図８】本発明の第６の実施例における半導体装置の回
路図FIG. 8 is a circuit diagram of a semiconductor device according to a sixth embodiment of the present invention.
【図９】本発明の第７の実施例における半導体装置の回
路図FIG. 9 is a circuit diagram of a semiconductor device according to a seventh embodiment of the present invention.
【図１０】本発明の第８の実施例における半導体装置の
回路図FIG. 10 is a circuit diagram of a semiconductor device according to an eighth embodiment of the present invention.
【図１１】本発明の第９の実施例における半導体装置の
回路図FIG. 11 is a circuit diagram of a semiconductor device according to a ninth embodiment of the present invention.
【図１２】本発明の第１０の実施例における半導体装置
の回路図FIG. 12 is a circuit diagram of a semiconductor device according to a tenth embodiment of the present invention.
【図１３】本発明の第１０の実施例における半導体装置
の構造断面図FIG. 13 is a structural sectional view of a semiconductor device according to a tenth embodiment of the present invention.
【図１４】本発明の第１１の実施例における半導体装置
の回路図FIG. 14 is a circuit diagram of a semiconductor device according to an eleventh embodiment of the present invention.
【図１５】本発明の第１１の実施例における半導体装置
の構造断面図FIG. 15 is a structural sectional view of a semiconductor device according to an eleventh embodiment of the present invention.
【図１６】本発明の第１２の実施例における半導体装置
の回路図FIG. 16 is a circuit diagram of a semiconductor device according to a twelfth embodiment of the present invention.
【図１７】従来の半導体装置の回路図FIG. 17 is a circuit diagram of a conventional semiconductor device.
【図１８】従来の半導体装置にサージが印加されたとき
の状態を説明する概略図FIG. 18 is a schematic diagram illustrating a state when a surge is applied to a conventional semiconductor device.
【図１９】従来の半導体装置の回路図FIG. 19 is a circuit diagram of a conventional semiconductor device.
【図２０】従来の半導体装置にサージが印加されたとき
の状態を説明する概略図FIG. 20 is a schematic diagram illustrating a state when a surge is applied to a conventional semiconductor device.
【図２１】従来の半導体装置の静電破壊を示す図FIG. 21 is a diagram showing electrostatic breakdown of a conventional semiconductor device.
【図２２】静電破壊試験回路図FIG. 22: Electrostatic breakdown test circuit diagram
【図２３】本発明の第１の実施例の効果を実証する試験
結果を示す図FIG. 23 is a diagram showing test results demonstrating the effect of the first embodiment of the present invention.
１ 入出力端子 ２、１０ ｐチャネル保護トランジスタ ３、１１ ｎチャネル保護トランジスタ ４ ｐチャネル出力トランジスタ ５ ｎチャネル出力トランジスタ ６ 入力保護抵抗 ７、８、９、１５、１６ 内部回路 １２ ｐチャネルトランスファゲートトランジスタ １３ ｎチャネルトランスファゲートトランジスタ １４ キャパシタ １７、３３ ｎチャネルＭＯＳトランジスタ １８、３４ ｐチャネルＭＯＳトランジスタ １９、３５ ｎｐｎバイポーラトランジスタ ２０、２１、３１、３６、３７、４７ 高濃度のｎ型拡
散領域 ２２ ｎチャネル出力トランジスタのドレイン ２３ ｎチャネル出力トランジスタのソース ２４、２７、２８、４０、４３、４４ 高濃度のｐ型拡
散領域 ２５ ｎチャネル出力トランジスタのゲート電極 ２６、４２ ｐｎｐバイポーラトランジスタ ２９ ｐチャネル出力トランジスタのドレイン ３０ ｐチャネル出力トランジスタのソース ３２ ｐチャネル出力トランジスタのゲート電極 ３８ ｎチャネルトランスファゲートトランジスタのド
レイン ３９ ｎチャネルトランスファゲートトランジスタのソ
ース ４１ ｎチャネルトランスファゲートトランジスタのゲ
ート電極 ４５ ｐチャネルトランスファゲートトランジスタのド
レイン ４６ ｎチャネルトランスファゲートトランジスタのソ
ース ４８ ｎチャネルトランスファゲートトランジスタのゲ
ート電極 ４９ 入力端子1 Input / Output Terminals 2, 10 p-Channel Protection Transistors 3, 11 n-Channel Protection Transistors 4 p-Channel Output Transistors 5 n-Channel Output Transistors 6 Input Protection Resistors 7, 8, 9, 15, 16 Internal Circuits 12 p-Channel Transfer Gate Transistors 13 n-channel transfer gate transistor 14 capacitor 17, 33 n-channel MOS transistor 18, 34 p-channel MOS transistor 19, 35 npn bipolar transistor 20, 21, 31, 36, 37, 47 high-concentration n-type diffusion region 22 n-channel output transistor Drain 23 source of n-channel output transistor 24, 27, 28, 40, 43, 44 high-concentration p-type diffusion region 25 gate electrode of n-channel output transistor 26, 42 pnp bar Ipolar transistor 29 Drain of p-channel output transistor 30 Source of p-channel output transistor 32 Gate electrode of p-channel output transistor 38 Drain of n-channel transfer gate transistor 39 Source of n-channel transfer gate transistor 41 Gate electrode of n-channel transfer gate transistor 45 drain of p-channel transfer gate transistor 46 source of n-channel transfer gate transistor 48 gate electrode of n-channel transfer gate transistor 49 input terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 23/60 Ｈ０１Ｌ 23/56 Ｂ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location // H01L 23/60 H01L 23/56 B
Claims (28)
が接続され、更にｐ型拡散領域／ｎ型拡散層を介して電
源端子にゲートが接続された第１のｎチャネルＭＯＳト
ランジスタにおいて、前記第１のｎチャネルＭＯＳトラ
ンジスタのドレイン、ゲートにそれぞれソース、ドレイ
ン（又はドレイン、ソース）が接続され、接地端子にゲ
ートが接続された第２のｎチャネルＭＯＳトランジスタ
を備えたことを特徴とする半導体装置。1. A first n-channel MOS transistor having a drain connected to an input / output terminal, a source connected to a ground terminal, and a gate connected to a power supply terminal through a p-type diffusion region / n-type diffusion layer, A semiconductor including a second n-channel MOS transistor in which a source and a drain (or a drain and a source) are respectively connected to a drain and a gate of the first n-channel MOS transistor and a gate is connected to a ground terminal. apparatus.
は前記入出力端子にドレイン、電源端子にソースが接続
されたｐチャネルＭＯＳトランジスタとで相補型ＭＯＳ
半導体素子を形成することを特徴とする請求項１記載の
半導体装置。2. The first n-channel MOS transistor and a p-channel MOS transistor having a drain connected to the input / output terminal and a source connected to a power supply terminal are complementary MOS transistors.
The semiconductor device according to claim 1, wherein a semiconductor element is formed.
のゲートと接地端子間を電気的に導通する素子を介して
接続したことを特徴とする請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the gate of the second n-channel MOS transistor and the ground terminal are connected to each other through an element electrically connected to each other.
とを特徴とする請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the electrically conducting element is a resistor.
であることを特徴とする請求項３記載の半導体装置。5. The semiconductor device according to claim 3, wherein the electrically conductive element is a transistor.
が接続され、更にｎ型拡散領域／ｐ型基板（ｐ型拡散
層）を介して接地端子にゲートが接続された第１のｐチ
ャネルＭＯＳトランジスタにおいて、前記第１のｐチャ
ネルＭＯＳトランジスタのドレイン、ゲートにそれぞれ
ソース、ドレイン（又はドレイン、ソース）が接続さ
れ、電源端子にゲートが接続された第２のｐチャネルＭ
ＯＳトランジスタを備えたことを特徴とする半導体装
置。6. A first p-channel having a drain connected to an input / output terminal, a source connected to a power supply terminal, and a gate connected to a ground terminal through an n-type diffusion region / p-type substrate (p-type diffusion layer). In the MOS transistor, a second p-channel M in which the source and drain (or drain, source) are connected to the drain and gate of the first p-channel MOS transistor, respectively, and the gate is connected to the power supply terminal.
A semiconductor device comprising an OS transistor.
は前記入出力端子にドレイン、接地端子にソースが接続
されたｎチャネルＭＯＳトランジスタとで相補型ＭＯＳ
半導体素子を形成することを特徴とする請求項６記載の
半導体装置。7. The first p-channel MOS transistor is a complementary MOS including an n-channel MOS transistor having a drain connected to the input / output terminal and a source connected to the ground terminal.
The semiconductor device according to claim 6, wherein a semiconductor element is formed.
のゲートと電源端子間を電気的に導通する素子を介して
接続したことを特徴とする請求項６記載の半導体装置。8. The semiconductor device according to claim 6, wherein the gate of the second p-channel MOS transistor and the power supply terminal are connected to each other through an element that electrically conducts.
とを特徴とする請求項８記載の半導体装置。9. The semiconductor device according to claim 8, wherein the electrically conducting element is a resistor.
タであることを特徴とする請求項８記載の半導体装置。10. The semiconductor device according to claim 8, wherein the electrically conductive element is a transistor.
型拡散層）及び前記ｐ型基板（又はｐ型拡散層）上に形
成された第１、第２のｎ形拡散領域からなるｎｐｎバイ
ポーラトランジスタと、入出力端子にドレイン、接地端
子にソースが接続され、更にｐ型拡散領域／ｎ型拡散層
を介して電源端子にゲートが接続されたｎチャネルＭＯ
Ｓトランジスタからなり、前記ｎチャネルＭＯＳトラン
ジスタのドレイン、ゲートにそれぞれ前記第１、第２の
ｎ形拡散領域が接続されたことを特徴とする半導体装
置。11. A p-type substrate (or p) connected to a ground terminal.
(Type diffusion layer) and the first and second n-type diffusion regions formed on the p-type substrate (or p-type diffusion layer), an npn bipolar transistor, a drain is connected to an input / output terminal, and a source is connected to a ground terminal. And an n-channel MO whose gate is connected to the power supply terminal through the p-type diffusion region / n-type diffusion layer.
A semiconductor device comprising an S-transistor, wherein the first and second n-type diffusion regions are connected to a drain and a gate of the n-channel MOS transistor, respectively.
記入出力端子にドレイン、電源端子にソースが接続され
たｐチャネルＭＯＳトランジスタとで相補型ＭＯＳ半導
体素子を形成することを特徴とする請求項１１記載の半
導体装置。12. A complementary MOS semiconductor device is formed by a p-channel MOS transistor having a drain connected to the input / output terminal and a source connected to a power supply terminal in the n-channel MOS transistor. Semiconductor device.
記ｎ型拡散層上に形成された第１、第２のｐ形拡散領域
からなるｐｎｐバイポーラトランジスタと、入出力端子
にドレイン、電源端子にソースが接続され、更にｎ型拡
散領域／ｐ型基板（ｐ型拡散層）を介して接地端子にゲ
ートが接続されたｐチャネルＭＯＳトランジスタからな
り、前記ｐチャネルＭＯＳトランジスタのドレイン、ゲ
ートにそれぞれ前記第１、第２のｐ形拡散領域が接続さ
れたことを特徴とする半導体装置。13. A pnp bipolar transistor comprising an n-type diffusion layer connected to a power supply terminal and first and second p-type diffusion regions formed on the n-type diffusion layer, a drain at an input / output terminal, and a power supply. The p-channel MOS transistor has a source connected to the terminal, and a gate connected to the ground terminal through an n-type diffusion region / p-type substrate (p-type diffusion layer). The p-channel MOS transistor has a drain and a gate. A semiconductor device, wherein the first and second p-type diffusion regions are connected to each other.
記入出力端子にドレイン、接地端子にソースが接続され
たｎチャネルＭＯＳトランジスタとで相補型ＭＯＳ半導
体素子を形成することを特徴とする請求項１３記載の半
導体装置。14. The p-channel MOS transistor, wherein a complementary MOS semiconductor element is formed by an n-channel MOS transistor having a drain connected to the input / output terminal and a source connected to the ground terminal. Semiconductor device.
部回路素子にソース（又はドレイン）が接続され、更に
ｐ型拡散領域／ｎ型拡散層を介して電源端子にゲートが
接続された第１のｎチャネルＭＯＳトランジスタにおい
て、前記入力端子、前記第１のｎチャネルＭＯＳトラン
ジスタのゲートにそれぞれソース、ドレイン（又はドレ
イン、ソース）が接続され、接地端子にゲートが接続さ
れた第２のｎチャネルＭＯＳトランジスタを備えたこと
を特徴とする半導体装置。15. A first connection wherein a drain (or source) is connected to an input terminal, a source (or drain) is connected to an internal circuit element, and a gate is connected to a power supply terminal via a p-type diffusion region / n-type diffusion layer. Second n-channel MOS transistor having a source and a drain (or drain, source) connected to the input terminal and the gate of the first n-channel MOS transistor, respectively, and a gate connected to the ground terminal. A semiconductor device comprising a transistor.
タは前記入力端子にドレイン（又はソース）、内部回路
素子にソース（又はドレイン）が接続されたｐチャネル
ＭＯＳトランジスタとで相補型ＭＯＳ半導体素子を形成
することを特徴とする請求項１５記載の半導体装置。16. The first n-channel MOS transistor forms a complementary MOS semiconductor element with a p-channel MOS transistor having a drain (or source) connected to the input terminal and a source (or drain) connected to an internal circuit element. The semiconductor device according to claim 15, wherein:
タのゲートと接地端子間を電気的に導通する素子を介し
て接続したことを特徴とする請求項１５記載の半導体装
置。17. The semiconductor device according to claim 15, wherein the gate of the second n-channel MOS transistor and the ground terminal are connected to each other through an element that electrically conducts.
ことを特徴とする請求項１７記載の半導体装置。18. The semiconductor device according to claim 17, wherein the electrically conducting element is a resistor.
タであることを特徴とする請求項１７記載の半導体装
置。19. The semiconductor device according to claim 17, wherein the electrically conductive element is a transistor.
部回路素子にソース（又はドレイン）が接続され、更に
ｎ型拡散領域／ｐ型基板（ｐ型拡散層）を介して接地端
子にゲートが接続された第１のｐチャネルＭＯＳトラン
ジスタにおいて、前記入力端子、前記第１のｐチャネル
ＭＯＳトランジスタのゲートにそれぞれソース、ドレイ
ン（又はドレイン、ソース）が接続され、電源端子にゲ
ートが接続された第２のｐチャネルＭＯＳトランジスタ
を備えたことを特徴とする半導体装置。20. A drain (or source) is connected to an input terminal, a source (or drain) is connected to an internal circuit element, and a gate is connected to a ground terminal via an n-type diffusion region / p-type substrate (p-type diffusion layer). In the connected first p-channel MOS transistor, a source and a drain (or a drain, a source) are connected to the input terminal and the gate of the first p-channel MOS transistor, respectively, and a gate is connected to a power supply terminal. A semiconductor device comprising two p-channel MOS transistors.
タは前記入力端子にドレイン（又はソース）、内部回路
素子にソース（又はドレイン）が接続されたｎチャネル
ＭＯＳトランジスタとで相補型ＭＯＳ半導体素子を形成
することを特徴とする請求項２０記載の半導体装置。21. A complementary MOS semiconductor element is formed by the first p-channel MOS transistor and an n-channel MOS transistor having a drain (or source) connected to the input terminal and a source (or drain) connected to an internal circuit element. 21. The semiconductor device according to claim 20, wherein:
タのゲートと電源端子間を電気的に導通する素子を介し
て接続したことを特徴とする請求項２０記載の半導体装
置。22. The semiconductor device according to claim 20, wherein the gate of the second p-channel MOS transistor and the power supply terminal are connected to each other through an element that electrically conducts.
ことを特徴とする請求項２２記載の半導体装置。23. The semiconductor device according to claim 22, wherein the electrically conducting element is a resistor.
タであることを特徴とする請求項２２記載の半導体装
置。24. The semiconductor device according to claim 22, wherein the electrically conductive element is a transistor.
型拡散層）及び前記ｐ型基板（又はｐ型拡散層）上に形
成された第１、第２のｎ形拡散領域からなるｎｐｎバイ
ポーラトランジスタと、入力端子にドレイン（又はソー
ス）、内部回路素子にソース（又はドレイン）が接続さ
れ、更にｐ型拡散領域／ｎ型拡散層を介して電源端子に
ゲートが接続されたｎチャネルＭＯＳトランジスタから
なり、前記入力端子、前記ｎチャネルＭＯＳトランジス
タのゲートにそれぞれ前記第１、第２のｎ形拡散領域が
接続されたことを特徴とする半導体装置。25. A p-type substrate (or p) connected to a ground terminal.
Type diffusion layer) and an npn bipolar transistor including first and second n type diffusion regions formed on the p type substrate (or p type diffusion layer), a drain (or source) at an input terminal, and an internal circuit element. To an input terminal and a gate of the n-channel MOS transistor, the source (or drain) being connected to the gate of the n-channel MOS transistor, the gate being connected to the power supply terminal through the p-type diffusion region / n-type diffusion layer. A semiconductor device, wherein the first and second n-type diffusion regions are connected to each other.
記入力端子にドレイン（又はソース）、内部回路素子に
ソース（又はドレイン）が接続されたｐチャネルＭＯＳ
トランジスタとで相補型ＭＯＳ半導体素子を形成するこ
とを特徴とする請求項２５記載の半導体装置。26. The n-channel MOS transistor is a p-channel MOS transistor having a drain (or source) connected to the input terminal and a source (or drain) connected to an internal circuit element.
26. The semiconductor device according to claim 25, wherein a complementary MOS semiconductor element is formed with the transistor.
型拡散層）及び前記ｎ型基板（又はｎ型拡散層）上に形
成された第１、第２のｐ形拡散領域からなるｐｎｐバイ
ポーラトランジスタと、入力端子にドレイン（又はソー
ス）、内部回路素子にソース（又はドレイン）が接続さ
れ、更にｎ型拡散領域／ｐ型基板（ｐ型拡散層）を介し
て接地端子にゲートが接続されたｐチャネルＭＯＳトラ
ンジスタからなり、前記入力端子、前記ｐチャネルＭＯ
Ｓトランジスタのゲートにそれぞれ前記第１、第２のｐ
形拡散領域が接続されたことを特徴とする半導体装置。27. An n-type substrate (or n connected to a power supply terminal)
Type diffusion layer) and a pnp bipolar transistor including first and second p type diffusion regions formed on the n type substrate (or n type diffusion layer), a drain (or source) at an input terminal, and an internal circuit element Is connected to a source (or drain), and a gate is connected to a ground terminal through an n-type diffusion region / p-type substrate (p-type diffusion layer). MO
The gates of the S-transistors have the first and second p-type transistors, respectively.
A semiconductor device having a diffusion region connected thereto.
記入力端子にドレイン（又はソース）、内部回路素子に
ソース（又はドレイン）が接続されたｎチャネルＭＯＳ
トランジスタとで相補型ＭＯＳ半導体素子を形成するこ
とを特徴とする請求項２７記載の半導体装置。28. The p-channel MOS transistor is an n-channel MOS transistor having a drain (or source) connected to the input terminal and a source (or drain) connected to an internal circuit element.
28. The semiconductor device according to claim 27, wherein a complementary MOS semiconductor element is formed with the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247886A JP2753191B2 (en) | 1992-10-05 | 1993-10-04 | Semiconductor device |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26598192 | 1992-10-05 | ||
| JP33571092 | 1992-12-16 | ||
| JP34393492 | 1992-12-24 | ||
| JP4-335710 | 1992-12-24 | ||
| JP4-343934 | 1992-12-24 | ||
| JP4-265981 | 1992-12-24 | ||
| JP5247886A JP2753191B2 (en) | 1992-10-05 | 1993-10-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244371A true JPH06244371A (en) | 1994-09-02 |
| JP2753191B2 JP2753191B2 (en) | 1998-05-18 |
Family
ID=27478088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247886A Expired - Fee Related JP2753191B2 (en) | 1992-10-05 | 1993-10-04 | Semiconductor device |
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| Country | Link |
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| JP (1) | JP2753191B2 (en) |
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| US6442009B1 (en) | 1999-06-29 | 2002-08-27 | Kabushiki Kaisha Toshiba | Semiconductor device having protective and test circuits |
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1993
- 1993-10-04 JP JP5247886A patent/JP2753191B2/en not_active Expired - Fee Related
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| JP2753191B2 (en) | 1998-05-18 |
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