JPH0624227B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 本発明はマスタースライス方式の半導体集積回路装置に
関する。The present invention relates to a master slice type semiconductor integrated circuit device.
近年、通信機やコンピュータ等においてマスタースライ
ス方式の半導体集積回路装置が利用されることが多くな
ってきた。マスタースライス方式とは半導体ウェーハに
予め一定の規則性を有するトランジスタ群を全ての開発
品種に共通に利用できるように設けた下地を形成してお
き、この下地から各品種毎にアルミニウム導電膜やコン
タクト穴を設け所望の回路を実現するものである。In recent years, master slice type semiconductor integrated circuit devices have been increasingly used in communication devices and computers. In the master slice method, a semiconductor wafer is preliminarily formed with a transistor group having a certain regularity so that it can be commonly used for all development products, and an aluminum conductive film or contact is formed for each product from this substrate. A hole is provided to realize a desired circuit.
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図である。FIG. 1 is a layout diagram for explaining the configuration of a semiconductor chip manufactured by a conventional master slice method.
半導体チップ１０は入出力バッファ回路部１１、周辺配
線部１２、内部セル部１３、内部配線領域１４から成
る。内部セル部１３は基本セルＡが規則的に配置されて
構成されている。基本セルＡはｍ（ｍは２以上の整数）
個の直列接続されたＰ型トランジスタとｍ個の直接接続
されたＮ型トランジスタとから成る。The semiconductor chip 10 includes an input / output buffer circuit section 11, a peripheral wiring section 12, an internal cell section 13, and an internal wiring area 14. The internal cell unit 13 is configured by regularly arranging the basic cells A. Basic cell A is m (m is an integer of 2 or more)
It consists of P-type transistors connected in series and m N-type transistors connected directly.
第２図は第１図に示す基本セルＡの一例の回路図であ
る。FIG. 2 is a circuit diagram of an example of the basic cell A shown in FIG.
この例の基本セルはｍ＝２とした場合を示す。即ち２個
のＰ型トランジスタＴP1，ＴP2が直列接続されたもの
と、２個のＮ型トランジスタＴN1，ＴN2が直列接続され
たものから成る。基本セルＡは、第６図に示すように、
ｍ＝３とすることもできる。The basic cell in this example shows the case where m = 2. That is, it consists of two P-type transistors T P1 and T P2 connected in series and two N-type transistors T N1 and T N2 connected in series. The basic cell A is, as shown in FIG.
It is also possible to set m = 3.
第３図は第１図に示す入出力バッファ回路部の構成を説
明するための配置図である。FIG. 3 is a layout diagram for explaining the configuration of the input / output buffer circuit section shown in FIG.
かかる基本セルＡからはインバータやフリップ・フロッ
プ等を形成することができる。インバータはＰ型トラン
ジスタTP1，TP2の直列接続とＮ型トランジスタTN1，TN2
の直列接続とを直列に接続し、４つのトランジスタのゲ
ートを共通に入力端子に接続し、異種トランジスタの直
列接続の接続点を出力端子に接続して形成したり、Ｐ型
トランジスタ TP1，TP2の中間接続点をＮ型トランジス
タTN1，TN2の中間接続点に接続し、一方のＰ型トランジ
スタTP2と一方のＮ型トランジスタTN1とを用いこれらに
電源電圧を印加するとともにこれらトランジスタのゲー
トを共通入力端子に接続して中間接続点を出力端子に接
続して形成できる。また、フリップ・フロップはＰ型ト
ランジスタTP1，TP2の直列接続とＮ型トランジスタ
TN1，TN2の直列接続とを電源に対し並列に接続し、一方
の中間接続点を他方の直列接続の一方のゲートに接続す
ることによって形成できる。An inverter, a flip-flop or the like can be formed from the basic cell A. The inverter is composed of P-type transistors T P1 and T P2 connected in series and N-type transistors T N1 and T N2.
Connected in series, the gates of four transistors are commonly connected to the input terminal, and the connection point of the series connection of different types of transistors is connected to the output terminal, or P-type transistors T P1 , T The intermediate connection point of P2 is connected to the intermediate connection point of N-type transistors T N1 and T N2 , and one P-type transistor T P2 and one N-type transistor T N1 are used to apply a power supply voltage to them and Can be formed by connecting the gate to the common input terminal and connecting the intermediate connection point to the output terminal. The flip-flop is a series connection of P-type transistors T P1 and T P2 and an N-type transistor.
It can be formed by connecting the series connection of T N1 and T N2 in parallel to the power supply, and connecting one intermediate connection point to one gate of the other series connection.
入出力バッファ回路部１１は、例えばインバータで構成
される入出力バッファ領域Ｂと、入力信号を内部回路の
動作に必要な電圧レベルに調整したり、内部回路の出力
から外部出力として必要な形式の信号に整形したりする
入出力バッファ制御回路Ｃとから成る。入出力バッファ
領域は入力保護抵抗及び出力バッファトランジスタを含
んで構成される。The input / output buffer circuit unit 11 adjusts the input signal to a voltage level necessary for the operation of the internal circuit, and the input / output buffer area B formed of, for example, an inverter, and has a format required as an external output from the output of the internal circuit. And an input / output buffer control circuit C for shaping the signal. The input / output buffer area includes an input protection resistor and an output buffer transistor.
第４図（ａ），（ｂ）は入出力バッファ制御回路に使用
される基本回路図である。FIGS. 4A and 4B are basic circuit diagrams used in the input / output buffer control circuit.
第４図（ａ）は入力インターフェース回路、第４図
（ｂ）は、ステートコントロール回路である。第４図
(a)の入力インターフェース回路はインバータであり、
第２図に関連して説明したように形成する。第４図(b)
は上記インバータとNAND回路とNOR回路とで形成されて
いる。かかるNAND回路もNOR回路も周知の回路構成で形
成される。例えばNAND回路は２つのＰ型トランジスタと
１つのＮ型トランジスタを直列に接続し、このＮ型トラ
ンジスタに並列に他のＮ型トランジスタを接続すること
によって形成できる。２つのＰ型トランジスタの直列接
続は第２図のＰ型トランジスタの基本セルをそのまま用
いることができ、Ｎ型トランジスタの並列接続は同図の
Ｎ型トランジスタの基本セルの中間接続点をＰ型トラン
ジスタに直列に接続して形成できる。NOR回路はNAND回
路と逆に２つのＰ型トランジスタの並列接続に２つのＮ
型トランジスタの直列接続を直列に接続して形成でき
る。第２図の基本セルからはNAND回路の場合と同様に形
成できる。この２種の基本回路を用いて、ＣＭＯＳイン
ターフェース入力、ＴＴＬインターフェース入力、真数
出力、補数出力、ＣＭＯＳインターフェースバス線ドラ
イバ、ＴＴＬインターフェースバス線ドライバ等の種々
の機能を有する回路を構成するのである。FIG. 4 (a) is an input interface circuit, and FIG. 4 (b) is a state control circuit. Fig. 4
The input interface circuit of (a) is an inverter,
It is formed as described in connection with FIG. Fig. 4 (b)
Is formed by the inverter, the NAND circuit, and the NOR circuit. Both the NAND circuit and the NOR circuit are formed with known circuit configurations. For example, a NAND circuit can be formed by connecting two P-type transistors and one N-type transistor in series, and connecting another N-type transistor in parallel with this N-type transistor. For the serial connection of two P-type transistors, the basic cell of the P-type transistor of FIG. 2 can be used as it is, and for the parallel connection of the N-type transistors, the intermediate connection point of the basic cell of the N-type transistor of FIG. Can be formed by connecting in series. In contrast to the NAND circuit, the NOR circuit connects two N-type transistors in parallel with two N-type transistors.
A series connection of mold transistors can be formed in series. The basic cell shown in FIG. 2 can be formed in the same manner as in the NAND circuit. Using these two types of basic circuits, circuits having various functions such as a CMOS interface input, a TTL interface input, a true number output, a complement output, a CMOS interface bus line driver, a TTL interface bus line driver, etc. are configured.
限られた面積の半導体チップ上でどの品種にでも対応で
きるように、多機能とするために入出力バッファ制御回
路Ｃの面積を大きくしてやると、内部セル部１３の面積
が小さくなり、記憶容量とかその多の内部セル部の機能
が低下するという欠点を生ずる。しかも、品種によって
は入出力バッファ制御回路の機能を多く必要としない場
合があり、使用されない基本セルが多数でてきてセル利
用率を低下させ、コストアップを招くという欠点を生ず
る。逆に、入出力バッファ制御回路Ｃの面積を小さくす
ると、内部セル部１３の面積が大きくなり、内部セル数
を増加させられるが、入出力バッファ制御回路Ｃの機能
が少なくなり、用途が限定されるという欠点を生ずる。
入出力バッファ制御回路Ｃの機能も拡げ、内部セル部１
３のセル数も増加させるとどの品種にも対応できるよう
になるが、半導体チップの面積の増大を招き、コストが
大幅に増大するのみならず品種によっては利用されない
セルも多くでできて、セル利用率を低下させるという欠
点を生ずる。If the area of the input / output buffer control circuit C is increased in order to make it multifunctional so that it can be applied to any kind on a semiconductor chip having a limited area, the area of the internal cell portion 13 becomes small, and the storage capacity becomes large. There is a drawback that the functions of the many internal cell parts are deteriorated. In addition, depending on the product type, there are cases where many functions of the input / output buffer control circuit are not required, and a large number of basic cells are not used, which reduces the cell utilization rate and causes a cost increase. On the contrary, if the area of the input / output buffer control circuit C is reduced, the area of the internal cell portion 13 is increased and the number of internal cells can be increased, but the function of the input / output buffer control circuit C is reduced and the application is limited. The drawback is that
The function of the input / output buffer control circuit C has also been expanded, and the internal cell unit 1
Although increasing the number of cells in No. 3 makes it possible to support any type of product, it leads to an increase in the area of the semiconductor chip, which not only significantly increases the cost but also makes many cells unused depending on the product type. The drawback is that the utilization rate is reduced.
本発明の目的は、入出力バッファ制御回路を内部セル部
内に含め、両者に融通性にもたせ、入出力バッファ制御
回路に要求されている機能数に応じて内部セル部のセル
数を増減でき、セル利用率を向上させ、コストアップを
防ぐことのできるマスタースライス方式の半導体集積回
路装置を提供することにある。An object of the present invention is to include an input / output buffer control circuit in the internal cell part, and to make both of them flexible, and to increase or decrease the number of cells in the internal cell part according to the number of functions required for the input / output buffer control circuit, It is an object of the present invention to provide a master slice type semiconductor integrated circuit device capable of improving the cell utilization rate and preventing an increase in cost.
本発明によれば、内部セル部と入出力バッファ回路部と
を有する半導体集積回路装置において、入出力バッファ
回路部のうち、入力保護抵抗及び出力バッファトランジ
スタを含む部分を入出力バッファ領域とし、半導体チッ
プの最外周に設け、入出力バッファ回路部のうち前述の
入出力バッファ領域以外の部分を入出力バッファ制御回
路領域として入出力バッファ領域の内即に設け、入出力
バッファ領域と従属接続され、更に入出バッファ制御回
路領域の内側に内部セル領域を有し、入出力バッファ制
御回路領域と内部セル領域とは共に複数の異種のトラン
ジスタを直列に接続して形成された基本セルをマトリク
ス状に配置して構成されるとともに入出力バッファ制御
回路領域内の基本セルと内部セル領域内の前記基本セル
とは共に同じ数のトランジスタを直列接続して形成され
た同じ基本セルで構成されている半導体集積回路装置が
得られる。According to the present invention, in a semiconductor integrated circuit device having an internal cell portion and an input / output buffer circuit portion, a portion of the input / output buffer circuit portion including an input protection resistor and an output buffer transistor is used as an input / output buffer region, Provided on the outermost periphery of the chip, a portion of the input / output buffer circuit section other than the above-mentioned input / output buffer area is immediately provided as an input / output buffer control circuit area in the input / output buffer area, and is subordinately connected to the input / output buffer area. Further, the internal cell region is provided inside the input / output buffer control circuit region, and the input / output buffer control circuit region and the internal cell region are both arranged in a matrix form with basic cells formed by connecting a plurality of different kinds of transistors in series. And the same number of basic cells in the input / output buffer control circuit area and the basic cells in the internal cell area. The semiconductor integrated circuit device can be obtained that is composed of the same basic cell is formed by serially connecting a transistor.
次に、本発明の実施例について図面を用いて説明する。Next, embodiments of the present invention will be described with reference to the drawings.
第５図（ａ），（ｂ）は本発明の一実施例に用いる入出
力バッファ制御回路の構成を説明するための配置図であ
る。5 (a) and 5 (b) are layout diagrams for explaining the configuration of the input / output buffer control circuit used in the embodiment of the present invention.
入出力バッファ制御回路は、第５図（ａ）に示すよう
に、基本セルＤをｐ行ｑ列に配置したもの、あるいは第
５図（ｂ）に示すように、基本セルＤをｒ行ｓ列に配置
したものから成る。The input / output buffer control circuit has the basic cells D arranged in p rows and q columns as shown in FIG. 5 (a), or the basic cells D as r rows s as shown in FIG. 5 (b). Composed of arranged in rows.
基本セルＤは、ｎ（ｎは２以上の整数）個の直列接続さ
れたＰ型トランジスタとｎ個の直列接続されたＮ型トラ
ンジスタとで構成される。The basic cell D is composed of n (n is an integer of 2 or more) P-type transistors connected in series and n N-type transistors connected in series.
第６図は第５図（ａ），（ｂ）に示す基本セルＤの一例
の回路図である。FIG. 6 is a circuit diagram of an example of the basic cell D shown in FIGS. 5 (a) and 5 (b).
この例はｎ＝３の場合を示す。ｎ＝２とすると第２図に
示した基本セルＡと同じになる。直列接続されるトラン
ジスタの数ｎはｎ＝ｍ，ｎ≠ｍのいずれでも良い、セル
利用率を良くするためには、ｎ＝ｍとした方が良い。第
６図の例では３個のトランジスタのうち２個を用いるこ
とによって、第２図の基本セルと同様に種々の回路を形
成できる。This example shows the case where n = 3. When n = 2, it becomes the same as the basic cell A shown in FIG. The number n of transistors connected in series may be either n = m or n ≠ m. In order to improve the cell utilization rate, it is better to set n = m. In the example of FIG. 6, by using two of the three transistors, various circuits can be formed similarly to the basic cell of FIG.
第７図は本発明の一実施例の各回路の配置図である。FIG. 7 is a layout diagram of each circuit of one embodiment of the present invention.
半導体チップ１０の最外周には、入出力バッファ領域Ｂ
を配置する。その内側に入出力バッファ制御回路Ｃを配
置する。この実施例では、図面の上下には第５図（ａ）
に示した配列のものを、左右には第５図（ｂ）に示した
配列のものを配置してあるが、配置はこれに限定される
ものではなく、同じものを配置しても良い。即ち、ｐ＝
ｒ，ｑ＝ｓであっても良く、ｐ≠ｒ，ｑ≠ｓであっても
良い。At the outermost periphery of the semiconductor chip 10, the input / output buffer area B
To place. An input / output buffer control circuit C is arranged inside it. In this embodiment, FIG. 5 (a) is shown above and below the drawing.
Although the arrangement shown in FIG. 5 is arranged on the left and right sides in the arrangement shown in FIG. 5B, the arrangement is not limited to this, and the same arrangement may be arranged. That is, p =
It may be r, q = s, or p ≠ r, q ≠ s.
内部セル部の基本セルＡと入出力バッファ制御回路の基
本セルＤと全く同じか、あるいは直列数が異なるだけそ
の他は同じものであるから、基本セルＡと基本セルＤと
の間に融通性ができる。従って、入出力バッファ制御回
路Ｃに多機能が要求されるときは内部セル部の基本セル
Ａを使用することもできるし、少機能で良い場合には、
使われない基本セルＤを内部セル部として使用して内部
セル部のセル数を増加させることもできる。また、この
相互利用は基本セル単位だけでなく、基本セル内の２列
のトランジスタを分け合って利用することもできる。例
えば、入出力バッファ制御回路がＰ型トランジスタを使
用し、内部セル部がＮ型トランジスタを使用することも
できる。このような利用でも可能であるのでｐ，ｑ，
ｒ，ｓは整数でなくても良いことになる。つまり、２．
５，３．５といったような数になっても良い。ここで
０．５は基本のセルの２列のトランジスタのうちいずれ
か片方だけの直列トランジスタの列を作る、あるいは使
用するということを意味する。Since the basic cell A of the internal cell section is exactly the same as the basic cell D of the input / output buffer control circuit, or is the same except that the number of series is different, there is flexibility between the basic cell A and the basic cell D. it can. Therefore, when the input / output buffer control circuit C is required to have multiple functions, the basic cell A of the internal cell portion can be used.
It is possible to increase the number of cells in the internal cell part by using the unused basic cell D as the internal cell part. Further, this mutual use can be made not only in the basic cell unit but also in the two columns of transistors in the basic cell by sharing. For example, the input / output buffer control circuit may use P-type transistors and the internal cell portion may use N-type transistors. Since such use is possible, p, q,
r and s do not have to be integers. That is, 2.
It may be a number such as 5,3.5. Here, 0.5 means to make or use a series transistor row of only one of the two rows of transistors of the basic cell.
以上詳細に説明したように、本発明は、入出力バッファ
制御回路と内部セル部との間の基本セル間に融通性をも
たせたマスタースライス方式の半導体集積回路装置とし
たので、機能の増減に融通性をもたせられるのみなら
ず、セル利用率を向上させ、コストダウンも図れるとい
う効果を有する。As described in detail above, since the present invention is a master slice type semiconductor integrated circuit device having flexibility between the basic cells between the input / output buffer control circuit and the internal cell section, it is possible to increase or decrease the function. In addition to being flexible, it has the effects of improving the cell utilization rate and reducing costs.
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図、第２図は
第１図に示す基本セルＡの一例の回路図、第３図は第１
図に示す入出力バッファ回路部の構成を説明するための
配置図、第４図（ａ），（ｂ）は入出力バッファ制御回
路に使用される基本回路図、第５図（ａ），（ｂ）は本
発明の一実施例に用いる入出力バッファ制御回路の構成
を説明するための配置図、第６図は第５図（ａ），
（ｂ）に示す基本セルＤの一例の回路図、第７図は本発
明の一実施例の各回路図の配置図である。 １０……半導体チップ、１１……入出力バッファ回路
部、１２……周辺配線部、１３……内部セル部、１４…
…内部配線領域、Ａ……内部セル部の基本セル、Ｂ……
入出力バッファ領域、Ｃ……入出力バッファ制御回路、
Ｄ……入出力バッファ制御回路の基本セル。FIG. 1 is a layout diagram for explaining the configuration of a semiconductor chip manufactured by a conventional master slice method, FIG. 2 is a circuit diagram of an example of the basic cell A shown in FIG. 1, and FIG.
4A and 4B are layout diagrams for explaining the configuration of the input / output buffer circuit section shown in FIGS. 4A and 4B, which are basic circuit diagrams used in the input / output buffer control circuit, and FIGS. b) is a layout diagram for explaining the configuration of the input / output buffer control circuit used in the embodiment of the present invention, FIG. 6 is FIG. 5 (a),
FIG. 7 is a circuit diagram of an example of the basic cell D shown in (b), and FIG. 7 is a layout diagram of each circuit diagram of an embodiment of the present invention. 10 ... Semiconductor chip, 11 ... Input / output buffer circuit section, 12 ... Peripheral wiring section, 13 ... Internal cell section, 14 ...
… Internal wiring area, A …… Basic cell of internal cell, B ……
I / O buffer area, C ... I / O buffer control circuit,
D: Basic cell of input / output buffer control circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 27/118
Claims (1)
タを含んで構成され、半導体チップの最外周領域に設け
られる入出力バッファ領域と、該入出力バッファ領域の
内側に設けられ入出力バッファ制御回路として用いると
きは該入出力バッファ領域に縦属接続される入出力バッ
ファ制御回路領域と、該入出力バッファ制御回路領域の
内側に設けられた内部セル領域とを有し、前記入出力バ
ッファ制御回路領域と前記内部セル領域とは共に複数の
異種のトランジスタを直列に接続して形成された基本セ
ルをマトリクス状に配置して構成されるとともに該入出
力バッファ制御回路領域内の前記基本セルと前記内部セ
ル領域内の前記基本セルとは共に同じ数のトランジスタ
を直列接続して形成された同じ基本セルで構成され、前
記入出力バッファ制御回路領域は入出力バッファ制御回
路として用いないときはその基本セルを前記内部セルの
基本セルとして用い得るようにしたことを特徴とする半
導体集積回路装置。1. An input / output buffer region, which includes an input protection resistor and an output buffer transistor, is provided in an outermost peripheral region of a semiconductor chip, and is used as an input / output buffer control circuit provided inside the input / output buffer region. And an input / output buffer control circuit area vertically connected to the input / output buffer area and an internal cell area provided inside the input / output buffer control circuit area. The basic cell and the internal cell in the input / output buffer control circuit area are formed by arranging basic cells formed by connecting a plurality of different types of transistors in series together in a matrix with the internal cell area. The input / output buffer is formed by the same basic cell formed by connecting the same number of transistors in series with the basic cell in the region. When control circuit area is not used as the output buffer control circuit is a semiconductor integrated circuit device being characterized in that so as to be using the basic cells as the basic cell of said internal cells.
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| JP (1) | JPH0624227B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09280734A (en) * | 1996-04-12 | 1997-10-31 | Nippon Metarupurinto Kk | Conveyor device in drying furnace |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (en) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | Semiconductor chip |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (en) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | Gate array large scale integrated circuit device |
-
1983
- 1983-07-28 JP JP58138046A patent/JPH0624227B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09280734A (en) * | 1996-04-12 | 1997-10-31 | Nippon Metarupurinto Kk | Conveyor device in drying furnace |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6030164A (en) | 1985-02-15 |
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