JPH06204409A - ミリ波用モノリシック集積回路及び該集積回路の作製法 - Google Patents
ミリ波用モノリシック集積回路及び該集積回路の作製法Info
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- JPH06204409A JPH06204409A JP5143387A JP14338793A JPH06204409A JP H06204409 A JPH06204409 A JP H06204409A JP 5143387 A JP5143387 A JP 5143387A JP 14338793 A JP14338793 A JP 14338793A JP H06204409 A JPH06204409 A JP H06204409A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【目的】 当該集積回路の半導体構成素子の配置構成に
より簡単化された技術的作製プロセスを実現することが
本発明の目的である。 【構成】 本発明はショットキーダイオードとＨＦＥＴ
準プレーナ技術により所定の半導体層列から生成される
ミリ波用集積回路及び該集積回路の作製法を提供するも
のである。
より簡単化された技術的作製プロセスを実現することが
本発明の目的である。 【構成】 本発明はショットキーダイオードとＨＦＥＴ
準プレーナ技術により所定の半導体層列から生成される
ミリ波用集積回路及び該集積回路の作製法を提供するも
のである。
Description
【０００１】
【産業上の利用分野】本発明は請求項１の上位概念によ
る集積回路及び該集積回路の作製法に関する。
る集積回路及び該集積回路の作製法に関する。
【０００２】
【従来の技術】本発明はミリ波通信技術、センサ技術、
レーダ技術、交通ないし通信技術、衛星通信技術にて用
いられる。
レーダ技術、交通ないし通信技術、衛星通信技術にて用
いられる。
【０００３】通信−及びセンサ技術システムにおいては
ミリ波領域における動作周波数のさらなる増大により、
改良されたビーム（放射）技術及び比較的に高い分解能
が図られている。その際特に重要であるのは通信システ
ム用の９４ＧＨｚ、１４０ＧＨｚ、２２０ＧＨｚにおけ
る周波数（雰囲気ないし大気圧の領域内での）および該
周波数間に位置する短い到達距離のシステム用の周波数
領域における、酸素と水により惹起される吸収帯であ
る。このことにより、ミリ波領域において相応の増幅
−、ノイズ−、混合器特性を有する集積回路、所謂ＭＭ
ＩＣｓ（モノリシック集積化ミリ波回路）が必要とされ
る。従って個々の構成素子は適当な高周波特性を有する
益々高くなる遮断周波数を有しなければならない。
ミリ波領域における動作周波数のさらなる増大により、
改良されたビーム（放射）技術及び比較的に高い分解能
が図られている。その際特に重要であるのは通信システ
ム用の９４ＧＨｚ、１４０ＧＨｚ、２２０ＧＨｚにおけ
る周波数（雰囲気ないし大気圧の領域内での）および該
周波数間に位置する短い到達距離のシステム用の周波数
領域における、酸素と水により惹起される吸収帯であ
る。このことにより、ミリ波領域において相応の増幅
−、ノイズ−、混合器特性を有する集積回路、所謂ＭＭ
ＩＣｓ（モノリシック集積化ミリ波回路）が必要とされ
る。従って個々の構成素子は適当な高周波特性を有する
益々高くなる遮断周波数を有しなければならない。
【０００４】高い動作周波数用の電子構成素子（高周波
構成素子）の技術的作製のためエピタキシャル成長法
（例えばＭＢＥ−方法、ＣＶＤ−方法）で作製される半
導体出発材料が使用されることが公知である。エピタキ
シ−技術によりサブストレート上に当該構成素子の機能
を定める異なった層が析出され、そしてリトグラフィー
方法（ホト−及び電子ビームリトグラフィー）及びエッ
チング方法（ウエット及びドライケミカルプロセス）で
構造化される。
構成素子）の技術的作製のためエピタキシャル成長法
（例えばＭＢＥ−方法、ＣＶＤ−方法）で作製される半
導体出発材料が使用されることが公知である。エピタキ
シ−技術によりサブストレート上に当該構成素子の機能
を定める異なった層が析出され、そしてリトグラフィー
方法（ホト−及び電子ビームリトグラフィー）及びエッ
チング方法（ウエット及びドライケミカルプロセス）で
構造化される。
【０００５】更にＧａＡｓ材料系に対して以前に導電性
状態におかれていた層にてボロン又はプロトンでの照射
により半絶縁性の領域を生成し、また以前に半−／絶縁
性におかれていた層にてシリコンイオンでの照射によ
り、そして半導体作製プロセスでのひきつづいての短時
間回復によりｎ導電形の領域を生成することが公知であ
る。
状態におかれていた層にてボロン又はプロトンでの照射
により半絶縁性の領域を生成し、また以前に半−／絶縁
性におかれていた層にてシリコンイオンでの照射によ
り、そして半導体作製プロセスでのひきつづいての短時
間回復によりｎ導電形の領域を生成することが公知であ
る。
【０００６】最近の（近年の）開発状況により明らかに
なったところによれば、ヘテロ構造−電界効果−トラン
ジスタ（ＨＦＥＴｓ）により従来最高の増幅器（中継
器）遮断周波数が達成され得る。ミリ波領域における適
用の場合、ＨＦＥＴは従来構成素子、殊にＭＥＳＦＥＴ
構成素子に比して、就中ノイズ特性及び高周波数増幅器
特性の点ですぐれている。更に、ＨＦＥＴは低温（冷
温）状態での適用の場合それの物理的機能動作に基づき
著しく低い温度まで使用可能である。
なったところによれば、ヘテロ構造−電界効果−トラン
ジスタ（ＨＦＥＴｓ）により従来最高の増幅器（中継
器）遮断周波数が達成され得る。ミリ波領域における適
用の場合、ＨＦＥＴは従来構成素子、殊にＭＥＳＦＥＴ
構成素子に比して、就中ノイズ特性及び高周波数増幅器
特性の点ですぐれている。更に、ＨＦＥＴは低温（冷
温）状態での適用の場合それの物理的機能動作に基づき
著しく低い温度まで使用可能である。
【０００７】ＧａＡｓショットキーダイオードはサブミ
リ波領域内相当奥のところまで周囲案内温度下での適用
に対して目下最良の混合器特性を有する（Ｄ．Ｇ．Ｇａ
ｒｆｉｅｌｄ，Ｒ．Ｊ．Ｍａｔｔａｕｃｈ，ａｎｄ
Ｓ．Ｗｅｉｎｒｅｂ：“ＲＦＰｅｒｆｏｒｍａｎｃｅ
ｏｆ ａ Ｎｏｖｅｌ Ｐｌａｎａｒ Ｍｉｌｌｉｍｅ
ｔｅｒ−Ｗａｖｅ Ｄｉｏｄｅ Ｉｎｃｏｒｐｏｒａｔ
ｉｎｇ ａｎ Ｅｔｃｈｅｄ Ｓｕｒｆａｃｅ Ｃｈａ
ｎｎｅｌ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅ
ｃｈｎｉｇｕｅｓ ３９（１）１９９１,ｐｐ.１−５、
及びその中に紹介されている参考文献）。
リ波領域内相当奥のところまで周囲案内温度下での適用
に対して目下最良の混合器特性を有する（Ｄ．Ｇ．Ｇａ
ｒｆｉｅｌｄ，Ｒ．Ｊ．Ｍａｔｔａｕｃｈ，ａｎｄ
Ｓ．Ｗｅｉｎｒｅｂ：“ＲＦＰｅｒｆｏｒｍａｎｃｅ
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ｃｈｎｉｇｕｅｓ ３９（１）１９９１,ｐｐ.１−５、
及びその中に紹介されている参考文献）。
【０００８】電子系のモノリシック集積化構成により、
寄生的損失、殊に手動異なる構成素子の接合（結合）個
所にての寄生的損失が最小化され得る。更に、取付け
（組立て）コストがハイブリッド構成技術に対する比較
的にわずかなコストにより著しく低減され得る。
寄生的損失、殊に手動異なる構成素子の接合（結合）個
所にての寄生的損失が最小化され得る。更に、取付け
（組立て）コストがハイブリッド構成技術に対する比較
的にわずかなコストにより著しく低減され得る。
【０００９】１００ＧＨｚを下回る動作周波数に対する
動作周波用のＧａＡｓ，ＭＥＳＦＥＴｓ、ショットキー
ダイオードのプレート技術での作製の方法は下記の公知
文献から公知である。即ち、Ａ．Ｃｏｌｑｕｈｏｕｎ，
Ｇ．Ｅｂｅｒｔ，Ｊ．Ｓｅｌｄｅｒｓ，Ｂ．Ａｄｅｌｓ
ｅｃｋ，Ｊ．Ｍ．Ｄｉｅｕｄｏｎｎｅ，Ｋ．Ｅ．Ｓｃｈ
ｍｅｇｎｅｒ，ａｎｄ Ｗ．Ｓｃｈｗａｂ：“Ａ Ｆｕ
ｌｌｙ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ
６０ ＧＨｚ Ｒｅｃｅｉｖｅｒ”，Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ ｔｈｅ Ｇａｌｌｉｕｍａｒｓｅｎｉ
ｄｅ ＩＣ Ｓｖｍｐｏｓｉｕｍ，１９８９，Ｓａｎ
Ｄｉｅｇｏ，Ｃａｌｉｆｏｒｎｉａ，ｐｐ．１８５−１
８８。
動作周波用のＧａＡｓ，ＭＥＳＦＥＴｓ、ショットキー
ダイオードのプレート技術での作製の方法は下記の公知
文献から公知である。即ち、Ａ．Ｃｏｌｑｕｈｏｕｎ，
Ｇ．Ｅｂｅｒｔ，Ｊ．Ｓｅｌｄｅｒｓ，Ｂ．Ａｄｅｌｓ
ｅｃｋ，Ｊ．Ｍ．Ｄｉｅｕｄｏｎｎｅ，Ｋ．Ｅ．Ｓｃｈ
ｍｅｇｎｅｒ，ａｎｄ Ｗ．Ｓｃｈｗａｂ：“Ａ Ｆｕ
ｌｌｙ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ
６０ ＧＨｚ Ｒｅｃｅｉｖｅｒ”，Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ ｔｈｅ Ｇａｌｌｉｕｍａｒｓｅｎｉ
ｄｅ ＩＣ Ｓｖｍｐｏｓｉｕｍ，１９８９，Ｓａｎ
Ｄｉｅｇｏ，Ｃａｌｉｆｏｒｎｉａ，ｐｐ．１８５−１
８８。
【００１０】非プレーナ技術の幾何学的形状構成におけ
るショットキーダイオードを以てのＨＦＥＴｓの集積化
の手法は下記の文献に発表されている。Ｗ．Ｊ．Ｈｏ，
Ｅ．Ａ．Ｓｏｖｅｒｏ，Ｄ．Ｓ．Ｄｅａｄｉｎ，Ｒ．
Ｄ．Ｓｔｅｉｎ，Ｇ．Ｊ．Ｓｕｌｌｉｖａｎ，ａｎｄ
Ｊ．Ａ．Ｈｉｇｇｅｎｓ：“Ｍｏｎｏｌｉｔｈｉｃ Ｉ
ｎｔｅｇｒａｔｉｏｎ ｏｆ ＨＥＭＴｓ ａｎｄ Ｓ
ｃｈｏｔｔｋｙｄｉｏｄｅｓ ｆｏｒ Ｍｉｌｌｉｍｅ
ｔｅｒ Ｗａｖｅ Ｃｉｒｃｕｉｔｓ”，Ｒｅｃ．ｏｆ
ｔｈｅ ＩＥＥＥ ＧａＡｓ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ，１９８８，
ｐｐ．２３９−２４２。その場合当該ダイオードに対す
るｎ+ｎｎ+ＧａＡｓ層列がエピタキシャル技術によりＨ
ＦＥＴに対するＡｌＧａＡｓ／ＧａＡｓ層列上へ堆積上
ないし積層される（積重ねられる）。最高のダイオード
遮断周波数に対する前提は著しく低い寄生的抵抗及びわ
ずかな容量でありこれは唯非常に厚いｎ+リード層（典
型的には少なくとも１μｍの領域内）及び、０．５μｍ
と1μｍとの間の厚さの能動層で実現され得る(参照：
Ｄ．Ｇ．Ｇａｒｆｉｅｌｄ ｅｔ ａｌ．，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ
Ｔｈｅｏｒｔ ａｎｄ Ｔｅｃｈｎｉｇｕｅｓ３９
（１）、それにより、提案された構造ではダイオードと
ＨＦＥＴとの間の不可避的に大きな高い差が生じる。非
プレーナ性においては当該回路の技術的作製が困難にな
る。
るショットキーダイオードを以てのＨＦＥＴｓの集積化
の手法は下記の文献に発表されている。Ｗ．Ｊ．Ｈｏ，
Ｅ．Ａ．Ｓｏｖｅｒｏ，Ｄ．Ｓ．Ｄｅａｄｉｎ，Ｒ．
Ｄ．Ｓｔｅｉｎ，Ｇ．Ｊ．Ｓｕｌｌｉｖａｎ，ａｎｄ
Ｊ．Ａ．Ｈｉｇｇｅｎｓ：“Ｍｏｎｏｌｉｔｈｉｃ Ｉ
ｎｔｅｇｒａｔｉｏｎ ｏｆ ＨＥＭＴｓ ａｎｄ Ｓ
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ｔｅｒ Ｗａｖｅ Ｃｉｒｃｕｉｔｓ”，Ｒｅｃ．ｏｆ
ｔｈｅ ＩＥＥＥ ＧａＡｓ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ，１９８８，
ｐｐ．２３９−２４２。その場合当該ダイオードに対す
るｎ+ｎｎ+ＧａＡｓ層列がエピタキシャル技術によりＨ
ＦＥＴに対するＡｌＧａＡｓ／ＧａＡｓ層列上へ堆積上
ないし積層される（積重ねられる）。最高のダイオード
遮断周波数に対する前提は著しく低い寄生的抵抗及びわ
ずかな容量でありこれは唯非常に厚いｎ+リード層（典
型的には少なくとも１μｍの領域内）及び、０．５μｍ
と1μｍとの間の厚さの能動層で実現され得る(参照：
Ｄ．Ｇ．Ｇａｒｆｉｅｌｄ ｅｔ ａｌ．，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ
Ｔｈｅｏｒｔ ａｎｄ Ｔｅｃｈｎｉｇｕｅｓ３９
（１）、それにより、提案された構造ではダイオードと
ＨＦＥＴとの間の不可避的に大きな高い差が生じる。非
プレーナ性においては当該回路の技術的作製が困難にな
る。
【００１１】
【発明の目的】本発明の目的ないし課題とするところは
当該集積回路の半導体構成素子の配置構成により簡単化
された当該技術的作製が可能になるミリ波領域用の集積
回路及び該集積回路の作製方法を提供することにある。
当該集積回路の半導体構成素子の配置構成により簡単化
された当該技術的作製が可能になるミリ波領域用の集積
回路及び該集積回路の作製方法を提供することにある。
【００１２】
【発明の構成】上記課題は請求項１、６、１３に特定さ
れた構成要件の特徴事項により解決される。有利な構成
および／又は発展形態は引用請求項に示されている。
れた構成要件の特徴事項により解決される。有利な構成
および／又は発展形態は引用請求項に示されている。
【００１３】次に実施例を用いて略図を参照して本発明
を詳述する。
を詳述する。
【００１４】本発明の利点とするところはＨＦＥＴとシ
ョットキーダイオードを集積化構成法で組合せ結合する
ことに存する、それというのはそれにより寄生的損失、
殊に構成素子の接合（結合）個所における損失が最小化
されるからである。当該集積回路に対する本発明の回路
構成により、ダイオード及びトランジスタを独立的に所
望の特性に最適化し得る。
ョットキーダイオードを集積化構成法で組合せ結合する
ことに存する、それというのはそれにより寄生的損失、
殊に構成素子の接合（結合）個所における損失が最小化
されるからである。当該集積回路に対する本発明の回路
構成により、ダイオード及びトランジスタを独立的に所
望の特性に最適化し得る。
【００１５】更に有利にはショットキーダイオード及び
ＨＦＥＴの準プレーナ的配置構成により、両構成素子に
対する接点（コンタクト）領域の簡単化された並列的な
作製が可能にされ、殊に両構成素子に対するゲート作製
プロセスが同時に実施される。有利にはショットキーコ
ンタクトに対して低オーミックなきのこ形ないしＴ形ゲ
ート接点（コンタクト）がマルチフィンガ配置構成にて
使用される。
ＨＦＥＴの準プレーナ的配置構成により、両構成素子に
対する接点（コンタクト）領域の簡単化された並列的な
作製が可能にされ、殊に両構成素子に対するゲート作製
プロセスが同時に実施される。有利にはショットキーコ
ンタクトに対して低オーミックなきのこ形ないしＴ形ゲ
ート接点（コンタクト）がマルチフィンガ配置構成にて
使用される。
【００１６】ＩＩＩ／Ｖ半導体化合物から成る半絶縁性
のＧａＡｓサブストレート上に配置された仮像（Ｐｓｅ
ｕｄｏｍｏｒｐｈ）のＨＦＥＴ、すなわち２００ＧＨｚ
を越える遮断周波数を有するＩｎＧａＡｓから成るポテ
ンシャル（素子）ポットと、ＴＨｚ領域内に深く（広
く）及んでいる遮断周波数を有するショットキーダイオ
ードを備えた当該ＨＦＥＴにより、ミリメーター領域の
回路が実現され、該回路によってはノイズの少ないミリ
波受信機フロントエンドが集積化された形態で例えばＧ
ａＡｓサブストレート上にアンテナ、低ノイズ中間周波
アンプ、電圧制御バラクタダイオードＨＦＥＴ発振器、
受動構成部品を以て作製され得る。
のＧａＡｓサブストレート上に配置された仮像（Ｐｓｅ
ｕｄｏｍｏｒｐｈ）のＨＦＥＴ、すなわち２００ＧＨｚ
を越える遮断周波数を有するＩｎＧａＡｓから成るポテ
ンシャル（素子）ポットと、ＴＨｚ領域内に深く（広
く）及んでいる遮断周波数を有するショットキーダイオ
ードを備えた当該ＨＦＥＴにより、ミリメーター領域の
回路が実現され、該回路によってはノイズの少ないミリ
波受信機フロントエンドが集積化された形態で例えばＧ
ａＡｓサブストレート上にアンテナ、低ノイズ中間周波
アンプ、電圧制御バラクタダイオードＨＦＥＴ発振器、
受動構成部品を以て作製され得る。
【００１７】
【実施例】実施例（図１）を用いて本発明を説明する。
【００１８】サブストレート１として半絶縁性のＧａＡ
ｓディスク（板）が使用される。エピタキシー法、有利
には分子ビーム（線）エピタキシー技術を用いて、先ず
最初第１の（最初の）エピタキシーステップにて先ずド
ーピングされてない（ノンドープの）ＧａＡｓ材料、Ａ
ｌＧａＡｓ／ＧａＡｓ超格子及び非ドーピング状態のＧ
ａＡｓ材料から緩衝層ｐが作製される。この緩衝層ｐは
例えば０．５μｍ〜１μｍの領域の総層厚を有する。し
かる後シリコンでドーピングされた下記の層から成るＧ
ａＡｓ層列Ｓがショットキーダイオードに対して析出さ
れる。
ｓディスク（板）が使用される。エピタキシー法、有利
には分子ビーム（線）エピタキシー技術を用いて、先ず
最初第１の（最初の）エピタキシーステップにて先ずド
ーピングされてない（ノンドープの）ＧａＡｓ材料、Ａ
ｌＧａＡｓ／ＧａＡｓ超格子及び非ドーピング状態のＧ
ａＡｓ材料から緩衝層ｐが作製される。この緩衝層ｐは
例えば０．５μｍ〜１μｍの領域の総層厚を有する。し
かる後シリコンでドーピングされた下記の層から成るＧ
ａＡｓ層列Ｓがショットキーダイオードに対して析出さ
れる。
【００１９】−埋込またはダイオードリード導体として
の厚さのある低抵抗（低オーミック）性ｎ+層２；高い
ドーピング濃度、有利には１０Ω／口の領域における層
抵抗の実現のため有利には５×１０18ｃｍ~3と１×１０
~19ｃｍ~3との間の領域の高濃度及び例えば０．４μｍ
〜０．６μｍの領域における層厚を有する当該層２。
の厚さのある低抵抗（低オーミック）性ｎ+層２；高い
ドーピング濃度、有利には１０Ω／口の領域における層
抵抗の実現のため有利には５×１０18ｃｍ~3と１×１０
~19ｃｍ~3との間の領域の高濃度及び例えば０．４μｍ
〜０．６μｍの領域における層厚を有する当該層２。
【００２０】−能動層３（その厚さ及びドーピング濃度
は所要の構成素子設計仕様に適合される）；殊に小さな
直列抵抗と小さな障壁層含量とを実現するためのもので
あって、例えば、０．２μｍ〜１μｍの領域における層
厚及び１〜５・１０17ｃｍ~3の領域におけるドーピング
濃度を有する当該能動層３。
は所要の構成素子設計仕様に適合される）；殊に小さな
直列抵抗と小さな障壁層含量とを実現するためのもので
あって、例えば、０．２μｍ〜１μｍの領域における層
厚及び１〜５・１０17ｃｍ~3の領域におけるドーピング
濃度を有する当該能動層３。
【００２１】−薄い高ドーピング濃度の層４；良好な導
電性のオーミックコンタクトに対するものであって、例
えば３０ｎｍの層厚及び少なくとも５・１０18ｃｍ~3の
ドーピング濃度を有する当該層４。
電性のオーミックコンタクトに対するものであって、例
えば３０ｎｍの層厚及び少なくとも５・１０18ｃｍ~3の
ドーピング濃度を有する当該層４。
【００２２】しかる後、薄いドーピングされていない、
Ａｌ含有層Ａ、有利にはＡｌＡｓ又はＡｌＧａＡｓから
成る層が析出され、該層は工業的ないし技術的作製のた
めのエッチストップとして、エピタキシーに対する脱着
ストップ層として、またＨＦＥＴ構成要素に対する後面
の電子バリヤとして作用するものである。上記層Ａは例
えば１０ｎｍの層厚を有する。さらに、当該表面は薄い
非ドーピング状態のＧａＡｓ層、例えば５０ｎｍのパッ
シベーション層で不働態化（パッシベーション化）され
る。
Ａｌ含有層Ａ、有利にはＡｌＡｓ又はＡｌＧａＡｓから
成る層が析出され、該層は工業的ないし技術的作製のた
めのエッチストップとして、エピタキシーに対する脱着
ストップ層として、またＨＦＥＴ構成要素に対する後面
の電子バリヤとして作用するものである。上記層Ａは例
えば１０ｎｍの層厚を有する。さらに、当該表面は薄い
非ドーピング状態のＧａＡｓ層、例えば５０ｎｍのパッ
シベーション層で不働態化（パッシベーション化）され
る。
【００２３】エピタキシースライス（ディスク）は別の
本来でないところでの（外部的な）技術的ステップで、
層、有利には誘電層（例えばＳｉＯ2，ＳｉＯＮ）を施
される。そしてホトリソグラフィー方法により窓が開か
れる。作製されたマスクは選択的アイソレーション打込
のための打込マスクとして用いられる。それにひきつづ
いて、当該ディスクは前述のマスクにより元素例えば酸
素で打込まれる。上記元素はそれの格子構成に基づき付
加的に欠陥アイソレーション（分離）のため電子的アイ
ソレータとして作用し、この特性を高温まで維持する。
打込み（インプランテーション）プロフィールは次のよ
うに選定される、即ち、先に（以前に）窓領域にて導電
状態におかれたｎ+ｎｎ+ショットキーダイオード層が再
び補償され、もって、事後的に実施さるべき回復ステッ
プと共に同じく半絶縁性材料が形成されるように選定さ
れる。当該誘電層はエッチングにより除去され当該ディ
スク（スライス）は第２のエピタキシーステップに対し
て準備される。当該のラテラル（横方向）構造化によ
り、“ネガテイブ（陰画）方式”にて、事後的なショッ
トキーダイオードに対する選択的な埋込またれ導体路領
域が形成される。選択的に、“ポジテイブ”（陰画）方
式”にて選択的Ｓｉ−打込み及びひきつづいての高温−
回復プロセスにより、埋込まれた導体路がサブストレー
ト中に作製され得る。それにひきつづいてエピタキシー
法にてエピタキシー法にてｎｎ+ショットキーダイオー
ド、層Ａ、ＨＦＥＴに対する半導体層が成長され得る。
当該変形手法により最初のエピタキシーステップは必要
とされないが、ただし著しく一層低い層導電性が生ぜし
められ、当該表面形態は“ネガテイブ”方式に比して高
温回復ステップにより劣化される。
本来でないところでの（外部的な）技術的ステップで、
層、有利には誘電層（例えばＳｉＯ2，ＳｉＯＮ）を施
される。そしてホトリソグラフィー方法により窓が開か
れる。作製されたマスクは選択的アイソレーション打込
のための打込マスクとして用いられる。それにひきつづ
いて、当該ディスクは前述のマスクにより元素例えば酸
素で打込まれる。上記元素はそれの格子構成に基づき付
加的に欠陥アイソレーション（分離）のため電子的アイ
ソレータとして作用し、この特性を高温まで維持する。
打込み（インプランテーション）プロフィールは次のよ
うに選定される、即ち、先に（以前に）窓領域にて導電
状態におかれたｎ+ｎｎ+ショットキーダイオード層が再
び補償され、もって、事後的に実施さるべき回復ステッ
プと共に同じく半絶縁性材料が形成されるように選定さ
れる。当該誘電層はエッチングにより除去され当該ディ
スク（スライス）は第２のエピタキシーステップに対し
て準備される。当該のラテラル（横方向）構造化によ
り、“ネガテイブ（陰画）方式”にて、事後的なショッ
トキーダイオードに対する選択的な埋込またれ導体路領
域が形成される。選択的に、“ポジテイブ”（陰画）方
式”にて選択的Ｓｉ−打込み及びひきつづいての高温−
回復プロセスにより、埋込まれた導体路がサブストレー
ト中に作製され得る。それにひきつづいてエピタキシー
法にてエピタキシー法にてｎｎ+ショットキーダイオー
ド、層Ａ、ＨＦＥＴに対する半導体層が成長され得る。
当該変形手法により最初のエピタキシーステップは必要
とされないが、ただし著しく一層低い層導電性が生ぜし
められ、当該表面形態は“ネガテイブ”方式に比して高
温回復ステップにより劣化される。
【００２４】別の方法ではスライスないしディスク（ウ
エーハ）はエピタキシー装置内部で脱着温度（該温度は
有利にはエピタキシー温度以上で、但し、表面劣化温度
以下である）にもたらされ、自然の酸化物層及びパッシ
ベーション層が圧力状態の砒素のもとで熱的に除去され
る。当該Ａは脱着ストッパとして用いられる。それによ
り、本来の場所での配置により、第２エピタキシーステ
ップに対して当該層Ａの顕微鏡的に滑らかな表面が露出
される。それと同時に結晶欠陥が回復され、打込み物質
が電子的に活性化され、半絶縁性の打込または（インプ
ランテーション）領域が生ぜしめられる。選択的に薄厚
のパッシベーション層、例えば１０ｎｍが選択され、エ
ピタキシーデイスク（ウエーハ）はただ、圧力状態の砒
素のもとで自然酸化物の脱着のための温度にもたらされ
る。それによりスライスないしデイスク（ウエーハ）は
たんに典型的には６００℃を下回る低い温度にさらさ
れ、打込または（イオンプランテーション）領域は専ら
欠陥セパレーションに基づき半絶縁性の特性を有する。
エーハ）はエピタキシー装置内部で脱着温度（該温度は
有利にはエピタキシー温度以上で、但し、表面劣化温度
以下である）にもたらされ、自然の酸化物層及びパッシ
ベーション層が圧力状態の砒素のもとで熱的に除去され
る。当該Ａは脱着ストッパとして用いられる。それによ
り、本来の場所での配置により、第２エピタキシーステ
ップに対して当該層Ａの顕微鏡的に滑らかな表面が露出
される。それと同時に結晶欠陥が回復され、打込み物質
が電子的に活性化され、半絶縁性の打込または（インプ
ランテーション）領域が生ぜしめられる。選択的に薄厚
のパッシベーション層、例えば１０ｎｍが選択され、エ
ピタキシーデイスク（ウエーハ）はただ、圧力状態の砒
素のもとで自然酸化物の脱着のための温度にもたらされ
る。それによりスライスないしデイスク（ウエーハ）は
たんに典型的には６００℃を下回る低い温度にさらさ
れ、打込または（イオンプランテーション）領域は専ら
欠陥セパレーションに基づき半絶縁性の特性を有する。
【００２５】それにひきつづいて、仮像（Ｐｓｅｕｄｏ
ｍｏｒｐｈ）のＨＦＥＴの層列Ｈが析出され、有利に、
下記の各層から成る当該層列Ｈが析出される。非ドーピ
ング状態のＧａＡｓ緩衝層と、擬似品質のＩｎＧａＡｓ
素子ポット、スペーサ層、変調ドーピングのなされた
層、オーミックコンタクト用の高ドーピング濃度のカバ
ー層（図１）の各層から成る層Ｈが析出される。当該層
列Ｈのすぐれている点はＧａＡｓ緩衝層は直接層Ａに被
着されており、それの層厚は薄く選定されており、有利
に１００ｎｍより小の領域に選定されることにある。そ
れにより、ＨＦＥＴ構成素子高さは０．μｍのオーダの
領域に制限される。後面の層Ａは大きな導電（伝導）バ
ンド不連続性に基づきＩｎＧａＡｓ素子ポットのほかに
付加的に、チャネルにおけるホットな電荷キヤリヤに対
する電子バリヤ（障壁）として作用し、出力コンダクタ
ンスにおける改善をもたらす。
ｍｏｒｐｈ）のＨＦＥＴの層列Ｈが析出され、有利に、
下記の各層から成る当該層列Ｈが析出される。非ドーピ
ング状態のＧａＡｓ緩衝層と、擬似品質のＩｎＧａＡｓ
素子ポット、スペーサ層、変調ドーピングのなされた
層、オーミックコンタクト用の高ドーピング濃度のカバ
ー層（図１）の各層から成る層Ｈが析出される。当該層
列Ｈのすぐれている点はＧａＡｓ緩衝層は直接層Ａに被
着されており、それの層厚は薄く選定されており、有利
に１００ｎｍより小の領域に選定されることにある。そ
れにより、ＨＦＥＴ構成素子高さは０．μｍのオーダの
領域に制限される。後面の層Ａは大きな導電（伝導）バ
ンド不連続性に基づきＩｎＧａＡｓ素子ポットのほかに
付加的に、チャネルにおけるホットな電荷キヤリヤに対
する電子バリヤ（障壁）として作用し、出力コンダクタ
ンスにおける改善をもたらす。
【００２６】選択的に、ＨＦＥＴ層列におけるＩｎＧａ
Ａｓ素子ポットを省くことができる。もち論、そんなに
高い遮断周波数及び電流には達せられない。
Ａｓ素子ポットを省くことができる。もち論、そんなに
高い遮断周波数及び電流には達せられない。
【００２７】ダイオードの能動的なＧａＡｓ層及び高ド
ーピング濃度のＧａＡｓ層の厚さはＨＦＥＴの変調ドー
ピングされたＡｌＧａＡｓ層及び高ドーピング濃度のＧ
ａＡｓカバー層の厚さに適合されており、ここにおい
て、両構成素子に対するゲートリセス（凹所）プロセス
が同時に実施され得、構成素子設計仕様が充足されるよ
うに適合化されている。
ーピング濃度のＧａＡｓ層の厚さはＨＦＥＴの変調ドー
ピングされたＡｌＧａＡｓ層及び高ドーピング濃度のＧ
ａＡｓカバー層の厚さに適合されており、ここにおい
て、両構成素子に対するゲートリセス（凹所）プロセス
が同時に実施され得、構成素子設計仕様が充足されるよ
うに適合化されている。
【００２８】当該層列Ｈは例えば上記ＨＦＥＴに対する
層列Ｈを下記の各層からエピタキシャル法で形成し、即
ち、 −ほぼ４０ｎｍの層厚を有するＧａＡｓから成る非ドー
ピング状態の緩衝層５； −ほぼ１０ｎｍの層厚とほぼ２０％のＩｎ−含有度を有
する非ドーピング状態のＩｎＧａＡｓ層６； −ほぼ２５％のＡｌ−含有度とほぼ３ｎｍの層厚を有す
るＧａＡｓ／ＡｌＧａＡｓヘテロ構造から成る非ドーピ
ング状態のスペーサ層７； −ほぼ３・１０18ｃｍ~3の均一又はパルス状ドーピング
濃度及びほぼ３０ｎｍの層厚を有する変調ドーピングさ
れたＡｌＧａＡｓ層８、 −少なくとも５・１０18ｃｍ~3のドーピング濃度とほぼ
３０ｎｍの層厚を有するｎ+ドーピングされたＧａＡｓ
カバー層９；の各層からエピタキシァル的に形成する。
層列Ｈを下記の各層からエピタキシャル法で形成し、即
ち、 −ほぼ４０ｎｍの層厚を有するＧａＡｓから成る非ドー
ピング状態の緩衝層５； −ほぼ１０ｎｍの層厚とほぼ２０％のＩｎ−含有度を有
する非ドーピング状態のＩｎＧａＡｓ層６； −ほぼ２５％のＡｌ−含有度とほぼ３ｎｍの層厚を有す
るＧａＡｓ／ＡｌＧａＡｓヘテロ構造から成る非ドーピ
ング状態のスペーサ層７； −ほぼ３・１０18ｃｍ~3の均一又はパルス状ドーピング
濃度及びほぼ３０ｎｍの層厚を有する変調ドーピングさ
れたＡｌＧａＡｓ層８、 −少なくとも５・１０18ｃｍ~3のドーピング濃度とほぼ
３０ｎｍの層厚を有するｎ+ドーピングされたＧａＡｓ
カバー層９；の各層からエピタキシァル的に形成する。
【００２９】構成素子作製のためショットキーダイオー
ド構成素子のため設けられた個所にて、ＨＦＥＴ層列
が、ホトリングラフィー方法及び選択的エッチプロセス
（これは層Ａでストップする）により除かれる。それに
ひきつづいて、選択的エッチプロセスが使用され、この
エッチプロセスは層Ａを除去し、ダイオード層列ＳのＧ
ａＡｓ表面にてストップする。それにひきつづいて、ホ
トリングラフィー法により両構成素子に対するオーミッ
クコンタクト領域が規定され作製される。例えば電子線
リングラフィー法により両構成素子に対してショットキ
ーコンタクト領域が規定され、リセス（凹所）溝はエッ
チ法で作製され、金属コンタクトは蒸着法で実現され
る。
ド構成素子のため設けられた個所にて、ＨＦＥＴ層列
が、ホトリングラフィー方法及び選択的エッチプロセス
（これは層Ａでストップする）により除かれる。それに
ひきつづいて、選択的エッチプロセスが使用され、この
エッチプロセスは層Ａを除去し、ダイオード層列ＳのＧ
ａＡｓ表面にてストップする。それにひきつづいて、ホ
トリングラフィー法により両構成素子に対するオーミッ
クコンタクト領域が規定され作製される。例えば電子線
リングラフィー法により両構成素子に対してショットキ
ーコンタクト領域が規定され、リセス（凹所）溝はエッ
チ法で作製され、金属コンタクトは蒸着法で実現され
る。
【００３０】ＨＦＥＴは実施例におけるように片側にて
ドーピングされたＦＥＴとして構成されているのみなら
ず、両側（両面）にてドーピングされたＨＦＥＴも使用
可能であり、換言すれば、２次元の電子ガスを導くチャ
ネル層の上側及び下側に高ドーピング濃度の層が設けら
れている。
ドーピングされたＦＥＴとして構成されているのみなら
ず、両側（両面）にてドーピングされたＨＦＥＴも使用
可能であり、換言すれば、２次元の電子ガスを導くチャ
ネル層の上側及び下側に高ドーピング濃度の層が設けら
れている。
【００３１】本発明は実施例にて説明した材料に限られ
るものでなく、ＩｎＰサブストレート上に設けられてい
るＨＦＥＴ及びショットキー層列又はＳｉサブストレー
ト上に設けられたＨＦＥＴ及びショットキーダイオード
層列も使用され得る。さらに、ｎ−変調ドーピングされ
たＨＦＥＴの代わりにｐドーピングされたＨＦＥＴを使
用することもできる。
るものでなく、ＩｎＰサブストレート上に設けられてい
るＨＦＥＴ及びショットキー層列又はＳｉサブストレー
ト上に設けられたＨＦＥＴ及びショットキーダイオード
層列も使用され得る。さらに、ｎ−変調ドーピングされ
たＨＦＥＴの代わりにｐドーピングされたＨＦＥＴを使
用することもできる。
【００３２】
【発明の効果】本発明において、擬似（準）プレーナ配
置構成により、当該作製プロセスが簡単化され、寄生的
損失が最小化され、ダイオード及びトランジスタを独立
的に所望の特性に最適化し得る効果が奏される。
置構成により、当該作製プロセスが簡単化され、寄生的
損失が最小化され、ダイオード及びトランジスタを独立
的に所望の特性に最適化し得る効果が奏される。
【図１】本発明の集積回路の半導体層構成の概念図であ
る。
る。
【図２】半導体サブストレート上へのショットキーダイ
オード及びトランジスタの配置構成図である。
オード及びトランジスタの配置構成図である。
１ サブストレート ２ 埋込層 ３ 能動層 ４ 高ドーピング濃度層 ５ 緩衝層 ６ ＩｎＧａＡｓ層 ７ スペーサ層 ８ ＡｌＧａＡｓ層 ９ カバー層
Claims (13)
- 【請求項１】 サブストレート上に成長生成された半導
体層列を有し、該半導体層列は少なくとも１つのショッ
トキーダイオードと、少なくとも１つのヘテロ構造ＦＥ
Ｔトランジスタ（ＨＦＥＴ）を有する集積回路におい
て、 −上記半導体層列はショットキーダイオードに対する層
列（Ｓ）と、該層の上に成長生成された扁平に構成され
た上記ＨＦＥＴに対する層列（Ｈ）とから成り、 −上記ＨＦＥＴの層列（Ｈ）はたんに薄い緩衝層（５）
を有し、 −上記ＨＦＥＴの緩衝層と上記ショットキーダイオード
の層列（Ｓ）との間に所定の層（Ａ）が挿入形成されて
おり該所定層はエッチストップ層としても、脱着ストッ
プ層としても、また、上記ＨＦＥＴの荷電キャリァに対
するバリヤ(障壁層）としても構成されており、 −上記ショットキーダイオード及び上記ＨＦＥＴは準プ
レーナ式に構成されていることを特徴とする集積回路。 - 【請求項２】 上記サブストレート及び上記半導体層列
はＩＩＩ／Ｖ半導体材料から成る請求項１記載の集積回
路。 - 【請求項３】 当該集積回路の動作周波数はミリ波領域
内にある請求項１記載の集積回路。 - 【請求項４】 上記ショットキーダイオードはＧａＡｓ
から構成されている請求項記載の集積回路。 - 【請求項５】 上記ＨＦＥＴは、仮像（Ｐｓｅｕｄｏｍ
ｏｒｐｈ）のＡｌ−ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ
層列又はＡｌＧａＡｓ／ＧａＡｓ−層列から成る請求項
１記載の集積回路。 - 【請求項６】 請求項１から５までのうちいずれか１項
記載の集積回路の作製法において、 −半絶縁性のサブストレート（１）上にショットキーダ
イオードに対する半導体層列（Ｓ）をエピタキシャル成
長生成し、 −それにひきつづいて、非ドーピング状態の半導体層
（Ａ）を析出させ該半導体層はエッチストップ層とし
て、脱着ストップ層として、ＨＦＥＴに対する荷電キヤ
リヤ障壁層（バリヤ）として構成されるものであり、 −上記半導体層Ａを薄い非ドーピング状態のパッシベー
ション層でカバーし、 −それにつづいて、ホトリソグラフィ法で半導体層列の
表面上に、当該半導体層列の部分をカバーするマスクを
作製し、当該のカバーされた層列部分からショットキー
ダイオードが形成されるものであり、 −上記マスクの窓領域内での選択的絶縁インプランテー
ション（打込み）により、伝導性ショットキーダイオー
ド層（Ｓ）の半導体材料を半絶縁性材料に変換し、−そ
れにつづいて上記マスクとパッシベーション層を除去
し、 −第２のエピタキシープロセスにてＨＦＥＴに対する仮
像（Ｐｓｅｕｄｏｍｏｒｐｈ）の半導体層列（Ｈ）を上
記層Ａ上に成長生成し、 −ショットキーダイオードの形成される半導体層列領域
にて、上記ＨＦＥＴの層列（Ｈ）を選択的にエッチング
除去し、 −それにつづいて、上記ショットキーダイオード領域に
て当該層（Ａ）を選択的に除去し、 −ショットキーダイオード及びＨＦＥＴに対するコンタ
クト領域を同時に形成することを特徴とする集積回路の
作製法。 - 【請求項７】 半絶縁性のＧａＡｓ−サブストレート
（１）上に、非ドーピング状態のＧａＡｓ層と、ＡｌＧ
ａＡｓ／ＧａＡｓ超格子と非ドーピング状態のＧａＡｓ
層とから成る緩衝層（Ｐ）を０．５μｍ〜１μｍの範囲
の総（全）厚を以て成長生成し、 上記緩衝層（Ｐ）上に下記の層から成る層列（Ｓ）を成
長生成し、即ち、 −５・１０18〜１・１０19ｃｍ~3の範囲のドーピング濃
度と、０．４μｍ〜０．６μｍの領域の層厚を有するｎ
+形ドーピングされたＧａＡｓ−層（２）； −０．２μｍ〜１μｍの範囲における層厚と、１〜５・
１０17ｃｍ~3の範囲におけるドーピング濃度を有するｎ
形ドーピングされたＧａＡｓ層（３）； −少なくとも５・１０18ｃｍ~3のドーピング濃度と、ほ
ぼ３０ｎｍの層厚を有するｎ+形ドーピングされたＧａ
Ａｓ−層（４）； の各層から成る層列（Ｓ）を成長生成するようにした請
求項６記載の方法。 - 【請求項８】 上記層（Ａ）をほぼ１０ｎｍの層厚を以
て非ドーピング状態のＡｌＡｓ又はＡｌＧａＡｓから形
成するようにした請求項６記載の方法。 - 【請求項９】 上記ＨＦＥＴに対する層列（Ｈ）を下記
の各層からエピタキシャル法で形成し、即ち、 −ほぼ４０ｎｍの層厚を有するＧａＡｓから成る非ドー
ピング状態の緩衝層（５）； −ほぼ１０ｎｍの層厚とほぼ２０％のＩｎ−含有度を有
する非ドーピング状態のＩｎＧａＡｓ層（６）； −ほぼ２５％のＡｌ−含有度とほぼ３ｎｍの層厚を有す
るＧａＡｓ／ＡｌＧａＡｓヘテロ構造から成る非ドーピ
ング状態のスペーサ層（７）； −ほぼ３・１０18ｃｍ~3の均一又はパルス状ドーピング
濃度及びほぼ３０ｎｍの層厚を有する変調ドーピングさ
れたＡｌＧａＡｓ層（８）； −少なくとも５・１０18ｃｍ~3のドーピング濃度とほぼ
３０ｎｍの層厚を有するｎ+ドーピングされたＧａＡｓ
カバー層（９）； の各層からエピタキシァル的に形成するようにした請求
項６記載の方法。 - 【請求項１０】 当該の絶縁（アイソレーション）打込
みを酸素で行なうようにした請求項６記載の方法。 - 【請求項１１】 当該層（Ａ）上に被着されたパッシベ
ーション層が、圧力下の砒素のもとで熱的に除去される
ようにした請求項６記載の方法。 - 【請求項１２】 上記層（Ａ）上に被着された薄いパッ
シベーション層は除去されず、当該エピタキシ−デイス
ク（スライスないしウエーハ）は６００℃以下の温度の
もとに得られるようにした請求項６記載の方法。 - 【請求項１３】 請求項１から５までのうちいずれか１
項記載の集積回路の作製法において、 −半絶縁性サブストレートにて選択的Ｓｉ打込み（イン
プランテーション）及びひきつづいての回復プロセスに
より、埋込められたｎ+導体路を作成し、 −それにひきつづいて、エピタキシ−プロセスにてショ
ットキーダイオードの、ｎ~形能動半導体層及びｎ+形コ
ンタクト層、当該層Ａ、ＨＦＥＴに対する層列（Ｈ）を
析出するようにした方法。
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