JPH06187140A - 処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭ２に格納されたプログラムを実行させ
ることにより処理を行う処理装置において、このＲＯＭ
２に格納された元のプログラムを一部修正して実行した
いときに、修正プログラムルーチンを実行させて修正さ
れたプログラムによる処理を行うことを可能とする。 【構成】 アプリケーションプログラムを格納したＲＯ
Ｍ２の他に、変更するプログラムルーチンと変更すべき
元のプログラムの割込アドレスを格納したバッテリバッ
クアップメモリ（ＢＢＭ）１０１と、元のプログラム動
作中に設定された番地で割込信号を発生させるための割
込信号発生部１２０を有する。そして、割込信号発生部
１２０はあらかじめ割込アドレスを読み出しておき、元
のプログラム動作中、常時元のプログラムのアドレスと
比較する。これらが一致した場合には割込コードをデー
タバス５に出力するとともに、ＲＯＭ２からのデータバ
ス５へのデータ出力を禁止する。この、割込信号発生部
が発生した割込コードをを検出すると、ＢＢＭ１０１に
格納された変更ルーチンを読み出し、実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムを格納した
ＲＯＭを有する処理装置に関し、具体的にはＲＯＭに格
納したプログラムを部分的に修正することが可能なよう
に構成された処理装置に関する。

【０００２】

【従来の技術】近年、あらゆる装置が電化され、しかも
より高機能が求められるようになるにしたがって、ＣＰ
Ｕに代表される制御部を持ち、ＲＯＭに記録されたプロ
グラムに従って動作されるような構成を持つものがます
ます増加している。これは、ワンチップマイコンと呼ば
れるＣＰＵが比較的安価に入手できることから、ますま
す増加している。

【０００３】図２は、一例としてのワンチップマイコン
のブロック図である。図において、ワンチップマイコン
は、ＣＰＵ１と、ＲＯＭ２と、ＲＡＭ３とを有し、これ
らがアドレスバス４とデータバス５とにより相互に接続
されている。

【０００４】ＣＰＵ１はＲＯＭ２から読み出したプログ
ラムに従って処理を行なう。ＲＯＭ２はアプリケーショ
ンプログラムすなわち実際に処理をさせたいプログラム
をデータとして格納している。このＲＯＭ２にはアプリ
ケーションプログラムに加えて装置自体の初期設定プロ
グラムなどその他必要なプログラムを格納している。Ｒ
ＡＭ３はプログラム動作時に一時的に発生したデータ
や、外部から入力されたデータを一時的に格納しておく
ために用いる。

【０００５】例えば、ＲＡＭ３の１０００番地に格納さ
れたデータに１を加算する命令がデータとしてＲＯＭ２
に格納されている場合、ＣＰＵ１はこの命令コードから
なるデータを上記のようにしてＲＯＭ２から読み出し、
プログラム命令として解読する。その結果、ＣＰＵ１は
ＲＡＭ３の１０００番地に格納されたデータに１を加算
する命令であると判断し、アドレスバス４に１０００を
出力することによってＲＡＭ３の１０００番地に格納さ
れた値をデータバス５を介して読み出し、この値に１を
加算し、再びアドレスバスに１０００を出力することに
よってＲＡＭ３の１０００番地に加算後のデータを書き
込む。

【０００６】このように、ＣＰＵ１は実行する命令をＲ
ＯＭ２により読み出すためにアドレスバス４に実行アド
レスデータを出力すると、ＲＯＭ２は選択されたアドレ
スにデータとして格納されているプログラムの一命令を
データとしてデータバス５に出力する。ＣＰＵ１はこの
データを命令として取り込み、解読し、実行する。

【０００７】

【発明が解決しようとする課題】しかしながら以上述べ
た処理装置においては、ＲＯＭ２の内容すなわちプログ
ラムの内容に変更が生じた場合、上記例において例えば
ＲＡＭ２の１０００番地ではなく２０００番地に格納さ
れた値に１を加算するようにプログラムを変更したい場
合は、２０００番地に格納された値に１を加えるという
プログラムに変更したＲＯＭと現状のＲＯＭとを交換し
なければならないという課題があった。又、これがワン
チップマイコンである場合には、ＲＯＭだけの取り替え
は不可能であり、マイコン全部を取り換える必要があ
る。

【０００８】

【課題を解決するための手段】この発明は、以上のよう
な課題を解決するためになされたもので、プログラムを
格納したＲＯＭと、アドレスバスに該ＲＯＭのアドレス
を出力することにより順次該ＲＯＭに格納されたプログ
ラムを動作させるＣＰＵを有する処理装置において、書
き込み及び読み出しの可能な不揮発性メモリと、上記Ｒ
ＯＭに格納されたプログラム実行中に上記アドレスバス
の値と所定の割込アドレス値を常時比較し一致したとき
に割込コードを前記データバスに出力する割込信号発生
部と、該割込コードを解読して前記不揮発性メモリに格
納されたプログラムを実行する制御手段とから構成され
るものである。

【０００９】

【作用】本発明は以上のように構成されているので、以
下の様な作用をする。まず、あらかじめＢＢＭ等の不揮
発性メモリに変更すべき元プログラムのアドレスと、変
更ルーチンを格納しておき、元のプログラムを動作させ
るとＣＰＵは順次アドレスをアドレスバスに発生し、Ｒ
ＯＭに格納されたプログラムからなるデータを読み出
し、プログラム命令として解読し、実行する。このとき
に、例えばこの不揮発性メモリにあらかじめ格納された
割込アドレスを読み出しておき、元プログラム動作中、
常時元プログラムのアドレスと比較する。これらが一致
した場合には割込コードをデータバスに出力する。ＣＰ
Ｕは、割込信号発生部が発生した割込コードをを検出す
ると制御プログラムによって、不揮発性メモリに格納さ
れた変更ルーチンからなるデータを読み出し、プログラ
ム命令として解読し、実行する。このように作用するこ
とにより、元のプログラムを変更ルーチンからなるプロ
グラムによって修正し、修正したプログラムとして連続
的に動作させることができる。

【００１０】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は本発明にかかる処理装置のブロック図、図３
は本発明に用いるバッテリバックアップメモリのメモリ
マップ、図４はアプリケーションプログラムを動作させ
る前に動作させる初期設定プログラムのフローチャー
ト、図５は割込処理のフローチャート、図６は割込処理
を説明するためのメモリマップである。

【００１１】図１において、処理装置はＣＰＵ１、ＲＯ
Ｍ２、ＲＡＭ３、アドレスバス４及びデータバス５を有
する。これらの構成は従来の処理装置の構成とほぼ同様
であるが、ＲＯＭ２は、初期設定プログラムやアプリケ
ーションプログラム（以下、元プログラムという）に加
えて、プログラムの修正があるときの割込処理の機能を
設定するプログラムルーチンを有する。

【００１２】処理装置は更に、変更するプログラムルー
チン（以下、変更ルーチンという）を格納した不揮発性
メモリ、例えばバッテリバックアップメモリ（以下、Ｂ
ＢＭという）１０１、ＢＢＭ１０１に割込プログラムを
書き込んだり、あるいはＢＢＭ１０１に格納されたプロ
グラムを動作させるかさせないか等の設定を行うスイッ
チ群を有する割込プログラム設定部１１０、元プログラ
ム動作中に設定された番地で割込信号を発生させるため
の割込信号発生部１２０を有する。

【００１３】ここで、本発明の動作の概要を説明すると
以下のようになる。まず、あらかじめＢＢＭ２に変更す
べき元プログラムのアドレス（以下、割込アドレスとい
う）と、変更ルーチンを格納しておく。元プログラムを
動作させるとＣＰＵ１は順次アドレスをアドレスバス４
に発生し、ＲＯＭ３に格納されたプログラムからなるデ
ータをデータバス５を通して読み出し、プログラム命令
として解読し、実行する。割込信号発生部１２０はあら
かじめＢＢＭ１０１に格納された割込アドレスをデータ
バス５を通して読み出しておき、元プログラム動作中、
常時元プログラムのアドレスと比較する。これらが一致
した場合には割込コードをデータバス５に出力するとと
もに、ＲＯＭ２からのデータバス５へのデータ出力を禁
止する。ＣＰＵ１は、割込信号発生部が発生した割込コ
ードをを検出すると、ＢＢＭ１０１に格納された変更ル
ーチンからなるデータを読み出し、プログラム命令とし
て解読し、実行する。ＢＢＭ１０１に格納された変更ル
ーチンが終了すると元プログラムの所定のアドレスに戻
り、元プログラムによる処理を再開する。

【００１４】次に各構成の詳細を説明する。ＢＢＭ１０
１は、図３に示す構成からなる。図において、ＢＢＭ１
０１は、所定の番地であるｎ番地から割り当てられてお
り、そのｎ番地にはデータライトポインタ３０１、ｎ＋
１番地には割込アドレス３０２及びｎ＋２番地以降には
変更ルーチンが格納される。そして、変更ルーチンの最
後にはこの変更ルーチンの処理が終了したときの元プロ
グラムへの戻りアドレスからなるジャンプ命令３０４が
格納されている。尚、ＢＢＭ１０１に限らず、書き込み
ができる不揮発性メモリなら、他のものを用いてもよ
い。例えば、ＥＥＰＲＯＭを用いてもよい。このように
不揮発性メモリとして、ＥＥＰＲＯＭを用いると後程の
プログラム修正が容易なワンチップマイコンを得ること
ができる。これに対して本実施例のごとくＢＢＭを用い
と、読み出し速度が速いので、プログラムの処理速度を
変えることなく動作する処理装置が得られる。このとき
は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、バス４及び５、割
込信号発生回路１２０をワンチップで構成し、その他の
部分をその外部に設けるよう構成するとよい。

【００１５】割込プログラム設定部１１０は、図１に示
すようにデータスイッチ部１１１と、割込アドレス設定
スイッチ１１２と、割込アドレス有効スイッチ１１３
と、データライトスイッチ１１４と、これらのスイッチ
の状態を検出するスイッチ検出回路１１５とから構成さ
れる。データスイッチ部１１１は、ＢＢＭ１０１の所定
のアドレスにデータを書き込むためのデータ値を設定す
るもので、ＢＢＭ１０１の各アドレスのビット数に対応
した数設ける。割込アドレス設定スイッチ１１２は、Ｂ
ＢＭ１０１へのデータの書き込みを許可する／しないを
設定する。割込アドレス有効スイッチ１１３は、ＢＢＭ
１０１へ格納された変更ルーチンによるプログラム動作
を行う／行わないを設定する。データライトスイッチ１
１４は、データスイッチ部１１１により設定したデータ
をＢＢＭ１０１へ書き込む／書き込まないを設定する。

【００１６】割込信号発生部１２０は、図１に示すよう
に割込アドレスを格納する検出レジスタ１２１、検出レ
ジスタ１２１の割込アドレスのアドレスデータとアドレ
スバス４に出力されたアドレスを比較する比較器１２２
と、この比較器１２２の出力とＣＰＵ１のメモリリード
端子Ｒからの出力を組み合せて所定の論理を発生するイ
ンバータ回路１２３、ＡＮＤ回路１２４及び１２５の各
論理回路と、割込コード発生回路１２６とから構成され
る。検出レジスタ１２１は、ＢＢＭ１０１に格納された
割込アドレス３０２を読み出し格納するものであり、少
なくともアドレスデータと同じビット数を必要とする。
比較器１２２は、検出レジスタ１２１に格納された割込
アドレスの値と、ＣＰＵ１がＲＯＭ２に格納された元プ
ログラムを読み出すために出力するアドレス値を比較し
一致した場合に出力Ｏから論理”１”を出力し、不一致
の場合は論理”０”を出力する。ＡＮＤ回路１２４は、
ＣＰＵ１のメモリーリード信号Ｒと比較器１２２の出力
信号を入力し、ともに論理”１”の場合のみ割込コード
発生回路１２６に論理”１”を出力する。割込コード発
生回路１２６は、入力Ｅに論理”１”を入力すると割込
コードをデータバス５に出力する。すなわち、ＣＰＵ１
がＲＯＭ２の読み取り命令を発生し、かつ、割込アドレ
ス３０２と実行しようとする元プログラムのＲＯＭ２内
のアドレスが一致したときに割込コードを発生する。Ａ
ＮＤ回路１２５は、ＣＰＵ１のメモリーリード信号Ｒと
比較器１２２の反転出力信号を入力し、ともに論理”
１”の場合のみＲＯＭ２に論理”１”を出力する。ＲＯ
Ｍ２は入力Ｅに論理”１”が入力したときにアドレスバ
ス４で指定されたアドレスのデータをデータバス５に出
力する。そのため、ＣＰＵ１がＲＯＭ２の読み取り命令
を発生したときでも、割込アドレス３０２と実行しよう
とする元プログラムのＲＯＭ２内のアドレスが一致した
ときにはＲＯＭ２のデータはデータバス５に出力されな
いようになる。

【００１７】以下、動作をより詳細に説明する。まず、
ＢＢＭ１０１への変更ルーチン等の設定について説明す
る。この設定はいくつかの方法がある。最も簡単な設定
方法は、ＢＢＭ１０１そのものを取り換えることにより
達成できる。このような場合は、ＢＢＭ１０１として、
バッテリバックアップ電源付きのメモリーカードにする
か、これに換えてＥＥＰＲＯＭからなるメモリーカード
にすると取り換え作業そのものが容易となる。処理装置
が通信ターミナルや、ディスク装置などと接続可能であ
るときはここを通して変更プログラム等をＢＢＭに設定
することができる。又、キーボード装置と接続可能であ
る機種にあってはキーボード装置から入力することも可
能である。

【００１８】しかしながら、以上のような便利な構成を
持たない処理装置にあって図１に示す割込プログラム設
定部１１０に示すようないくつかのスイッチ群を用意し
ておき、ここから入力、設定することも可能である。こ
れらのスイッチ群はディップスイッチを用いることがで
きる。割込プログラム設定部１１０は、データスイッチ
部１１１と、割込アドレス設定スイッチ１１２と、割込
アドレス有効スイッチ１１３と、データライトスイッチ
１１４と、これらのスイッチの状態を検出するスイッチ
検出回路１１５とから構成される。

【００１９】この様な割込プログラム設定部１１０を用
いた割込プログラムの設定は図４に示す変更設定処理ル
ーチン４０９により設定される。まず、電源をオンする
と図３に示すＢＢＭ１０１のデータライトポインタ３０
１をｎ＋１番地に設定する（ステップ４０１）。これに
より、ｎ＋１番地の読み出し、書き込みのいずれも可能
となる。

【００２０】図１に示す割込アドレス設定スイッチ１１
２の状態をスイッチ検出回路１１５から読み取り、オン
であれば割込アドレス３０２及び変更ルーチンをデータ
スイッチ部１１１から入力するルーチンへ進む（ステッ
プ４０２）。

【００２１】データライトスイッチ１１４の状態を読み
取り、オフであればこのスイッチ１１４の状態を検出し
続けることによりＢＢＭ１０１へのアクセスが禁止され
る（ステップ４０３）。これにより、データスイッチ部
１１１の設定を行ってもＢＢＭ１０１へ誤ったデータを
書き込むなどの悪影響がない。一方、オンであればこの
スイッチ１１４がオフであった間に設定したデータスイ
ッチ部１１１の設定値をＢＢＭ１０１の値を図３に示す
データライトポインタ３０１の示すアドレスへ書き込む
（ステップ４０４）。最初は、データライトポインタ３
０１の値がｎ＋１番地に設定されているので、割込アド
レスの値を設定することになる。

【００２２】データポインタを次のアドレスに更新し
（ステップ４０５）、順次変更ルーチンのプログラムコ
ードを入力していき、設定を終了する。

【００２３】以上のようにして設定された変更ルーチン
を有する処理装置を動作させるには以下のように行う。
まず、図４に示すように、電源をオンし、上述したステ
ップ４０１によりデータポインタを設定する。この処理
は、ＢＢＭ１０１にデータ書き込みを行わない処理装置
の動作実行時は重要でない。

【００２４】ステップ４０２において図１に示す割込ア
ドレス設定スイッチ１１２がオフの場合は、割込設定ル
ーチン４１０により割込処理を行うための初期設定が行
われる。割込アドレス有効スイッチ１１３の状態をスイ
ッチ検出回路１１５から読み取り（ステップ４０６）、
オフであれば検出レジスタ１２１のデータをクリアする
（ステップ４０７）。これにより検出レジスタ１２１の
値とアドレスバス４のデータとが一致することはなくな
るので、ＢＢＭ１０１によるプログラム変更がないもの
として処理を行うようになる。一方、オンであればＢＢ
Ｍ１０１に格納されている割込アドレス４０８読み出
し、検出レジスタ１２１に設定する。

【００２５】その後、ＲＯＭ２に格納された元プログラ
ムを起動し、処理を開始する。

【００２６】以上説明した処理は、プログラムとして例
えばＲＯＭ２に格納され、アプリケーションプログラム
（元プログラム）起動前に動作する様設定するとよい。
又、ＯＳの一機能として起動するよう構成してもよい。
元プログラム起動前に以上の処理を行うことで、元プロ
グラムへの割込アドレスの設定を行い、このアドレスで
の割込が可能となる。

【００２７】次に、元プログラム実行中の変更ルーチン
への割込を説明する。図５はこの割込処理を説明するた
めのフローチャート、図６は割込処理時のスタックエリ
アの内容とそのときのＲＯＭ番地との対応マップであ
る。

【００２８】元プログラム動作中に図１に示す検出レジ
スタ１２１に格納された割込アドレス３０２の値と、ア
ドレスバス４に出力されたＲＯＭ２の読み出しアドレス
が一致すると、割込コード発生回路１２６は割込コード
を発生するとともに、ＲＯＭ２からのデータ読み出しを
禁止する。

【００２９】ＣＰＵ１がこの割込コードを検出すると、
図５に示すようにソフトウェア割込処理に移行し、図６
に示すスタックポインタ６０１で指し示すアドレスをＲ
ＯＭ２の割込番地ａの次の番地ａ＋１番地からＢＢＭ１
０１に格納された変更ルーチンの先頭番地ｎ＋２（図３
参照）に変更する。これ以降、変更ルーチン３０５が実
行される。変更ルーチン３０５の処理が終了すると、ｎ
＋ｌ番地の元プログラムへの戻り命令３０４が実行され
る。この元プログラムへの戻り命令３０５は図６に示す
ａ＋ｎ番地へのジャンプ命令であり、これにより元プロ
グラムの変更エリア６０２の実行は行われなくなる。

【００３０】以上、割込が１箇所の場合を例にとったが
以下のようにこの処理装置を変更することにより複数の
割込が可能となる。

【００３１】図１に示す検出レジスタ及び比較器を割込
回数分設け、その出力を同様にインバータ回路１２３及
びＡＮＤ回路１２４に入力するよう構成する。ＢＢＭ１
０１の番地構成は、所定番地毎例えば１０００番地毎に
割込アドレス、変更ルーチンを配置する。元プログラム
が実行され所定アドレスと設定した割込アドレスが一致
したら割込コードを発生するとともにどの比較器が出力
を出したかを判定し、一致した割込アドレスに続く変更
ルーチンを同様に実行するようにする。変更ルーチンを
上記のような固定長でＢＢＭ１０１に格納するのではな
く、可変長で格納するときは、変更ルーチンの最初のア
ドレスと比較器番号を対応させるテーブルを用意すると
よい。

【００３２】

【発明の効果】以上説明したように本発明によれば、Ｒ
ＯＭに格納された元プログラムを部分的に変更したい場
合に、割込回路を設けるとともに、書換え可能な不揮発
性メモリに変更するプログラムの変更ルーチンを格納す
る。そして、元プログラムの実行中に所定のアドレスを
検知したら不揮発性メモリに格納された変更ルーチンを
実行するように構成したので、ＲＯＭを取り替えること
なく、修正されたプログラムの実行をすることが可能と
なる。

【図面の簡単な説明】

【図１】本発明にかかる処理装置の一実施例のブロック
図。

【図２】従来の処理装置のブロック図。

【図３】ＢＢＭの内容を説明するためのメモリマップ

【図４】処理装置を動作させるための初期設定ルーチン
を示すフローチャート

【図５】割込処理のフローチャート

【図６】ＲＯＭ及びスタックエリアのメモリマップ

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ アドレスバス ５ データバス １０１ バッテリバックアップメモリ（ＢＢＭ） １１０ 割込プログラム設定部 １１１ データスイッチ部 １１２ 割込アドレス設定スイッチ １１３ 割込アドレス有効スイッチ １１４ データライトスイッチ １１５ スイッチ検出回路 １２０ 割込信号発生部 １２１ 検出レジスタ １２２ 比較器 １２３ インバータ回路 １２４ ＡＮＤ回路 １２５ ＡＮＤ回路 １２６ 割込コード発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムを格納したＲＯＭと、アドレ
   スバスに該ＲＯＭのアドレスを出力することにより順次
   該ＲＯＭに格納されたプログラムを動作させるＣＰＵを
   有する処理装置において、 書き込み及び読み出しの可能な不揮発性メモリと、 前記ＲＯＭに格納されたプログラム実行中に前記アドレ
   スバスの値と所定の割込アドレスの値を常時比較し一致
   したときに割込コードを前記データバスに出力する割込
   信号発生部と、 該割込コードを解読して前記不揮発性メモリに格納され
   たプログラムを実行する制御手段とから構成される処理
   装置。