JPH06177769A - High precision sigma delta a/d converter - Google Patents

High precision sigma delta a/d converter

Info

Publication number
JPH06177769A
JPH06177769A JP32652092A JP32652092A JPH06177769A JP H06177769 A JPH06177769 A JP H06177769A JP 32652092 A JP32652092 A JP 32652092A JP 32652092 A JP32652092 A JP 32652092A JP H06177769 A JPH06177769 A JP H06177769A
Authority
JP
Japan
Prior art keywords
converter
output
input
bit
subtractor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32652092A
Other languages
Japanese (ja)
Inventor
Haruo Kobayashi
春夫 小林
Hadeidei Kairora
ハディディ カイロラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP32652092A priority Critical patent/JPH06177769A/en
Publication of JPH06177769A publication Critical patent/JPH06177769A/en
Pending legal-status Critical Current

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

PURPOSE:To reduce the power consumption and to reduce cost by making a reference voltage applied to a 1-bit D/A converter variable, thereby changing reference voltage in accordance with an input voltage. CONSTITUTION:An analog input X is connected to one input of a subtractor 4. An output of the subtractor 4 connects to one input of a subtractor 4. An output of the subtractor 6 is connected to a 1-bit D/A converter 9 via an integration device 7. Furthermore, an output of the D/A converter 9 is respectively connected to the other input of the subtractors 4, 6. An output voltage of a variable reference voltage generating circuit 10a being reference voltages -Vref, +Vref are multiplied by 2XFs/Vref and the result is fed to the D/A converter 9, then the reference voltage of the D/A converter becomes -2XFS and +2XFS. Since the input level range is doubled, an optimum input level range is obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ΣΔA/D変換器に関
し、特に様々な入力レベル範囲のアナログ入力を精度良
く変換することが可能であり、また高入力インピーダン
スでもある高精度ΣΔA/D変換器に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a .SIGMA..DELTA.A / D converter, and more particularly to a highly accurate .SIGMA..DELTA.A / D converter capable of accurately converting analog inputs in various input level ranges and having high input impedance. Regarding vessels.

【0002】[0002]

【従来の技術】ΣΔA/D変換器はその入力レベル範囲
により変換精度が変化する。このため、ΣΔA/D変換
器の入力段に増幅器等を設け、この増幅器等によりアナ
ログ入力を最も変換精度が良くなる入力レベル範囲に増
幅してΣΔA/D変換器に入力する手法がとられてい
る。図7のこのような従来の高精度ΣΔA/D変換器の
一例を示す構成ブロック図である。図7において1は複
数のアナログ入力”X1 ”〜”XN ”を切り換えるマル
チプレクサ、2は可変利得増幅器、3はΣΔA/D変換
器である。
2. Description of the Related Art The conversion accuracy of a .SIGMA..DELTA. A / D converter changes depending on its input level range. For this reason, an amplifier or the like is provided at the input stage of the ΣΔ A / D converter, and the amplifier or the like is used to amplify the analog input to an input level range where the conversion accuracy is the best and input the ΣΔ A / D converter. There is. FIG. 8 is a configuration block diagram showing an example of such a conventional high precision ΣΔ A / D converter of FIG. 7. In FIG. 7, 1 is a multiplexer for switching a plurality of analog inputs “X 1 ” to “X N ”, 2 is a variable gain amplifier, and 3 is a ΣΔ A / D converter.

【0003】アナログ入力”X1 ”〜”XN ”が例えば
各種センサ等からの出力である場合、各センサの出力レ
ベルは様々な値となる。従って、マルチプレクサ1によ
って選択されたアナログ入力”X1 ”〜”XN ”に対し
て可変利得増幅器2は最も変換精度が良くなる入力レベ
ル範囲になるように利得を変化させて増幅する。この結
果、ΣΔA/D変換器3ではこの可変利得増幅器2の出
力を最も精度良くディジタル出力”Y”に変換すること
ができる。
[0003] When the output from the analog input "X 1" ~ "X N " , for example, various sensors, the output level of each sensor becomes a different value. Therefore, the variable gain amplifier 2 to the analog input "X 1" ~ "X N " selected by the multiplexer 1 is amplified by changing the gain so that the input level range in which most conversion accuracy is improved. As a result, the ΣΔ A / D converter 3 can most accurately convert the output of the variable gain amplifier 2 into the digital output “Y”.

【0004】また、図8はΣΔA/D変換器3を2次の
ΣΔA/D変換器とした場合の詳細を示す構成ブロック
図である。図8において2は図7と同一符号であり、4
及び6は減算器、5及び7は積分器、8は1ビットA/
D変換器、9は1ビットD/A変換器、10は基準電圧
発生回路である。また、これ以降ではマルチプレクサ1
の記載は省略し、アナログ入力”X”のみについて考え
る。
FIG. 8 is a block diagram showing the details of the case where the ΣΔ A / D converter 3 is a second-order ΣΔ A / D converter. In FIG. 8, 2 is the same reference numeral as in FIG.
And 6 are subtractors, 5 and 7 are integrators, and 8 is 1-bit A /
D converter, 9 is a 1-bit D / A converter, and 10 is a reference voltage generating circuit. Also, after this, the multiplexer 1
Is omitted and only the analog input "X" is considered.

【0005】アナログ入力”X”は可変利得増幅器2を
介して減算器4の一方の入力に接続される。減算器4の
出力は積分器5を介して減算器6の一方の入力に接続さ
れ、減算器6の出力は積分器7を介して1ビットA/D
変換器8に接続される。1ビットA/D変換器8の出力
はディジタル出力”Y”として出力されると共に1ビッ
トD/A変換器9に接続される。また、1ビットD/A
変換器9の出力は減算器4及び6の他方の入力にそれぞ
れ接続される。さらに、1ビットD/A変換器9には基
準電圧発生回路10から基準電圧が接続される。
The analog input "X" is connected to one input of the subtractor 4 via the variable gain amplifier 2. The output of the subtractor 4 is connected to one input of the subtractor 6 via the integrator 5, and the output of the subtractor 6 is connected to the 1-bit A / D via the integrator 7.
It is connected to the converter 8. The output of the 1-bit A / D converter 8 is output as a digital output "Y" and is also connected to the 1-bit D / A converter 9. 1-bit D / A
The output of the converter 9 is connected to the other inputs of the subtractors 4 and 6, respectively. Further, a reference voltage is connected to the 1-bit D / A converter 9 from the reference voltage generation circuit 10.

【0006】一般に、アナログ入力”X”の入力レベル
範囲が”−XFS”〜”+XFS”であり、”Vref ”が基
準電圧である場合、ΣΔA/D変換器3への入力レベル
範囲を”−0.5・Vref”〜”+0.5・Vref”とした場合に
最も精度良くA/D変換ができる。従って、可変利得増
幅器2の利得を”0.5・Vref/XFS ”とする、即ち、入
力レベル範囲が基準電圧値の範囲の1/2となればΣΔ
A/D変換器3に対する最適の入力レベル範囲となる。
[0006] In general, an input level range of the analog input "X""-XFS" ~ "+ X FS", when "V ref" is a reference voltage, the input level range to ΣΔA / D converter 3 the "-0.5 · V ref" can most accurately a / D conversion in the case of the ~ "+0.5 · V ref". Therefore, if the gain of the variable gain amplifier 2 is set to “0.5 · V ref / X FS ”, that is, if the input level range is 1/2 of the reference voltage value range, ΣΔ
This is the optimum input level range for the A / D converter 3.

【0007】[0007]

【発明が解決しようとする課題】しかし、図7及び図8
に示す従来例では、例えばΣΔA/D変換器3の精度が
16ビットである場合、入力段の可変利得増幅器2の線
形性は16ビット以上でなければならず、これをCMO
Sで実現するのは困難であるため、通常はバイポーラで
構成されることになり消費電力が大きく、コストも高く
なる。また、CMOSで高精度ΣΔA/D変換器3を構
成した場合でも、回路の大部分はスイッチド・キャパシ
タ回路となるため高入力インピーダンスではないという
問題もある。従って本発明の目的は、消費電力が小さ
く、低コストであり、且つ、高入力インピーダンスであ
る高精度ΣΔA/D変換器を実現することにある。
However, FIG. 7 and FIG.
In the conventional example shown in, for example, when the accuracy of the ΣΔ A / D converter 3 is 16 bits, the linearity of the variable gain amplifier 2 at the input stage must be 16 bits or more.
Since it is difficult to realize with S, it is usually composed of a bipolar device, resulting in high power consumption and high cost. Further, even when the high-accuracy ΣΔ A / D converter 3 is composed of CMOS, most of the circuit is a switched capacitor circuit, so that there is a problem that the input impedance is not high. Therefore, an object of the present invention is to realize a high-accuracy ΣΔA / D converter that has low power consumption, low cost, and high input impedance.

【0008】[0008]

【課題を解決するための手段】このような目的を達成す
るために、本発明の第1では、ΣΔA/D変換器におい
て、アナログ入力が一方の入力に接続される減算器と、
この減算器の出力が接続される積分器と、この積分器の
出力が接続されると共にディジタル出力を出力する1ビ
ットA/D変換器と、この1ビットA/D変換器の出力
が接続され、出力が前記減算器に他方の入力に接続され
る1ビットD/A変換器と、この1ビットD/A変換器
に基準電圧を供給する可変基準電圧発生回路とを備えた
ことを特徴とするものである。本発明の第2では、ΣΔ
A/D変換器において、アナログ入力が接続される電圧
保持回路と、この電圧保持回路の出力が一方の入力に接
続される減算器と、この減算器の出力が接続される第1
の可変利得増幅器と、出力が前記減算器の他方の入力に
接続される第2の可変利得増幅器と、前記第1の可変利
得増幅器の出力が接続される積分器と、この積分器の出
力が接続されると共にディジタル出力を出力する1ビッ
トA/D変換器と、前記1ビットA/D変換器の出力が
接続され、出力が前記第2の可変利得増幅器に接続され
る1ビットD/A変換器とを備えたことを特徴とするも
のである。
In order to achieve such an object, according to the first aspect of the present invention, in a ΣΔ A / D converter, a subtractor having an analog input connected to one input,
The integrator to which the output of this subtractor is connected, the output of this integrator and a 1-bit A / D converter that outputs a digital output, and the output of this 1-bit A / D converter are connected. , A 1-bit D / A converter whose output is connected to the other input of the subtractor, and a variable reference voltage generation circuit for supplying a reference voltage to the 1-bit D / A converter. To do. In the second aspect of the present invention, ΣΔ
In the A / D converter, a voltage holding circuit to which an analog input is connected, a subtractor to which the output of the voltage holding circuit is connected to one input, and a first to which the output of the subtractor is connected
Variable gain amplifier, a second variable gain amplifier whose output is connected to the other input of the subtractor, an integrator to which the output of the first variable gain amplifier is connected, and an output of this integrator. A 1-bit A / D converter that is connected and outputs a digital output, and an output of the 1-bit A / D converter are connected, and an output is connected to the second variable gain amplifier And a converter.

【0009】[0009]

【作用】1ビットD/A変換器に供給する基準電圧を可
変とし、入力電圧に応じて基準電圧を変化させることに
より高精度となる。また、入力段に電圧保持回路を設
け、一定時間前の電圧を保持し、この電圧をあらかじめ
入力段の可変容量または容量に充電しておくことにより
充電電流がほぼ”0”となり高入力インピーダンス化が
可能となる。
High accuracy is achieved by changing the reference voltage supplied to the 1-bit D / A converter and changing the reference voltage according to the input voltage. In addition, a voltage holding circuit is provided in the input stage to hold the voltage for a certain period of time, and charge this voltage to the variable capacitance or capacitance of the input stage in advance so that the charging current becomes almost "0" and high input impedance is achieved. Is possible.

【0010】[0010]

【実施例】以下本発明を図面を用いて詳細に説明する。
図1は本発明に係る高精度ΣΔA/D変換器の第1の実
施例を示す構成ブロック図である。ここで、4〜9は図
8と同一符号を付してある。図1において10aは基準
電圧出力が可変である可変基準電圧発生回路である。ま
た、図1に示す第1の実施例は2次のΣΔA/D変換器
であり、その接続関係についても可変利得増幅器2がな
い点を除けば図8と同一である。
The present invention will be described in detail below with reference to the drawings.
FIG. 1 is a configuration block diagram showing a first embodiment of a high precision ΣΔ A / D converter according to the present invention. Here, 4 to 9 have the same reference numerals as those in FIG. In FIG. 1, reference numeral 10a is a variable reference voltage generating circuit whose reference voltage output is variable. The first embodiment shown in FIG. 1 is a second-order .SIGMA..DELTA.A / D converter, and its connection relationship is the same as that of FIG. 8 except that the variable gain amplifier 2 is not provided.

【0011】また、図2は本発明に係る高精度ΣΔA/
D変換器の第2の実施例を示す構成ブロック図である。
ここで、8,9及び10aは図1と同一符号を付してあ
る。図2において11は減算器、12は積分器である。
図2はΣΔA/D変換器3を1次のΣΔA/D変換器で
実現したものである。
Further, FIG. 2 shows a high precision ΣΔA / according to the present invention.
It is a block diagram which shows the 2nd Example of a D converter.
Here, 8, 9 and 10a are denoted by the same reference numerals as in FIG. In FIG. 2, 11 is a subtractor and 12 is an integrator.
In FIG. 2, the ΣΔ A / D converter 3 is realized by a first-order ΣΔ A / D converter.

【0012】図2においてアナログ入力”X”は減算器
11の一方の入力に接続され、減算器11の出力は積分
器12を介して1ビットA/D変換器8の接続される。
1ビットA/D変換器8の出力はディジタル出力”Y”
として出力されると共に1ビットD/A変換器9に接続
される。また、1ビットD/A変換器9の出力は減算器
11の他方の入力に接続される。さらに、基準電圧発生
器10aの出力電圧は1ビットD/A変換器9に接続さ
れる。
In FIG. 2, the analog input "X" is connected to one input of the subtractor 11, and the output of the subtractor 11 is connected to the 1-bit A / D converter 8 via the integrator 12.
The output of the 1-bit A / D converter 8 is a digital output "Y".
And is connected to the 1-bit D / A converter 9. The output of the 1-bit D / A converter 9 is connected to the other input of the subtractor 11. Further, the output voltage of the reference voltage generator 10a is connected to the 1-bit D / A converter 9.

【0013】ここで、図1及び図2に示す実施例の動作
を説明する。図1及び図2では可変基準電圧発生回路1
0aの出力電圧を基準電圧”−Vref ”及び”+V
ref ”を”2・XFS/Vref ”倍して1ビットD/A変換
器9に供給することにより、1ビットD/A変換器9の
基準電圧は”−2・XFS”及び”+2・XFS”となる。ここ
で入力レベル範囲”−XFS”〜”+XFS”に対して基準
電圧値の範囲が2倍となっているため前述のように最適
の入力レベル範囲となる。
The operation of the embodiment shown in FIGS. 1 and 2 will now be described. 1 and 2, the variable reference voltage generation circuit 1
0a output voltage as reference voltage "-V ref " and "+ V
The ref voltage is multiplied by “2 · X FS / V ref ” and supplied to the 1-bit D / A converter 9, so that the reference voltage of the 1-bit D / A converter 9 is “−2 · X FS ” and “ + 2 · X FS ”. Here, the range of the reference voltage value is twice the input level range“ −X FS ”to“ + X FS ”, so the optimum input level range is set as described above. .

【0014】なお、図3は本発明に係る高精度ΣΔA/
D変換器の第3の実施例を示す構成ブロック図であり、
特に高入力インピーダンスを実現したものである。図3
において13は電圧保持回路、14及び17は減算器、
15及び22は可変利得増幅器、16及び19は積分
器、18は増幅器、20は1ビットA/D変換器である
加算器、21は1ビットD/A変換器である。また、図
3に示す第3の実施例は2次のΣΔA/D変換器であ
る。
Incidentally, FIG. 3 shows a high precision ΣΔA / according to the present invention.
It is a block diagram which shows the 3rd Example of a D converter,
In particular, it realizes a high input impedance. Figure 3
13 is a voltage holding circuit, 14 and 17 are subtractors,
Reference numerals 15 and 22 are variable gain amplifiers, 16 and 19 are integrators, 18 is an amplifier, 20 is an adder which is a 1-bit A / D converter, and 21 is a 1-bit D / A converter. The third embodiment shown in FIG. 3 is a second-order ΣΔ A / D converter.

【0015】アナログ入力”X”は電圧保持回路13を
介して減算器14の一方の入力に接続され、減算器14
の出力は可変利得増幅器15及び積分器16を介して減
算器17の一方の入力に接続される。減算器17の出力
は増幅器18及び積分器19を介して加算器20の一方
の入力に接続される。加算器20の出力はディジタル出
力”Y”として出力されると共に1ビットD/A変換器
21に接続される。また、1ビットD/A変換器21の
出力は減算器17の他方の入力及び可変利得増幅器22
にそれぞれ接続され、可変利得増幅器22の出力は減算
器14の他方の入力に接続される。さらに、加算器20
の他方の入力には量子化ノイズである電圧”E”が印加
される。
The analog input "X" is connected to one input of the subtractor 14 via the voltage holding circuit 13, and the subtractor 14
Is connected to one input of a subtractor 17 via a variable gain amplifier 15 and an integrator 16. The output of the subtractor 17 is connected to one input of the adder 20 via the amplifier 18 and the integrator 19. The output of the adder 20 is output as a digital output "Y" and is also connected to the 1-bit D / A converter 21. The output of the 1-bit D / A converter 21 is the other input of the subtractor 17 and the variable gain amplifier 22.
, And the output of the variable gain amplifier 22 is connected to the other input of the subtractor 14. Furthermore, the adder 20
A voltage "E", which is quantization noise, is applied to the other input of the.

【0016】ここで、図4は図3に示す第3の実施例を
CMOSで構成した場合の詳細を示す回路図である。図
4において23,24,26,29,30,31,3
3,38及び40はスイッチ回路、25a,25bは可
変容量、28a,28b,32a,32b,35a,3
5b,39a,39b,39c及び39dは容量、2
7,34及び41は差動入出力増幅器、36は比較器、
37はフリップフロップ回路、42はスイッチ制御回
路、43は基準電圧発生回路である。
FIG. 4 is a circuit diagram showing details of the third embodiment shown in FIG. 3 when it is formed of CMOS. In FIG. 4, 23, 24, 26, 29, 30, 31, 31,
3, 38 and 40 are switch circuits, 25a and 25b are variable capacitors, 28a, 28b, 32a, 32b, 35a and 3
5b, 39a, 39b, 39c and 39d have a capacity of 2
7, 34 and 41 are differential input / output amplifiers, 36 is a comparator,
37 is a flip-flop circuit, 42 is a switch control circuit, and 43 is a reference voltage generating circuit.

【0017】また、23及び24は減算器14、1ビッ
トD/A変換器21及び可変利得増幅器22を、25a
〜29は可変利得増幅器15及び積分器16を、30及
び31は減算器17及び1ビットD/A変換器21を、
32a〜35bは増幅器18及び積分器19を、36及
び37は1ビットA/D変換器である加算器20を、3
8〜41は電圧保持回路13をそれぞれ構成している。
Reference numerals 23 and 24 denote a subtractor 14, a 1-bit D / A converter 21 and a variable gain amplifier 22, and 25a.
˜29 are variable gain amplifier 15 and integrator 16, 30 and 31 are subtractor 17 and 1-bit D / A converter 21,
32a to 35b denote an amplifier 18 and an integrator 19, 36 and 37 denote an adder 20 which is a 1-bit A / D converter, and 3
Reference numerals 8 to 41 constitute the voltage holding circuit 13, respectively.

【0018】図3及び図4に示す第3の実施例において
は、ループ内に可変利得増幅器15及び22を設けるこ
とにより、実質的に1ビットD/A変換器21の基準電
圧を変化させることになり、入力電圧に応じて高精度の
ΣΔA/D変換器が実現できる。
In the third embodiment shown in FIGS. 3 and 4, the variable gain amplifiers 15 and 22 are provided in the loop to substantially change the reference voltage of the 1-bit D / A converter 21. Therefore, a highly accurate ΣΔ A / D converter can be realized according to the input voltage.

【0019】さらに、図4に示す第3の実施例が高入力
インピーダンスであることを図5及び図6を用いて説明
する。ここで、図5はスイッチ制御回路42の出力等の
出力タイミングを示すタイミング図である。図5におい
て(a)〜(d)、(g)及び(h)の制御信号により
それぞれ図4中に示す”p1”〜”p4”、”pp”及
び”pn”のスイッチが”ON”に、若しくは”p1”
〜”p4”、”pp”及び”pn”が記載されている側
の端子が”ON”になる。
Further, the fact that the third embodiment shown in FIG. 4 has a high input impedance will be described with reference to FIGS. 5 and 6. Here, FIG. 5 is a timing chart showing the output timing of the output of the switch control circuit 42 and the like. In FIG. 5, the control signals (a) to (d), (g) and (h) turn on the switches "p1" to "p4", "pp" and "pn" shown in FIG. 4, respectively. , Or "p1"
~ The terminals on the side where "p4", "pp" and "pn" are described are turned "ON".

【0020】また、制御信号(e)は制御信号(b)の
立ち上がりで立ち上がり、制御信号(c)立ち下がりで
立ち下がる制御信号であり、(f)はフリップフロップ
回路37の出力信号、即ちディジタル出力”Y”であ
る。ここで、制御信号(g)は制御信号(e)と制御信
号(f)との論理積、制御信号(h)は制御信号(e)
と制御信号(f)の反転信号との論理積である。
The control signal (e) is a control signal which rises at the rising of the control signal (b) and falls at the falling of the control signal (c), and (f) is the output signal of the flip-flop circuit 37, that is, the digital signal. The output is "Y". Here, the control signal (g) is a logical product of the control signal (e) and the control signal (f), and the control signal (h) is the control signal (e).
And the inverted signal of the control signal (f).

【0021】図6はスイッチ回路23,24,26,2
9,30,31,38,40の切り換え状態による図4
中A−A’より左側の回路の接続関係を示す回路図であ
り、図5の制御信号(a)〜制御信号(d)がハイレベ
ルの時にそれぞれ図6(A)〜(D)に示すようにな
る。ここで、図4中スイッチ”pch”はそれぞれ図4
中”イ”〜”ニ”に接続されているものとする。
FIG. 6 shows switch circuits 23, 24, 26, 2
FIG. 4 according to the switching state of 9, 30, 31, 38, 40
FIG. 6 is a circuit diagram showing a connection relationship of circuits on the left side of the middle AA ′, which are respectively shown in FIGS. 6A to 6D when the control signals (a) to (d) of FIG. 5 are at a high level. Like Here, the switch “pch” in FIG.
It is assumed that it is connected to the middle "a" to "d".

【0022】ここで、”Vin”及び”Vip”は入力電
圧、”Vrp1 ”、”Vrn1 ”、”Vrp 2 ”及び”V
rn2 ”は基準電圧発生回路43の基準電圧出力であ
り、”Vrp1 ”及び”Vrn1 ”は可変利得増幅器22の
出力、”Vrp2 ”及び”Vrn2 ”は1ビットD/A変換
器21の出力を示している。また、図5の制御信号
(a)〜制御信号(d)は時間”t”毎にハイレベルが
順次切り換わるものとする。
Here, “V in ” and “V ip ” are input voltages, “V rp1 ”, “V rn1 ”, “V rp 2 ”, and “V”.
RN2 "is the reference voltage output of the reference voltage generating circuit 43," V rp1 "and" V rn1 "output of the variable gain amplifier 22," V rp2 "and" V RN2 "is 1-bit D / A converter 21 The control signal (a) to the control signal (d) in Fig. 5 are sequentially switched to the high level every time "t".

【0023】図6(A)において可変容量25a及び2
5bには時間”0”後の入力電圧”Vin(0)”及び”
ip(0)”が充電され、図6(B)において基準電
圧”V rp1 ”及び”Vrn1 ”と減算される。また、容量
39a及び39bには時間”t”後の入力電圧”V
in(t)”及び”Vip(t)”が充電される。図6
(C)において容量39a及び39bに充電された電荷
が容量39c及び39dに充電される。さらに、図6
(D)において容量39c及び39dに充電された電荷
が可変容量25a及び25bに充電される。
In FIG. 6 (A), the variable capacitors 25a and 2 are provided.
Input voltage "V" after 5 hours "0" in 5bin(0) "and"
Vip(0) ”is charged, and the reference voltage in FIG.
Pressure "V rp1 "And" Vrn1 "And subtracted. Also, capacity
39a and 39b have an input voltage "V" after time "t"
in(T) "and" Vip(T) ”is charged.
Charges charged in the capacitors 39a and 39b in (C)
Is charged to the capacities 39c and 39d. Furthermore, FIG.
Charges charged in the capacitors 39c and 39d in (D)
Is charged in the variable capacitors 25a and 25b.

【0024】再び図6(A)において可変容量25a及
び25bに時間”4t”後の入力電圧”Vin(4t)”
及び”Vip(4t)”が充電されるが、この時点で可変
容量25a及び25bには時間”t”後の入力電圧”V
in(t)”及び”Vip(t)”が充電されており、も
し、入力電圧が直流であれば”Vin(4t)”及び”V
ip(4t)”は”Vin(t)”及び”Vip(t)”とほ
ぼ同一であるため、入力電圧から可変容量25a及び2
5bへの充電電流は流れない。即ち、可変容量25a及
び25b等から構成される回路は高入力インピーダンス
となる。
Referring again to FIG. 6A, the variable capacitor 25a and the variable capacitor 25a
And input voltage “V” after time “4t” at 25bin(4t) ”
And "Vip(4t) ”is charged, but it is variable at this point
Input voltage "V" after time "t" is applied to the capacitors 25a and 25b.
in(T) "and" Vip(T) ”is charged,
If the input voltage is direct current, "Vin(4t) "and" V
ip(4t) "is" Vin(T) "and" Vip(T) ”
Since they are almost the same, the variable capacitors 25a and
No charging current flows to 5b. That is, the variable capacitance 25a and
And a circuit composed of 25b etc.
Becomes

【0025】一方、再び図6(B)において容量39a
及び39bに時間”5t”後の入力電圧”Vin(5
t)”及び”Vip(5t)”が充電されるが、直前の図
6(A)で容量39c及び39dから容量39a及び3
9bに時間”t”後の入力電圧”Vin(t)”及び”V
ip(t)”が充電されているので前述と同様の理由によ
り入力電圧から容量39a及び39bへの充電電流は流
れず、容量39a及び39b等から構成される回路も高
入力インピーダンスとなる。
On the other hand, again in FIG. 6B, the capacitor 39a
And 39b, the input voltage “V in (5
t) ”and“ V ip (5t) ”are charged, but the capacitances 39c and 39d to the capacitances 39a and 3d in FIG. 6 (A) immediately before are charged.
Input voltage “V in (t)” and “V after time“ t ”in 9b
Since ip (t) ”is charged, the charging current from the input voltage to the capacitors 39a and 39b does not flow for the same reason as described above, and the circuit including the capacitors 39a and 39b also has a high input impedance.

【0026】この結果、入力段に電圧保持回路13を設
け、一定時間前の電圧を保持し、この電圧をあらかじめ
入力段の可変容量25a及び25bまたは容量39a及
び39bに充電しておくことにより、充電電流がほぼ”
0”となり高入力インピーダンスとなる。また、CMO
Sのスイッチド・キャパシタで構成することができるた
め消費電力が小さく、低コストとなる。
As a result, by providing the voltage holding circuit 13 in the input stage, holding the voltage for a certain period of time, and precharging this voltage to the variable capacitors 25a and 25b or the capacitors 39a and 39b of the input stage, Charge current is almost "
It becomes 0 "and has a high input impedance. Also, CMO
Since it can be composed of an S switched capacitor, the power consumption is small and the cost is low.

【0027】なお、図3及び図4に示す第3の実施例で
は2次のΣΔA/D変換器を示しているが、2次のΣΔ
A/D変換器に限る訳ではなく例えば1次のΣΔA/D
変換器の入力段に電圧保持回路13を設けることにより
高入力インピーダンス化が可能となる。
The third embodiment shown in FIGS. 3 and 4 shows a second-order ΣΔ A / D converter.
It is not limited to the A / D converter, but may be, for example, a first-order ΣΔA / D
By providing the voltage holding circuit 13 at the input stage of the converter, high input impedance can be achieved.

【0028】[0028]

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。1ビットD/A
変換器に供給する基準電圧を可変とし、入力電圧に応じ
て基準電圧を変化させることにより、消費電力が小さ
く、低コストであり、また、入力段に電圧保持回路を設
けることにより、高入力インピーダンスである高精度Σ
ΔA/D変換器を実現できる。
As is apparent from the above description,
The present invention has the following effects. 1-bit D / A
The reference voltage supplied to the converter is variable, and the reference voltage is changed according to the input voltage, resulting in low power consumption and low cost, and by providing a voltage holding circuit in the input stage, high input impedance High precision Σ
A ΔA / D converter can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る高精度ΣΔA/D変換器の第1の
実施例を示す構成ブロック図である。
FIG. 1 is a configuration block diagram showing a first embodiment of a high precision ΣΔ A / D converter according to the present invention.

【図2】本発明に係る高精度ΣΔA/D変換器の第2の
実施例を示す構成ブロック図である。
FIG. 2 is a configuration block diagram showing a second embodiment of the high precision ΣΔ A / D converter according to the present invention.

【図3】本発明に係る高精度ΣΔA/D変換器の第3の
実施例を示す構成ブロック図である。
FIG. 3 is a configuration block diagram showing a third embodiment of the high precision ΣΔ A / D converter according to the present invention.

【図4】図3に示す第3に実施例の詳細を示す回路図で
ある。
FIG. 4 is a circuit diagram showing details of a third embodiment shown in FIG.

【図5】スイッチ制御回路の出力等の出力タイミングを
示すタイミング図である。
FIG. 5 is a timing diagram showing output timings of outputs and the like of a switch control circuit.

【図6】スイッチ回路の切り換え状態による回路の接続
関係を示す回路図である。
FIG. 6 is a circuit diagram showing a circuit connection relationship depending on a switching state of a switch circuit.

【図7】従来の高精度ΣΔA/D変換器の一例を示す構
成ブロック図である。
FIG. 7 is a configuration block diagram showing an example of a conventional high precision ΣΔ A / D converter.

【図8】2次のΣΔA/D変換器とした場合の詳細を示
す構成ブロック図である。
FIG. 8 is a configuration block diagram showing details of a second-order ΣΔ A / D converter.

【符号の説明】[Explanation of symbols]

1 マルチプレクサ 2,15,22 可変利得増幅器 3 ΣΔA/D変換器 4,6,11,14,17 減算器 5,7,12,16,19 積分器 8 1ビットA/D変換器 9,21 1ビットD/A変換器 10,10a,43 基準電圧発生回路 13 電圧保持回路 18 増幅器 20 加算器 23,24,26,29,30,31,33,38,4
0 スイッチ回路 25a,25b 可変容量 28a,28b,32a,32b,35a,35b,3
9a,39b,39c,39d 容量 27,34,41 差動入出力増幅器 36 比較器 37 フリップフロップ回路 42 スイッチ制御回路
1 Multiplexer 2,15,22 Variable gain amplifier 3 ΣΔ A / D converter 4,6,11,14,17 Subtractor 5,7,12,16,19 Integrator 8 1-bit A / D converter 9,21 1 Bit D / A converter 10, 10a, 43 Reference voltage generating circuit 13 Voltage holding circuit 18 Amplifier 20 Adder 23, 24, 26, 29, 30, 31, 31, 33, 38, 4
0 switch circuit 25a, 25b variable capacitance 28a, 28b, 32a, 32b, 35a, 35b, 3
9a, 39b, 39c, 39d Capacitance 27, 34, 41 Differential input / output amplifier 36 Comparator 37 Flip-flop circuit 42 Switch control circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】ΣΔA/D変換器において、 アナログ入力が一方の入力に接続される減算器と、 この減算器の出力が接続される積分器と、 この積分器の出力が接続されると共にディジタル出力を
出力する1ビットA/D変換器と、 この1ビットA/D変換器の出力が接続され、出力が前
記減算器に他方の入力に接続される1ビットD/A変換
器と、 この1ビットD/A変換器に基準電圧を供給する可変基
準電圧発生回路とを備えたことを特徴とする高精度ΣΔ
A/D変換器。
1. In a ΣΔ A / D converter, a subtractor whose analog input is connected to one input, an integrator to which the output of this subtractor is connected, and an output of this integrator are connected and a digital A 1-bit A / D converter that outputs an output; a 1-bit D / A converter to which the output of the 1-bit A / D converter is connected and whose output is connected to the other input of the subtractor; High precision ΣΔ characterized by comprising a variable reference voltage generating circuit for supplying a reference voltage to a 1-bit D / A converter
A / D converter.
【請求項2】ΣΔA/D変換器において、 アナログ入力が接続される電圧保持回路と、 この電圧保持回路の出力が一方の入力に接続される減算
器と、 この減算器の出力が接続される第1の可変利得増幅器
と、 出力が前記減算器の他方の入力に接続される第2の可変
利得増幅器と、 前記第1の可変利得増幅器の出力が接続される積分器
と、 この積分器の出力が接続されると共にディジタル出力を
出力する1ビットA/D変換器と、 前記1ビットA/D変換器の出力が接続され、出力が前
記第2の可変利得増幅器に接続される1ビットD/A変
換器とを備えたことを特徴とする高精度ΣΔA/D変換
器。
2. In a ΣΔ A / D converter, a voltage holding circuit to which an analog input is connected, a subtractor to which the output of this voltage holding circuit is connected to one input, and an output of this subtractor are connected. A first variable gain amplifier, a second variable gain amplifier whose output is connected to the other input of the subtractor, an integrator to which the output of the first variable gain amplifier is connected, A 1-bit A / D converter connected to the output and outputting a digital output, and a 1-bit D / D converter connected to the output of the 1-bit A / D converter and connected to the second variable gain amplifier A high-accuracy ΣΔA / D converter characterized by including an A / A converter.
JP32652092A 1992-12-07 1992-12-07 High precision sigma delta a/d converter Pending JPH06177769A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32652092A JPH06177769A (en) 1992-12-07 1992-12-07 High precision sigma delta a/d converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32652092A JPH06177769A (en) 1992-12-07 1992-12-07 High precision sigma delta a/d converter

Publications (1)

Publication Number Publication Date
JPH06177769A true JPH06177769A (en) 1994-06-24

Family

ID=18188752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32652092A Pending JPH06177769A (en) 1992-12-07 1992-12-07 High precision sigma delta a/d converter

Country Status (1)

Country Link
JP (1) JPH06177769A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100514332B1 (en) * 1997-07-02 2005-12-12 소니 가부시끼 가이샤 Sigma-delta modulation circuit
JP2006041992A (en) * 2004-07-28 2006-02-09 Renesas Technology Corp Semiconductor integrated circuit incorporating a/d conversion circuit and communication purpose semiconductor integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100514332B1 (en) * 1997-07-02 2005-12-12 소니 가부시끼 가이샤 Sigma-delta modulation circuit
JP2006041992A (en) * 2004-07-28 2006-02-09 Renesas Technology Corp Semiconductor integrated circuit incorporating a/d conversion circuit and communication purpose semiconductor integrated circuit

Similar Documents

Publication Publication Date Title
JP3143567B2 (en) Delta-sigma modulator
US6967611B2 (en) Optimized reference voltage generation using switched capacitor scaling for data converters
EP1317068B1 (en) Incremental-delta analogue to digital conversion
US20080238743A1 (en) Dither circuit and analog digital converter having dither circuit
CN103380569A (en) DC offset compensation
US7164378B2 (en) Analog-to-digital converter with reduced average input current and reduced average reference current
US4926178A (en) Delta modulator with integrator having positive feedback
CN108964664B (en) Self-oscillating multi-slope converter and method for converting capacitance into digital signal
US9419643B2 (en) Delta sigma modulator
JP2009260605A (en) DeltaSigma MODULATOR AND DeltaSigma TYPE A/D CONVERTER
US6489906B2 (en) ΔΣ type A/D converter
US20020140591A1 (en) Sigma-delta A/D converter
CN111342840A (en) Precision current-to-digital converter
US8051711B2 (en) Electronic circuit for measuring a physical parameter supplying an analogue measurement signal dependent upon the supply voltage
JPWO2020075552A1 (en) Switched capacitor amplifier and AD converter
WO2017208635A1 (en) A/d converter
JPH06177769A (en) High precision sigma delta a/d converter
EP0474567B1 (en) Interpolating analog-digital converter
KR20130054588A (en) Sigma-delta analog-digital converter using analog reset circuit for improving the sampling accuracy
JP3731334B2 (en) Modulator and oversampled A / D converter
JP3407851B2 (en) Delta-sigma D / A converter with PWM circuit / weighting circuit combination
JP3113527B2 (en) A / D converter
EP1413057B1 (en) Switched capacitor pipeline ad-converter
JP2004194201A (en) Integrated circuit and a/d conversion circuit
JPH03119829A (en) D/a converter