JPH0612237A - 整数上の乗算回路 - Google Patents
整数上の乗算回路Info
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- JPH0612237A JPH0612237A JP4167084A JP16708492A JPH0612237A JP H0612237 A JPH0612237 A JP H0612237A JP 4167084 A JP4167084 A JP 4167084A JP 16708492 A JP16708492 A JP 16708492A JP H0612237 A JPH0612237 A JP H0612237A
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- integer
- output
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- multiplier
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Abstract
(57)【要約】 （修正有）
【目的】乗算回路で大きな桁数の入力値を分割して演算
する場合に、小さな桁数の乗算器を用いて桁上がりを考
慮した効率的な回路を提供する。 【構成】整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算するｍビツト×ｍビツトの乗算器Ｂ
１０〜Ｂ１３と、上位桁の乗算器の出力の下位ｍビツト
と、同じ桁の乗算器の出力の上位ｍビツトと、前回のク
ロツク時の１つ下位桁のキヤリー付きｍビツトフルアダ
ーの出力と、前回のクロツク時の２つ下位桁のキヤリー
付きｍビツトフルアダーのキヤリービツトとを加算する
キヤリー付き３入力ｍビツトフルアダー＋１０〜＋１３
と、２つのキヤリー付きｍビツトフルアダー間につなが
れるｍ＋１ビツトのレジスタＲ１０〜Ｒ１３とを備え、
各クロツク後の最終段のｍ＋１ビツトのレジスタの内容
を乗算結果Ａ・Ｂの上位桁からの出力とする。
する場合に、小さな桁数の乗算器を用いて桁上がりを考
慮した効率的な回路を提供する。 【構成】整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算するｍビツト×ｍビツトの乗算器Ｂ
１０〜Ｂ１３と、上位桁の乗算器の出力の下位ｍビツト
と、同じ桁の乗算器の出力の上位ｍビツトと、前回のク
ロツク時の１つ下位桁のキヤリー付きｍビツトフルアダ
ーの出力と、前回のクロツク時の２つ下位桁のキヤリー
付きｍビツトフルアダーのキヤリービツトとを加算する
キヤリー付き３入力ｍビツトフルアダー＋１０〜＋１３
と、２つのキヤリー付きｍビツトフルアダー間につなが
れるｍ＋１ビツトのレジスタＲ１０〜Ｒ１３とを備え、
各クロツク後の最終段のｍ＋１ビツトのレジスタの内容
を乗算結果Ａ・Ｂの上位桁からの出力とする。
Description
【０００１】
【産業上の利用分野】本発明は整数上の乗算回路に関
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路及びその方法に関するものである。本発明
は、大きな桁数の乗算を必要とするＲＳＡ暗号（池野信
一，小山謙二：“現代暗号学”，電子情報通信学会，１
９８６，６章）のような暗号化技術をはじめとして多く
の整数演算に利用することができる。
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路及びその方法に関するものである。本発明
は、大きな桁数の乗算を必要とするＲＳＡ暗号（池野信
一，小山謙二：“現代暗号学”，電子情報通信学会，１
９８６，６章）のような暗号化技術をはじめとして多く
の整数演算に利用することができる。
【０００２】
【従来の技術】ゲートアレイの設計や基板設計におい
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
【０００３】また、入力値を所定ビツト毎に分割して複
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，岩垂好裕，今井秀樹：
“符号理論”，昭晃堂，１９７３，４章）のような桁上
がりのない演算系では、図３のような回路によつて乗算
が行われることが知られている。図３中、＊Ｂi はＢ i
（ｉ＝０，…，ｎ−１）を乗数としたｍビツト＊ｍビツ
トのガロア体上の乗算器、ＥＸはｍビツトのＥＸＯＲ、
ｒはｍビツトのレジスタである。
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，岩垂好裕，今井秀樹：
“符号理論”，昭晃堂，１９７３，４章）のような桁上
がりのない演算系では、図３のような回路によつて乗算
が行われることが知られている。図３中、＊Ｂi はＢ i
（ｉ＝０，…，ｎ−１）を乗数としたｍビツト＊ｍビツ
トのガロア体上の乗算器、ＥＸはｍビツトのＥＸＯＲ、
ｒはｍビツトのレジスタである。
【０００４】しかし、整数上の乗算では、図２のような
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
【０００５】
【発明が解決しようとしている課題】本発明は、上述の
欠点を除去し、乗算回路において大きな桁数の入力値を
分割して演算する場合に、小さな桁数の乗算器を用いて
桁上がりを考慮した効率的な整数上の乗算回路を提供す
ることを目的とする。
欠点を除去し、乗算回路において大きな桁数の入力値を
分割して演算する場合に、小さな桁数の乗算器を用いて
桁上がりを考慮した効率的な整数上の乗算回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算する前記整数Ａに対して並列につなが
れるｍビツト×ｍビツトの乗算器と、上位桁の該乗算器
の出力の下位ｍビツトと、同じ桁の該乗算器の出力の上
位ｍビツトと、前回のクロツク時の１つ下位桁のキヤリ
ー付きｍビツトフルアダーの出力と、前回のクロツク時
の２つ下位桁のキヤリー付きｍビツトフルアダーのキヤ
リービツトとを加算する前記キヤリー付き３入力ｍビツ
トフルアダーと、前記キヤリー付きｍビツトフルアダー
のｍ＋１ビツトの出力を同時に入出力する、２つの前記
キヤリー付きｍビツトフルアダー間につながれるｍ＋１
ビツトのレジスタとを備え、各クロツク後の最終段の前
記ｍ＋１ビツトのレジスタの内容を乗算結果Ａ・Ｂの上
位桁からの出力とする。
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算する前記整数Ａに対して並列につなが
れるｍビツト×ｍビツトの乗算器と、上位桁の該乗算器
の出力の下位ｍビツトと、同じ桁の該乗算器の出力の上
位ｍビツトと、前回のクロツク時の１つ下位桁のキヤリ
ー付きｍビツトフルアダーの出力と、前回のクロツク時
の２つ下位桁のキヤリー付きｍビツトフルアダーのキヤ
リービツトとを加算する前記キヤリー付き３入力ｍビツ
トフルアダーと、前記キヤリー付きｍビツトフルアダー
のｍ＋１ビツトの出力を同時に入出力する、２つの前記
キヤリー付きｍビツトフルアダー間につながれるｍ＋１
ビツトのレジスタとを備え、各クロツク後の最終段の前
記ｍ＋１ビツトのレジスタの内容を乗算結果Ａ・Ｂの上
位桁からの出力とする。
【０００７】ここで、整数Ｂの最下位桁のｍビツトを乗
算する前記ｍビツト×ｍビツトの乗算器の下位ｍビツト
に対応する前記キヤリー付き３入力ｍビツトフルアダー
が、削除される。また、前記キヤリー付き３入力ｍビツ
トフルアダーは、複数の２入力フルアダーまたはハーフ
アダーによつて実現される。また、前記ｍ＋１ビツトの
レジスタは、任意の数の領域を有するメモリである。
算する前記ｍビツト×ｍビツトの乗算器の下位ｍビツト
に対応する前記キヤリー付き３入力ｍビツトフルアダー
が、削除される。また、前記キヤリー付き３入力ｍビツ
トフルアダーは、複数の２入力フルアダーまたはハーフ
アダーによつて実現される。また、前記ｍ＋１ビツトの
レジスタは、任意の数の領域を有するメモリである。
【０００８】又、本発明の整数上の乗算回路は、ｈ，ｎ
を正の整数とする場合に、ｎビツトの整数Ａとｈビツト
の整数Ｂとの乗算を行う整数上の乗算回路であつて、整
数Ａが１ビツト毎にｎクロツクに分けて上位桁から入力
され、該整数Ａの各１ビツトに整数Ｂの所定の１ビツト
を乗算する前記整数Ａに対して並列につながれる１ビツ
ト×１ビツトの乗算器と、該乗算器の出力と、前回のク
ロツク時の１つ下位桁のキヤリー付き１ビツトフルアダ
ーの出力と、前回のクロツク時の２つ下位桁のキヤリー
付き１ビツトフルアダーのキヤリービツトとを加算する
前記キヤリー付き１ビツトフルアダーと、 前記キヤリ
ー付き１ビツトフルアダーの２ビツトの出力を同時に入
出力する、２つの前記キヤリー付き１ビツトフルアダー
間につながれる２ビツトのレジスタとを備え、各クロツ
ク後の最終段の前記２ビツトのレジスタの内容を乗算結
果Ａ・Ｂの上位桁からの出力とする。
を正の整数とする場合に、ｎビツトの整数Ａとｈビツト
の整数Ｂとの乗算を行う整数上の乗算回路であつて、整
数Ａが１ビツト毎にｎクロツクに分けて上位桁から入力
され、該整数Ａの各１ビツトに整数Ｂの所定の１ビツト
を乗算する前記整数Ａに対して並列につながれる１ビツ
ト×１ビツトの乗算器と、該乗算器の出力と、前回のク
ロツク時の１つ下位桁のキヤリー付き１ビツトフルアダ
ーの出力と、前回のクロツク時の２つ下位桁のキヤリー
付き１ビツトフルアダーのキヤリービツトとを加算する
前記キヤリー付き１ビツトフルアダーと、 前記キヤリ
ー付き１ビツトフルアダーの２ビツトの出力を同時に入
出力する、２つの前記キヤリー付き１ビツトフルアダー
間につながれる２ビツトのレジスタとを備え、各クロツ
ク後の最終段の前記２ビツトのレジスタの内容を乗算結
果Ａ・Ｂの上位桁からの出力とする。
【０００９】ここで、整数Ｂの最下位桁の１ビツトを乗
算する前記１ビツト×１ビツトの乗算器の下位ビツトに
対応する前記１ビツトフルアダーが、削除される。ま
た、前記キヤリー付き１ビツトフルアダーは、複数の２
入力フルアダーまたはハーフアダーによつて実現され
る。また、前記２ビツトのレジスタは、任意の数の領域
を有するメモリである。
算する前記１ビツト×１ビツトの乗算器の下位ビツトに
対応する前記１ビツトフルアダーが、削除される。ま
た、前記キヤリー付き１ビツトフルアダーは、複数の２
入力フルアダーまたはハーフアダーによつて実現され
る。また、前記２ビツトのレジスタは、任意の数の領域
を有するメモリである。
【００１０】
【実施例】本実施例ではｎ・ｍビツトの整数Ａとｈ・ｍ
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
【００１１】整数Ａ，Ｂを各々ｍビツト毎にｎ分割する
と、次のように表せる。
と、次のように表せる。
【００１２】Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
【００１３】
【数１】 ここでは、一般性を失うことはないので、ｎ＝４の場合
を考える。
を考える。
【００１４】
【数２】 Ａ・Ｂ＝Ａ3 ・（Ｂ3 ・Ｘ6 ＋Ｂ2 ・Ｘ5 ＋Ｂ1 ・Ｘ4 ＋Ｂ0 ・Ｘ3 ） ＋Ａ2 ・（Ｂ3 ・Ｘ5 ＋Ｂ2 ・Ｘ4 ＋Ｂ1 ・Ｘ3 ＋Ｂ0 ・Ｘ2 ） ＋Ａ1 ・（Ｂ3 ・Ｘ4 ＋Ｂ2 ・Ｘ3 ＋Ｂ1 ・Ｘ2 ＋Ｂ0 ・Ｘ） ＋Ａ0 ・（Ｂ3 ・Ｘ3 ＋Ｂ2 ・Ｘ2 ＋Ｂ1 ・Ｘ＋Ｂ0 ） ＝Ｃ6 ・Ｘ6 ＋Ｃ5 ・Ｘ5 ＋Ｃ4 ・Ｘ4 ＋Ｃ3 ・Ｘ3 ＋Ｃ2 ・Ｘ2 ＋Ｃ1 ・Ｘ＋Ｃ0 ＝Ｃ7'Ｘ7 ＋Ｃ6'Ｘ6 ＋Ｃ5'Ｘ5 ＋Ｃ4'Ｘ4 ＋Ｃ3'Ｘ3 ＋Ｃ2'Ｘ2 ＋Ｃ1'Ｘ＋Ｃ0' Ｃi'＝ｕｐ（Ｃi-1 ）＋ｄｏｗｎ（Ｃi ） （実施例１）これを、図１のような回路で乗算器を構成
する。図１はｍ×ｍビツトの乗算ａ・ｂ＝ｃを実行する
乗算器４個（×Ｂ10〜×Ｂ13）と、３入力のｍビツトの
キヤリー付きフルアダー４個（＋10〜＋13）と、ｍ＋１
ビツトのレジスタ４個（Ｒ10〜Ｒ13）から構成される。
図１において各レジスタの初期状態はオール“０”とす
る。
する。図１はｍ×ｍビツトの乗算ａ・ｂ＝ｃを実行する
乗算器４個（×Ｂ10〜×Ｂ13）と、３入力のｍビツトの
キヤリー付きフルアダー４個（＋10〜＋13）と、ｍ＋１
ビツトのレジスタ４個（Ｒ10〜Ｒ13）から構成される。
図１において各レジスタの初期状態はオール“０”とす
る。
【００１５】最初のクロツクでＡ3 が入力されると、
式の各項の係数Ａ3 ・Ｂi （ｉ＝３，…，０）が各乗算
器から出力される。乗算器から出力されるＡ3 ・Ｂi は
２ｍビツトの出力（２2m＝Ｘ2 桁分の出力）であるの
で、右の乗算器（Ｂ1i）の下位ｍビツトと左の乗算器
（Ｂ1i-1）の上位ｍビツトは同じ桁の出力となる。従つ
て、図１に示すフルアダー（＋1i-1）において、その左
右の乗算器の上位ｍビツトと下位ｍビツトとを同時に加
え、加算結果を各レジスタ（Ｒ1i）に入力し、Ｘ桁毎の
演算結果を格納する。
式の各項の係数Ａ3 ・Ｂi （ｉ＝３，…，０）が各乗算
器から出力される。乗算器から出力されるＡ3 ・Ｂi は
２ｍビツトの出力（２2m＝Ｘ2 桁分の出力）であるの
で、右の乗算器（Ｂ1i）の下位ｍビツトと左の乗算器
（Ｂ1i-1）の上位ｍビツトは同じ桁の出力となる。従つ
て、図１に示すフルアダー（＋1i-1）において、その左
右の乗算器の上位ｍビツトと下位ｍビツトとを同時に加
え、加算結果を各レジスタ（Ｒ1i）に入力し、Ｘ桁毎の
演算結果を格納する。
【００１６】これを上の式のように、上位ｍビツトを
up( Ｃi-1 ）、下位ｍビツトをdown( Ｃi ）と表す。従
つて、式に示されるＡ・Ｂの最上位桁であるＸ7 の係
数Ｃ 7'が右端のフルアダー（＋13）を通つて出力され
る。このとき、上位と下位のｍビツトの和に桁上がりが
あれば各レジスタのｍ＋１ビツト目は、その桁上がりビ
ツトを格納することになる。この桁上がりを意味するｍ
＋１ビツト目は右隣のレジスタの最下位ビツトと同じ桁
である。
up( Ｃi-1 ）、下位ｍビツトをdown( Ｃi ）と表す。従
つて、式に示されるＡ・Ｂの最上位桁であるＸ7 の係
数Ｃ 7'が右端のフルアダー（＋13）を通つて出力され
る。このとき、上位と下位のｍビツトの和に桁上がりが
あれば各レジスタのｍ＋１ビツト目は、その桁上がりビ
ツトを格納することになる。この桁上がりを意味するｍ
＋１ビツト目は右隣のレジスタの最下位ビツトと同じ桁
である。
【００１７】次のクロツクでＡ2 が入力されたとき、図
１の右端のフルアダー（＋13）では右端の乗算器出力の
Ａ2 ・Ｂ3 の上位ｍビツトと左隣のレジスタＲ13の加算
が行われ、式のＸ6 の係数Ｃ6'が出力される。そのと
き、他のフルアダー（＋10〜＋12）では、前述の左右の
乗算器の上位と下位のｍビツト出力と、そのフルアダー
の左隣にあるレジスタの下位ｍビツト出力の和が演算さ
れ、その出力は各々右隣のレジスタに入力される。
１の右端のフルアダー（＋13）では右端の乗算器出力の
Ａ2 ・Ｂ3 の上位ｍビツトと左隣のレジスタＲ13の加算
が行われ、式のＸ6 の係数Ｃ6'が出力される。そのと
き、他のフルアダー（＋10〜＋12）では、前述の左右の
乗算器の上位と下位のｍビツト出力と、そのフルアダー
の左隣にあるレジスタの下位ｍビツト出力の和が演算さ
れ、その出力は各々右隣のレジスタに入力される。
【００１８】更に、２つ左隣のレジスタのｍ＋１ビツト
目をキヤリーとしてフルアダーに加える。これによつ
て、式と式との各項の係数の和が計算されたことに
なる。ここで、レジスタと乗算器からの出力は各々ｍビ
ツトであるので、２桁の桁上がりが考えられ、フルアダ
ーからの出力を格納するレジスタのビツト数はｍ＋２ビ
ツト必要になる。
目をキヤリーとしてフルアダーに加える。これによつ
て、式と式との各項の係数の和が計算されたことに
なる。ここで、レジスタと乗算器からの出力は各々ｍビ
ツトであるので、２桁の桁上がりが考えられ、フルアダ
ーからの出力を格納するレジスタのビツト数はｍ＋２ビ
ツト必要になる。
【００１９】次のクロツクでＡ1 が入力されたとき、右
端のフルアダー（＋13）からはＸ5の係数Ｃ5'が出力さ
れる。このとき、各フルアダーには左隣のレジスタの下
位２ビツトと同じ桁である２つ左隣のレジスタの上位２
ビツトがキヤリーとして入力され、各フルアダーは加算
を実行してｍ＋２ビツトの出力を行う。
端のフルアダー（＋13）からはＸ5の係数Ｃ5'が出力さ
れる。このとき、各フルアダーには左隣のレジスタの下
位２ビツトと同じ桁である２つ左隣のレジスタの上位２
ビツトがキヤリーとして入力され、各フルアダーは加算
を実行してｍ＋２ビツトの出力を行う。
【００２０】次のクロツクで最後の入力Ａ0 が入力され
たとき、右端のフルアダー（＋13）からはＸ4 の係数で
あるＣ4'が出力され、各フルアダーではＸ3 〜Ｘ0 に対
する係数Ｃ3'〜Ｃ0'が演算されて、各レジスタに格納さ
れる。
たとき、右端のフルアダー（＋13）からはＸ4 の係数で
あるＣ4'が出力され、各フルアダーではＸ3 〜Ｘ0 に対
する係数Ｃ3'〜Ｃ0'が演算されて、各レジスタに格納さ
れる。
【００２１】以後、“０”を４クロツク入力し同じ動作
を繰り返すことによつて、各レジスタの中の値Ｃ3'〜Ｃ
0'が右端のフルアダー（＋13）から順次出力され、乗算
結果の全てが出力される。これによつてＡの値が分割入
力されるときＡ・Ｂの演算が効率的に行われる。
を繰り返すことによつて、各レジスタの中の値Ｃ3'〜Ｃ
0'が右端のフルアダー（＋13）から順次出力され、乗算
結果の全てが出力される。これによつてＡの値が分割入
力されるときＡ・Ｂの演算が効率的に行われる。
【００２２】
【他の実施例】次に、図２のような回路で乗算器を構成
する。図２はＡi ，Ｂi （ｉ＝ｎ−１，…，０）が１ビ
ツト単位のときの乗算回路である。図２は１×１ビツト
の乗算器４個（×Ｂ20〜×Ｂ23）と、１ビツトのキヤリ
ー付きフルアダー４個（＋20〜＋23）と、２ビツトのレ
ジスタ４個（Ｒ20〜Ｒ23）から構成される。図２におい
て各レジスタの初期状態をオール“０”とする。
する。図２はＡi ，Ｂi （ｉ＝ｎ−１，…，０）が１ビ
ツト単位のときの乗算回路である。図２は１×１ビツト
の乗算器４個（×Ｂ20〜×Ｂ23）と、１ビツトのキヤリ
ー付きフルアダー４個（＋20〜＋23）と、２ビツトのレ
ジスタ４個（Ｒ20〜Ｒ23）から構成される。図２におい
て各レジスタの初期状態をオール“０”とする。
【００２３】最初のクロツクでＡ3 が入力されると、
式の各項の係数Ａ3 ・Ｂi （ｉ＝３，…，０）が各乗算
器から出力され、各フルアダーを通して各々のレジスタ
に格納される。
式の各項の係数Ａ3 ・Ｂi （ｉ＝３，…，０）が各乗算
器から出力され、各フルアダーを通して各々のレジスタ
に格納される。
【００２４】次のクロツクでＡ2 が入力されたとき、Ａ
・Ｂの最上位桁であるＸ6 の係数Ｃ 6 （＝Ａ3 ・Ｂ3 ）
が右端のレジスタＲ23からフルアダー（＋23）を通して
出力される。そのとき、他のフルアダー（＋20〜＋22）
ではそのフルアダーの左端にあるレジスタ出力Ａ3 ・Ｂ
i-1 （ｉ＝３，…，０）と乗算器からの出力Ａ2 ・Ｂ i
（ｉ＝３，…，０）の和である（Ａ3 ・Ｂi-1 ＋Ａ2 ・
Ｂi ）（ｉ＝３，…，０）が演算され、その出力は各々
右隣のレジスタに入力される。
・Ｂの最上位桁であるＸ6 の係数Ｃ 6 （＝Ａ3 ・Ｂ3 ）
が右端のレジスタＲ23からフルアダー（＋23）を通して
出力される。そのとき、他のフルアダー（＋20〜＋22）
ではそのフルアダーの左端にあるレジスタ出力Ａ3 ・Ｂ
i-1 （ｉ＝３，…，０）と乗算器からの出力Ａ2 ・Ｂ i
（ｉ＝３，…，０）の和である（Ａ3 ・Ｂi-1 ＋Ａ2 ・
Ｂi ）（ｉ＝３，…，０）が演算され、その出力は各々
右隣のレジスタに入力される。
【００２５】これは、上式において式と式の各項の
係数の和を計算することを意味する。ただし、Ｂi （ｉ
＝−１，…，−ｎ）は常に“０”とする。ここで、Ａ3
・Ｂ i-1 ，Ａ2 ・Ｂi の各項は、各々１ビツトであるの
でフルアダーからの出力は桁上がりがあれば２ビツトに
なる。従つて、各レジスタは２ビツト必要になる。レジ
スタの各ビツトは桁を意味し、各レジスタの上位ビツト
は右隣のレジスタの下位ビツトと同じ桁になる。
係数の和を計算することを意味する。ただし、Ｂi （ｉ
＝−１，…，−ｎ）は常に“０”とする。ここで、Ａ3
・Ｂ i-1 ，Ａ2 ・Ｂi の各項は、各々１ビツトであるの
でフルアダーからの出力は桁上がりがあれば２ビツトに
なる。従つて、各レジスタは２ビツト必要になる。レジ
スタの各ビツトは桁を意味し、各レジスタの上位ビツト
は右隣のレジスタの下位ビツトと同じ桁になる。
【００２６】次のクロツクでＡ1 が入力されたとき、図
２の回路の右端のフルアダー（＋23）からはＸ5 の係数
に当たるＣ5 （＝Ａ3 ・Ｂ2 ＋Ａ2 ・Ｂ3 ）が出力され
る。このとき、Ｃ5 の最下位ビツトと同じ桁である２つ
左隣のレジスタＲ22の上位ビツトも加算されて出力され
る。このとき、他のフルアダーは左隣のレジスタからの
１ビツト出力と乗算器からの１ビツト出力の他に、２つ
左隣のレジスタから桁上がり出力である最上位ビツトを
キヤリーとして加えることによつて、２ビツトの出力を
行う。これによつて、上の〜式までの各項の係数を
加えたことになる。
２の回路の右端のフルアダー（＋23）からはＸ5 の係数
に当たるＣ5 （＝Ａ3 ・Ｂ2 ＋Ａ2 ・Ｂ3 ）が出力され
る。このとき、Ｃ5 の最下位ビツトと同じ桁である２つ
左隣のレジスタＲ22の上位ビツトも加算されて出力され
る。このとき、他のフルアダーは左隣のレジスタからの
１ビツト出力と乗算器からの１ビツト出力の他に、２つ
左隣のレジスタから桁上がり出力である最上位ビツトを
キヤリーとして加えることによつて、２ビツトの出力を
行う。これによつて、上の〜式までの各項の係数を
加えたことになる。
【００２７】次のクロツクで最後の入力Ａ0 が入力され
たとき、同様に右端のフルアダー（＋23）からＸ4 の係
数であるＣ4 が出力され、各乗算器では上の式の各項
の係数Ａ0 ・Ｂi （ｉ＝３，…，０）が出力される。そ
の出力を受けて、各フルアダー（＋23〜＋20）ではＸ3
〜Ｘ0 に対する係数Ｃ3 〜Ｃ0 が演算され、各レジスタ
に格納される。
たとき、同様に右端のフルアダー（＋23）からＸ4 の係
数であるＣ4 が出力され、各乗算器では上の式の各項
の係数Ａ0 ・Ｂi （ｉ＝３，…，０）が出力される。そ
の出力を受けて、各フルアダー（＋23〜＋20）ではＸ3
〜Ｘ0 に対する係数Ｃ3 〜Ｃ0 が演算され、各レジスタ
に格納される。
【００２８】以後、“０”を４クロツク入力し同じ動作
を繰り返すことによつて、各レジスタの中の値Ｃ3 〜Ｃ
0 が右端のフルアダー（＋23）から順次出力され、乗算
結果の全てが出力される。これによつてＡの値が分割入
力されるときのＡ・Ｂの演算が効率的に行われる。
を繰り返すことによつて、各レジスタの中の値Ｃ3 〜Ｃ
0 が右端のフルアダー（＋23）から順次出力され、乗算
結果の全てが出力される。これによつてＡの値が分割入
力されるときのＡ・Ｂの演算が効率的に行われる。
【００２９】以上によつて、入力値がｍビツト毎にｎ分
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いてｎ・ｍビツトの乗算回路が効率的に実現できる
ことが示せた。ｎ≠４の場合、更にｎ≠ｈの場合にも、
同様の回路で乗算が実行できることは明かである。
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いてｎ・ｍビツトの乗算回路が効率的に実現できる
ことが示せた。ｎ≠４の場合、更にｎ≠ｈの場合にも、
同様の回路で乗算が実行できることは明かである。
【００３０】尚、図１においてビツトのキヤリーを持つ
３入力のｍビツトフルアダーは複数の２入力フルアダー
とハーフアダーの組合せによつて実現できることも明か
である。また、図１，２において右端のフルアダーとレ
ジスタを省いたり、更に右端にフルアダーとレジスタを
付け加えても同様の乗算器が構成できるのは明かであ
る。また、図２は１×１ビツトの乗算であるので、乗算
器出力からの桁の重複がなく、図１の回路に比べてより
簡単な回路構成でよい。また、図１，２のような同一の
演算素子の繰り返しによる構成はＶＬＳＩ等の大規模回
路を構成しやすいという利点もある。
３入力のｍビツトフルアダーは複数の２入力フルアダー
とハーフアダーの組合せによつて実現できることも明か
である。また、図１，２において右端のフルアダーとレ
ジスタを省いたり、更に右端にフルアダーとレジスタを
付け加えても同様の乗算器が構成できるのは明かであ
る。また、図２は１×１ビツトの乗算であるので、乗算
器出力からの桁の重複がなく、図１の回路に比べてより
簡単な回路構成でよい。また、図１，２のような同一の
演算素子の繰り返しによる構成はＶＬＳＩ等の大規模回
路を構成しやすいという利点もある。
【００３１】更に、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器から成る装置に適
用しても良い。また、本発明はシステム或は装置にプロ
グラムを供給することによつて達成される場合にも適用
できることは言うまでもない。
るシステムに適用しても、１つの機器から成る装置に適
用しても良い。また、本発明はシステム或は装置にプロ
グラムを供給することによつて達成される場合にも適用
できることは言うまでもない。
【００３２】
【発明の効果】本発明により、乗算回路において大きな
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した効率的な整数上の乗
算回路を提供できる。
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した効率的な整数上の乗
算回路を提供できる。
【図１】第１実施例の整数上の乗算回路を示す図であ
る。
る。
【図２】他の実施例の整数上の乗算回路を示す図であ
る。
る。
【図３】公知のガロア体上の多項項の乗算回路を示す図
である。
である。
Ｒ10〜Ｒ13…２ｍ＋１ビツトレジスタ、Ｒ20〜Ｒ23…２
ビツトレジスタ、＋10〜＋13…キヤリー付き３入力ｍビ
ツトフルアダー、＋20〜＋23…キヤリー付き１ビツトフ
ルアダー、×Ｂ1i…Ｂi （ｉ＝０…ｎ−１）を乗数とし
たｍビツト×ｍビツトの整数上の乗算器、×Ｂ2i…Ｂi
（ｉ＝０…ｎ−１）を乗数とした１ビツト×１ビツトの
整数上の乗算器、＊Ｂi …Ｂi （ｉ＝０…ｎ−１）を乗
数としたｍビツト＊ｍビツトのガロア体上の乗算器、Ｅ
Ｘ…ｍビツトのＥＸＯＲ、ｒ…ｍビツトレジスタ
ビツトレジスタ、＋10〜＋13…キヤリー付き３入力ｍビ
ツトフルアダー、＋20〜＋23…キヤリー付き１ビツトフ
ルアダー、×Ｂ1i…Ｂi （ｉ＝０…ｎ−１）を乗数とし
たｍビツト×ｍビツトの整数上の乗算器、×Ｂ2i…Ｂi
（ｉ＝０…ｎ−１）を乗数とした１ビツト×１ビツトの
整数上の乗算器、＊Ｂi …Ｂi （ｉ＝０…ｎ−１）を乗
数としたｍビツト＊ｍビツトのガロア体上の乗算器、Ｅ
Ｘ…ｍビツトのＥＸＯＲ、ｒ…ｍビツトレジスタ
Claims (8)
- 【請求項１】 ｈ，ｍ，ｎを正の整数とする場合に、
（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツトの整数Ｂ
との乗算を行う整数上の乗算回路であつて、 整数Ａがｍビツト毎にｎクロツクに分けて上位桁から入
力され、該整数Ａの各ｍビツトに整数Ｂの所定のｍビツ
トを乗算する前記整数Ａに対して並列につながれるｍビ
ツト×ｍビツトの乗算器と、 上位桁の該乗算器の出力の下位ｍビツトと、同じ桁の該
乗算器の出力の上位ｍビツトと、前回のクロツク時の１
つ下位桁のキヤリー付きｍビツトフルアダーの出力と、
前回のクロツク時の２つ下位桁のキヤリー付きｍビツト
フルアダーのキヤリービツトとを加算する前記キヤリー
付き３入力ｍビツトフルアダーと、 前記キヤリー付きｍビツトフルアダーのｍ＋１ビツトの
出力を同時に入出力する、２つの前記キヤリー付きｍビ
ツトフルアダー間につながれるｍ＋１ビツトのレジスタ
とを備え、 各クロツク後の最終段の前記ｍ＋１ビツトのレジスタの
内容を乗算結果Ａ・Ｂの上位桁からの出力とすることを
特徴とする整数上の乗算回路。 - 【請求項２】 整数Ｂの最下位桁のｍビツトを乗算する
前記ｍビツト×ｍビツトの乗算器の下位ｍビツトに対応
する前記キヤリー付き３入力ｍビツトフルアダーが、削
除されることを特徴とする請求項１記載の整数上の乗算
回路。 - 【請求項３】 前記キヤリー付き３入力ｍビツトフルア
ダーは、複数の２入力フルアダーまたはハーフアダーに
よつて実現されることを特徴とする請求項１記載の整数
上の乗算回路。 - 【請求項４】 前記ｍ＋１ビツトのレジスタは、任意の
数の領域を有するメモリであることを特徴とする請求項
１記載の整数上の乗算回路。 - 【請求項５】 ｈ，ｎを正の整数とする場合に、ｎビツ
トの整数Ａとｈビツトの整数Ｂとの乗算を行う整数上の
乗算回路であつて、 整数Ａが１ビツト毎にｎクロツクに分けて上位桁から入
力され、該整数Ａの各１ビツトに整数Ｂの所定の１ビツ
トを乗算する前記整数Ａに対して並列につながれる１ビ
ツト×１ビツトの乗算器と、 該乗算器の出力と、前回のクロツク時の１つ下位桁のキ
ヤリー付き１ビツトフルアダーの出力と、前回のクロツ
ク時の２つ下位桁のキヤリー付き１ビツトフルアダーの
キヤリービツトとを加算する前記キヤリー付き１ビツト
フルアダーと、 前記キヤリー付き１ビツトフルアダーの２ビツトの出力
を同時に入出力する、２つの前記キヤリー付き１ビツト
フルアダー間につながれる２ビツトのレジスタとを備
え、 各クロツク後の最終段の前記２ビツトのレジスタの内容
を乗算結果Ａ・Ｂの上位桁からの出力とすることを特徴
とする整数上の乗算回路。 - 【請求項６】 整数Ｂの最下位桁の１ビツトを乗算する
前記１ビツト×１ビツトの乗算器の下位ビツトに対応す
る前記１ビツトフルアダーが、削除されることを特徴と
する請求項５記載の整数上の乗算回路。 - 【請求項７】 前記キヤリー付き１ビツトフルアダー
は、複数の２入力フルアダーまたはハーフアダーによつ
て実現されることを特徴とする請求項５記載の整数上の
乗算回路。 - 【請求項８】 前記２ビツトのレジスタは、任意の数の
領域を有するメモリであることを特徴とする請求項５記
載の整数上の乗算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167084A JPH0612237A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
| EP93304879A EP0576262B1 (en) | 1992-06-25 | 1993-06-23 | Apparatus for multiplying integers of many figures |
| DE69329260T DE69329260T2 (de) | 1992-06-25 | 1993-06-23 | Gerät zum Multiplizieren von Ganzzahlen mit vielen Ziffern |
| US08/512,620 US5524090A (en) | 1992-06-25 | 1995-08-08 | Apparatus for multiplying long integers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167084A JPH0612237A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612237A true JPH0612237A (ja) | 1994-01-21 |
Family
ID=15843119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167084A Withdrawn JPH0612237A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612237A (ja) |
-
1992
- 1992-06-25 JP JP4167084A patent/JPH0612237A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |