JPH0536918A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Abstract
(57)【要約】
【目的】 ゲート長依存性を劣化させることなくしきい
電圧（Ｖth）を低減することにより、低電圧駆動で高性
能を発揮できる短チャネルＣＭＯＳＦＥＴを提供する。 【構成】 ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１
１ｎをｎ形の多結晶シリコンで構成すると共に、ｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１ｐをｐ形の多結
晶シリコンで構成し、ｎチャネルＭＩＳＦＥＴＱｎおよ
びｐチャネルＭＩＳＦＥＴＱｐのそれぞれのチャネル領
域に、それぞれのウエル３，２と同じ導電形の高濃度不
純物層１２ｐ，１２ｎを設けると共に、それぞれの高濃
度不純物層１２ｐ，１２ｎの表面に、反対導電形のカウ
ンタードープ層１３ｎ，１３ｐを設けたＣＭＯＳＦＥＴ
である。
電圧（Ｖth）を低減することにより、低電圧駆動で高性
能を発揮できる短チャネルＣＭＯＳＦＥＴを提供する。 【構成】 ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１
１ｎをｎ形の多結晶シリコンで構成すると共に、ｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１ｐをｐ形の多結
晶シリコンで構成し、ｎチャネルＭＩＳＦＥＴＱｎおよ
びｐチャネルＭＩＳＦＥＴＱｐのそれぞれのチャネル領
域に、それぞれのウエル３，２と同じ導電形の高濃度不
純物層１２ｐ，１２ｎを設けると共に、それぞれの高濃
度不純物層１２ｐ，１２ｎの表面に、反対導電形のカウ
ンタードープ層１３ｎ，１３ｐを設けたＣＭＯＳＦＥＴ
である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、低電圧駆動で高性能を発揮する短チャネル
ＣＭＯＳデバイスに適用して有効な技術に関する。
関し、特に、低電圧駆動で高性能を発揮する短チャネル
ＣＭＯＳデバイスに適用して有効な技術に関する。
【０００２】
【従来の技術】ｎチャネルＭＩＳＦＥＴとｐチャネルＭ
ＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳＦ
ＥＴ（相補形ＭＩＳＦＥＴ）は、低消費電力化が可能で
あると共に、微細化によって高速化も可能となることか
ら、マイクロコンピータ、ゲートアレイ、メモリを始め
とするほとんど全てのデバイスに適用されている。
ＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳＦ
ＥＴ（相補形ＭＩＳＦＥＴ）は、低消費電力化が可能で
あると共に、微細化によって高速化も可能となることか
ら、マイクロコンピータ、ゲートアレイ、メモリを始め
とするほとんど全てのデバイスに適用されている。
【０００３】例えば「アイ・イー・ディー・エム ８
９，テクニカル ダイジェスト("A HIGH-PERFORMANCE S
UB-HALF MICRON CMOS TECHNOLOGY FOR FAST SRAMS";IED
M 89,Technical Digest)」pp.417-420などに記載されて
いるように、従来の一般的なＣＭＯＳデバイスは、ｎチ
ャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴのゲート
電極を共にｎ+ 形の多結晶シリコンで構成し、ｐチャネ
ルＭＩＳＦＥＴのチャネル領域の表面に基板と反対の導
電形の不純物をドープしてしきい電圧〔Ｖth〕の合わせ
込みを行っている。
９，テクニカル ダイジェスト("A HIGH-PERFORMANCE S
UB-HALF MICRON CMOS TECHNOLOGY FOR FAST SRAMS";IED
M 89,Technical Digest)」pp.417-420などに記載されて
いるように、従来の一般的なＣＭＯＳデバイスは、ｎチ
ャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴのゲート
電極を共にｎ+ 形の多結晶シリコンで構成し、ｐチャネ
ルＭＩＳＦＥＴのチャネル領域の表面に基板と反対の導
電形の不純物をドープしてしきい電圧〔Ｖth〕の合わせ
込みを行っている。
【０００４】すなわち、上記のＣＭＯＳ構造において
は、ｎチャネルＭＩＳＦＥＴが表面チャネル形構造であ
るのに対し、ｐチャネルＭＩＳＦＥＴは、チャネル領域
にｐｎ接合を有する埋込みチャネル形構造になってい
る。
は、ｎチャネルＭＩＳＦＥＴが表面チャネル形構造であ
るのに対し、ｐチャネルＭＩＳＦＥＴは、チャネル領域
にｐｎ接合を有する埋込みチャネル形構造になってい
る。
【０００５】これに対し、上記のＣＭＯＳ構造ではホッ
トキャリヤによるｎチャネルＭＩＳＦＥＴの信頼性の低
下の大きいことが問題であるとして、ｎチャネルＭＩＳ
ＦＥＴのチャネル領域の表面に基板と反対の導電形の不
純物をドープし、ｎチャネルＭＩＳＦＥＴとｐチャネル
ＭＩＳＦＥＴを共に埋込みチャネル形構造にする提案も
なされている（「アイ・イー・ディー・エム ８６，テ
クニカル ダイジェスト("HIGH SPEED CMOS TECHNOLOGY
FOR ASIC APPLICATION";IEDM 86,Technical Digest)」
pp.240-243) 。
トキャリヤによるｎチャネルＭＩＳＦＥＴの信頼性の低
下の大きいことが問題であるとして、ｎチャネルＭＩＳ
ＦＥＴのチャネル領域の表面に基板と反対の導電形の不
純物をドープし、ｎチャネルＭＩＳＦＥＴとｐチャネル
ＭＩＳＦＥＴを共に埋込みチャネル形構造にする提案も
なされている（「アイ・イー・ディー・エム ８６，テ
クニカル ダイジェスト("HIGH SPEED CMOS TECHNOLOGY
FOR ASIC APPLICATION";IEDM 86,Technical Digest)」
pp.240-243) 。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳデバイスは、
電源電圧〔Ｖcc〕が５〔Ｖ〕一定のもとで素子を微細化
して高集積度と高性能を実現してきた。
電源電圧〔Ｖcc〕が５〔Ｖ〕一定のもとで素子を微細化
して高集積度と高性能を実現してきた。
【０００７】しかしながら、少なくともゲート長が0.３
μｍ以下のＣＭＯＳデバイスにおいては、ホットキャリ
ヤによる信頼性の低下やゲート酸化膜の経時劣化（ＴＤ
ＤＢ劣化）を防止し、かつ低消費電力化の要請に対応す
る必要上、電源電圧〔Ｖcc〕の低減が不可避である。
μｍ以下のＣＭＯＳデバイスにおいては、ホットキャリ
ヤによる信頼性の低下やゲート酸化膜の経時劣化（ＴＤ
ＤＢ劣化）を防止し、かつ低消費電力化の要請に対応す
る必要上、電源電圧〔Ｖcc〕の低減が不可避である。
【０００８】電源電圧〔Ｖcc〕を低減する場合は、スケ
ーリング則に従ってしきい電圧〔Ｖth〕も低減しなけれ
ば高性能なデバイスは得られない。しきい電圧〔Ｖth〕
を低減しないと、キャリア濃度が低下し、また、ゲート
電界が大きいバイアス領域（キャリアの移動度が小さい
領域）のみで動作するため、電流駆動能力が低下してし
まう。
ーリング則に従ってしきい電圧〔Ｖth〕も低減しなけれ
ば高性能なデバイスは得られない。しきい電圧〔Ｖth〕
を低減しないと、キャリア濃度が低下し、また、ゲート
電界が大きいバイアス領域（キャリアの移動度が小さい
領域）のみで動作するため、電流駆動能力が低下してし
まう。
【０００９】ゲート長0.５μｍ、電源電圧５〔Ｖ〕で駆
動する従来のｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩ
ＳＦＥＴのしきい電圧〔Ｖth〕は、それぞれ0.８
〔Ｖ〕、−0.８〔Ｖ〕程度である。
動する従来のｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩ
ＳＦＥＴのしきい電圧〔Ｖth〕は、それぞれ0.８
〔Ｖ〕、−0.８〔Ｖ〕程度である。
【００１０】従って、例えばゲート長0.２μｍのＣＭＯ
ＳＦＥＴを電源電圧２〔Ｖ〕で駆動する場合を仮定する
と、チャネルの電界はゲート長0.５μｍ、電源電圧５
〔Ｖ〕のＣＭＯＳＦＥＴと同じであるため、ホットキャ
リアによる信頼性の低下については問題ないが、ゲート
長0.５μｍ、電源電圧５〔Ｖ〕のＣＭＯＳＦＥＴに比べ
てスケーリング率（0.４倍）相当の高性能化（回路の遅
延時間が0.４倍）を実現するためには、しきい電圧〔Ｖ
th〕を0.８〔Ｖ〕×0.４倍、すなわち約0.３〔Ｖ〕まで
低減する必要がある。
ＳＦＥＴを電源電圧２〔Ｖ〕で駆動する場合を仮定する
と、チャネルの電界はゲート長0.５μｍ、電源電圧５
〔Ｖ〕のＣＭＯＳＦＥＴと同じであるため、ホットキャ
リアによる信頼性の低下については問題ないが、ゲート
長0.５μｍ、電源電圧５〔Ｖ〕のＣＭＯＳＦＥＴに比べ
てスケーリング率（0.４倍）相当の高性能化（回路の遅
延時間が0.４倍）を実現するためには、しきい電圧〔Ｖ
th〕を0.８〔Ｖ〕×0.４倍、すなわち約0.３〔Ｖ〕まで
低減する必要がある。
【００１１】他方、ゲート長のスケーリングに伴い、ゲ
ート酸化膜もほぼ同じスケーリング率（0.４倍）で薄膜
化しなければならない。
ート酸化膜もほぼ同じスケーリング率（0.４倍）で薄膜
化しなければならない。
【００１２】ところが、ゲート長を短縮する場合は、ソ
ース、ドレイン間のパンチスルーを防止するためにチャ
ネル不純物濃度を高く設定する必要がある。一方、しき
い電圧〔Ｖth〕における表面ポテンシャルは２φF とほ
ぼ一定であるため、必然的にしきい電圧〔Ｖth〕が充分
低減てきないことになる。すなわち、しきい電圧〔Ｖt
h〕を低減しようとすると、パンチスルーを防止するこ
とができなくなる。
ース、ドレイン間のパンチスルーを防止するためにチャ
ネル不純物濃度を高く設定する必要がある。一方、しき
い電圧〔Ｖth〕における表面ポテンシャルは２φF とほ
ぼ一定であるため、必然的にしきい電圧〔Ｖth〕が充分
低減てきないことになる。すなわち、しきい電圧〔Ｖt
h〕を低減しようとすると、パンチスルーを防止するこ
とができなくなる。
【００１３】このように、従来のＣＭＯＳ構造は、短チ
ャネル化に伴うしきい電圧〔Ｖth〕のゲート長依存性を
改善できないため、低電圧駆動で高性能を発揮する短チ
ャネルＣＭＯＳＦＥＴを実現することが困難である。
ャネル化に伴うしきい電圧〔Ｖth〕のゲート長依存性を
改善できないため、低電圧駆動で高性能を発揮する短チ
ャネルＣＭＯＳＦＥＴを実現することが困難である。
【００１４】本発明の目的は、低電圧駆動で高性能を発
揮する短チャネルＣＭＯＳＦＥＴを実現することのでき
る技術を提供することにある。
揮する短チャネルＣＭＯＳＦＥＴを実現することのでき
る技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００１７】本発明のＣＭＯＳ構造は、ｎチャネルＭＩ
ＳＦＥＴのゲート電極をｎ形の多結晶シリコンまたはそ
れと同等の仕事関数を有する材料で構成すると共に、ｐ
チャネルＭＩＳＦＥＴのゲート電極をｐ形の多結晶シリ
コンまたはそれと同等の仕事関数を有する材料で構成
し、前記ｎチャネルＭＩＳＦＥＴおよび前記ｐチャネル
ＭＩＳＦＥＴのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けたものであ
る。
ＳＦＥＴのゲート電極をｎ形の多結晶シリコンまたはそ
れと同等の仕事関数を有する材料で構成すると共に、ｐ
チャネルＭＩＳＦＥＴのゲート電極をｐ形の多結晶シリ
コンまたはそれと同等の仕事関数を有する材料で構成
し、前記ｎチャネルＭＩＳＦＥＴおよび前記ｐチャネル
ＭＩＳＦＥＴのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けたものであ
る。
【００１８】また、さらに前記ｎチャネルＭＩＳＦＥＴ
および前記ｐチャネルＭＩＳＦＥＴのそれぞれの高濃度
不純物層の表面に、前記高濃度不純物層と反対の導電形
のカウンタードープ層を設けたものである。
および前記ｐチャネルＭＩＳＦＥＴのそれぞれの高濃度
不純物層の表面に、前記高濃度不純物層と反対の導電形
のカウンタードープ層を設けたものである。
【００１９】
【作用】(1) ｎチャネルＭＩＳＦＥＴおよびｐチャネル
ＭＩＳＦＥＴのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けることによ
り、短チャネル化に伴うソース、ドレイン間のパンチス
ルーを防止することができるので、しきい電圧〔Ｖth〕
のゲート長依存性を改善することができる。
ＭＩＳＦＥＴのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けることによ
り、短チャネル化に伴うソース、ドレイン間のパンチス
ルーを防止することができるので、しきい電圧〔Ｖth〕
のゲート長依存性を改善することができる。
【００２０】(2) ｎチャネルＭＩＳＦＥＴおよびｐチャ
ネルＭＩＳＦＥＴのそれぞれの高濃度不純物層の表面
に、高濃度不純物層と反対の導電形のカウンタードープ
層を設けることにより、しきい電圧〔Ｖth〕を低減する
ことができる。
ネルＭＩＳＦＥＴのそれぞれの高濃度不純物層の表面
に、高濃度不純物層と反対の導電形のカウンタードープ
層を設けることにより、しきい電圧〔Ｖth〕を低減する
ことができる。
【００２１】(3) ｎチャネルＭＩＳＦＥＴのゲート電極
をｎ形、ｐチャネルＭＩＳＦＥＴのゲート電極をｐ形と
することにより、カウンタードープ層の不純物濃度が低
くともしきい電圧〔Ｖth〕を低減することができる。
をｎ形、ｐチャネルＭＩＳＦＥＴのゲート電極をｐ形と
することにより、カウンタードープ層の不純物濃度が低
くともしきい電圧〔Ｖth〕を低減することができる。
【００２２】(4) カウンタードープ層の不純物濃度を低
くできることにより、チャネル領域に形成されるｐｎ接
合を浅くすることができるので、カウンタードープ層が
ゲート電極と基板との仕事関数差を変えるように作用す
る。
くできることにより、チャネル領域に形成されるｐｎ接
合を浅くすることができるので、カウンタードープ層が
ゲート電極と基板との仕事関数差を変えるように作用す
る。
【００２３】(5) 上記(1) 〜(4) により、しきい電圧
〔Ｖth〕のゲート長依存性を劣化させることなく、しき
い電圧〔Ｖth〕を低減することができる。
〔Ｖth〕のゲート長依存性を劣化させることなく、しき
い電圧〔Ｖth〕を低減することができる。
【００２４】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００２５】
【実施例】本発明の一実施例である論理ＬＳＩ用のＣＭ
ＯＳＦＥＴは、図１に示すような構造を有している。
ＯＳＦＥＴは、図１に示すような構造を有している。
【００２６】すなわち、ｎ- シリコン単結晶からなる半
導体基板１には、ｎウエル２、ｐウエル３が形成されて
いる。
導体基板１には、ｎウエル２、ｐウエル３が形成されて
いる。
【００２７】素子分離用のフィールド絶縁膜４によって
囲まれたｎウエル２のアクティブ領域には、ｐチャネル
ＭＩＳＦＥＴＱｐが形成されており、同じくｐウエル３
のアクティブ領域には、ｎチャネルＭＩＳＦＥＴＱｎが
形成されている。ｐウエル３のフィールド絶縁膜４の下
部には、ｐ形のチャネルストッパ領域５が形成されてい
る。
囲まれたｎウエル２のアクティブ領域には、ｐチャネル
ＭＩＳＦＥＴＱｐが形成されており、同じくｐウエル３
のアクティブ領域には、ｎチャネルＭＩＳＦＥＴＱｎが
形成されている。ｐウエル３のフィールド絶縁膜４の下
部には、ｐ形のチャネルストッパ領域５が形成されてい
る。
【００２８】ｎチャネルＭＩＳＦＥＴＱｎは、ｐウエル
３の表面に形成されたｎ- 半導体領域６およびｎ+ 半導
体領域７からなるＬＤＤ(Lightly Doped Drain) 構造の
ソース、ドレイン、酸化珪素膜からなるゲート絶縁膜
８、ｎ+ 形の多結晶シリコン膜９ｎの上部にＷＳｉX な
どのシリサイド膜１０を積層したポリサイド構造のゲー
ト電極１１ｎにより構成されている。
３の表面に形成されたｎ- 半導体領域６およびｎ+ 半導
体領域７からなるＬＤＤ(Lightly Doped Drain) 構造の
ソース、ドレイン、酸化珪素膜からなるゲート絶縁膜
８、ｎ+ 形の多結晶シリコン膜９ｎの上部にＷＳｉX な
どのシリサイド膜１０を積層したポリサイド構造のゲー
ト電極１１ｎにより構成されている。
【００２９】また、上記ｎチャネルＭＩＳＦＥＴＱｎの
チャネル領域には、ｐ形の高濃度不純物層１２ｐが形成
され、さらにこの高濃度不純物層１２ｐの表面には、ｎ
形のカウンタードープ層１３ｎが形成されている。
チャネル領域には、ｐ形の高濃度不純物層１２ｐが形成
され、さらにこの高濃度不純物層１２ｐの表面には、ｎ
形のカウンタードープ層１３ｎが形成されている。
【００３０】一方、ｐチャネルＭＩＳＦＥＴＱｐは、ｎ
ウエル２の表面に形成されたｐ- 半導体領域１４および
ｐ+ 半導体領域１５からなるＬＤＤ構造のソース、ドレ
イン、酸化珪素膜からなるゲート絶縁膜８、ｐ+ 形の多
結晶シリコン膜９ｐの上部にシリサイド膜１０を積層し
たポリサイド構造のゲート電極１１ｐにより構成されて
いる。
ウエル２の表面に形成されたｐ- 半導体領域１４および
ｐ+ 半導体領域１５からなるＬＤＤ構造のソース、ドレ
イン、酸化珪素膜からなるゲート絶縁膜８、ｐ+ 形の多
結晶シリコン膜９ｐの上部にシリサイド膜１０を積層し
たポリサイド構造のゲート電極１１ｐにより構成されて
いる。
【００３１】また、上記ｐチャネルＭＩＳＦＥＴＱｐの
チャネル領域には、ｎ形の高濃度不純物層１２ｎが形成
され、さらにこの高濃度不純物層１２ｎの表面には、ｐ
形のカウンタードープ層１３ｐが形成されている。
チャネル領域には、ｎ形の高濃度不純物層１２ｎが形成
され、さらにこの高濃度不純物層１２ｎの表面には、ｐ
形のカウンタードープ層１３ｐが形成されている。
【００３２】このように、本実施例のＣＭＯＳＦＥＴ
は、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１１ｎを
ｎ+ 形で構成すると共に、そのチャネル領域にｐ形の高
濃度不純物層１２ｐとｎ形のカウンタードープ層１３ｎ
とを形成し、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１１ｐをｐ+ 形で構成すると共に、そのチャネル領域に
ｎ形の高濃度不純物層１２ｎとｐ形のカウンタードープ
層１３ｐとを形成したＣＭＯＳ構造を有している。
は、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１１ｎを
ｎ+ 形で構成すると共に、そのチャネル領域にｐ形の高
濃度不純物層１２ｐとｎ形のカウンタードープ層１３ｎ
とを形成し、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１１ｐをｐ+ 形で構成すると共に、そのチャネル領域に
ｎ形の高濃度不純物層１２ｎとｐ形のカウンタードープ
層１３ｐとを形成したＣＭＯＳ構造を有している。
【００３３】上記ｎチャネルＭＩＳＦＥＴＱｎは、ゲー
ト長が0.２μｍ、しきい電圧〔Ｖth〕が約0.３〔Ｖ〕で
あり、ｐチャネルＭＩＳＦＥＴＱｐは、ゲート長が0.２
μｍ、しきい電圧〔Ｖth〕が約−0.３〔Ｖ〕である。ま
た、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦ
ＥＴＱｐを駆動する回路の電源電圧〔Ｖcc〕は、２
〔Ｖ〕であり、基準電圧〔Ｖss〕は、０〔Ｖ〕である。
ト長が0.２μｍ、しきい電圧〔Ｖth〕が約0.３〔Ｖ〕で
あり、ｐチャネルＭＩＳＦＥＴＱｐは、ゲート長が0.２
μｍ、しきい電圧〔Ｖth〕が約−0.３〔Ｖ〕である。ま
た、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦ
ＥＴＱｐを駆動する回路の電源電圧〔Ｖcc〕は、２
〔Ｖ〕であり、基準電圧〔Ｖss〕は、０〔Ｖ〕である。
【００３４】上記ｎチャネルＭＩＳＦＥＴＱｎのゲート
電極１１ｎの側壁およびｐチャネルＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの側壁には、酸化珪素膜からなるサイ
ドウォールスペーサ１６が形成されている。また、ゲー
ト電極１１ｎ、１１ｐの上部には、酸化珪素膜１７が形
成されている。
電極１１ｎの側壁およびｐチャネルＭＩＳＦＥＴＱｐの
ゲート電極１１ｐの側壁には、酸化珪素膜からなるサイ
ドウォールスペーサ１６が形成されている。また、ゲー
ト電極１１ｎ、１１ｐの上部には、酸化珪素膜１７が形
成されている。
【００３５】上記サイドウォールスペーサ１６、酸化珪
素膜１７の上部には、酸化珪素膜１８が形成され、さら
にその上部には、ＢＰＳＧ(Boro Phospho Silicate Gla
ss)膜１９が形成されている。
素膜１７の上部には、酸化珪素膜１８が形成され、さら
にその上部には、ＢＰＳＧ(Boro Phospho Silicate Gla
ss)膜１９が形成されている。
【００３６】上記ＢＰＳＧ膜１９の上部には、バリヤメ
タル２０の上部にＡｌ合金膜２１を積層したメタル配線
２２が形成されている。メタル配線２２は、接続孔２３
を通じてｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのソース、ドレインと電気的に接続されて
いる。
タル２０の上部にＡｌ合金膜２１を積層したメタル配線
２２が形成されている。メタル配線２２は、接続孔２３
を通じてｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのソース、ドレインと電気的に接続されて
いる。
【００３７】次に、図２〜図１９を用いて上記の構造を
有するＣＭＯＳＦＥＴの製造方法の一例を説明する。
有するＣＭＯＳＦＥＴの製造方法の一例を説明する。
【００３８】まず、１０〔Ω／cm〕程度の抵抗値を有す
るｎ- 形シリコン単結晶からなる半導体基板１を熱酸化
してその表面〔（１００）面〕に膜厚２０nm程度の酸化
珪素膜２４を形成した後、ＣＶＤ法を用いて酸化珪素膜
２４の上部に膜厚５０nm程度の窒化珪素膜２５を堆積す
る。
るｎ- 形シリコン単結晶からなる半導体基板１を熱酸化
してその表面〔（１００）面〕に膜厚２０nm程度の酸化
珪素膜２４を形成した後、ＣＶＤ法を用いて酸化珪素膜
２４の上部に膜厚５０nm程度の窒化珪素膜２５を堆積す
る。
【００３９】続いて、ｐチャネルＭＩＳＦＥＴ形成領域
を開孔したフォトレジスト膜２６を形成し、これをマス
クにしたエッチングで窒化珪素膜２５を除去した後、ｐ
チャネルＭＩＳＦＥＴ形成領域の基板表面にリン（Ｐ）
イオンを１２５ｋeVのエネルギー、3.０×１０13/cm2の
ドーズ量でイオン注入する（図２）。
を開孔したフォトレジスト膜２６を形成し、これをマス
クにしたエッチングで窒化珪素膜２５を除去した後、ｐ
チャネルＭＩＳＦＥＴ形成領域の基板表面にリン（Ｐ）
イオンを１２５ｋeVのエネルギー、3.０×１０13/cm2の
ドーズ量でイオン注入する（図２）。
【００４０】次に、フォトレジスト膜２６をアッシング
で除去した後、基板表面を熱酸化して膜厚１２０nm程度
の酸化珪素膜２７を形成する。前記窒化珪素膜２５が酸
化のマスクとなるので、酸化珪素膜２７は、リンイオン
を注入した領域の基板表面にのみ形成される。
で除去した後、基板表面を熱酸化して膜厚１２０nm程度
の酸化珪素膜２７を形成する。前記窒化珪素膜２５が酸
化のマスクとなるので、酸化珪素膜２７は、リンイオン
を注入した領域の基板表面にのみ形成される。
【００４１】続いて、窒化珪素膜２５の表面に形成され
た膜厚５nm程度の酸化珪素膜を希フッ酸水溶液によるエ
ッチングで除去した後、窒化珪素膜２５を熱リン酸によ
るエッチングで除去する（図３）。
た膜厚５nm程度の酸化珪素膜を希フッ酸水溶液によるエ
ッチングで除去した後、窒化珪素膜２５を熱リン酸によ
るエッチングで除去する（図３）。
【００４２】次に、ＢＦ2 イオンを４０ｋeVのエネルギ
ー、3.０×１０13/cm2のドーズ量でイオン注入する。前
記酸化珪素膜２７がイオン注入のマスクとなるので、Ｂ
Ｆ2 イオンは、リンがイオン注入されていない領域の基
板表面にのみ注入される（図４）。
ー、3.０×１０13/cm2のドーズ量でイオン注入する。前
記酸化珪素膜２７がイオン注入のマスクとなるので、Ｂ
Ｆ2 イオンは、リンがイオン注入されていない領域の基
板表面にのみ注入される（図４）。
【００４３】次に、１２００℃の窒素雰囲気中で１８０
分の熱処理を行い、前記リンイオンおよびＢＦ2 イオン
を引き伸ばし拡散してｎウエル２およびｐウエル３を形
成する（図５）。ｎウエル２、ｐウエル３の深さは、共
に４μｍ程度であり、表面の不純物濃度は、共に5.０×
１０17/cm3程度である。
分の熱処理を行い、前記リンイオンおよびＢＦ2 イオン
を引き伸ばし拡散してｎウエル２およびｐウエル３を形
成する（図５）。ｎウエル２、ｐウエル３の深さは、共
に４μｍ程度であり、表面の不純物濃度は、共に5.０×
１０17/cm3程度である。
【００４４】次に、基板表面の酸化珪素膜２４，２７を
希フッ酸水溶液によるエッチングで除去した後、基板表
面を熱酸化して膜厚１０nm程度の酸化珪素膜２８を形成
し、ＣＶＤ法を用いて酸化珪素膜２８の上部に膜厚１４
０nm程度の窒化珪素膜２９を堆積する。
希フッ酸水溶液によるエッチングで除去した後、基板表
面を熱酸化して膜厚１０nm程度の酸化珪素膜２８を形成
し、ＣＶＤ法を用いて酸化珪素膜２８の上部に膜厚１４
０nm程度の窒化珪素膜２９を堆積する。
【００４５】続いて、素子分離領域となる部分を開孔し
たフォトレジスト膜３０を形成し、これをマスクにした
エッチングで窒化珪素膜２９を除去する（図６）。
たフォトレジスト膜３０を形成し、これをマスクにした
エッチングで窒化珪素膜２９を除去する（図６）。
【００４６】次に、フォトレジスト膜３０をアッシング
で除去した後、ｐウエル３の上部を開孔したフォトレジ
スト膜３１を形成し、ＢＦ2 イオンを４０ｋeVのエネル
ギー、7.０×１０13/cm2のドーズ量でイオン注入する。
フォトレジスト膜３１および窒化珪素膜２９がイオン注
入のマスクとなるので、ＢＦ2 イオンは、ｐウエル３の
素子分離領域にのみ注入される（図７）。
で除去した後、ｐウエル３の上部を開孔したフォトレジ
スト膜３１を形成し、ＢＦ2 イオンを４０ｋeVのエネル
ギー、7.０×１０13/cm2のドーズ量でイオン注入する。
フォトレジスト膜３１および窒化珪素膜２９がイオン注
入のマスクとなるので、ＢＦ2 イオンは、ｐウエル３の
素子分離領域にのみ注入される（図７）。
【００４７】次に、フォトレジスト膜３１をアッシング
で除去した後、１２００℃の窒素雰囲気中で３０分の熱
処理を行い、さらに１０００℃のスチーム雰囲気中で基
板表面を熱酸化して膜厚３００nm程度の酸化珪素膜から
なるフィールド絶縁膜４を形成する。このとき、同時に
ｐウエル３のフィールド絶縁膜４の下部にｐ形のチャネ
ルストッパ領域５が形成される。
で除去した後、１２００℃の窒素雰囲気中で３０分の熱
処理を行い、さらに１０００℃のスチーム雰囲気中で基
板表面を熱酸化して膜厚３００nm程度の酸化珪素膜から
なるフィールド絶縁膜４を形成する。このとき、同時に
ｐウエル３のフィールド絶縁膜４の下部にｐ形のチャネ
ルストッパ領域５が形成される。
【００４８】続いて、窒化珪素膜２９の表面に形成され
た膜厚１５nm程度の酸化珪素膜を希フッ酸水溶液による
エッチングで除去した後、窒化珪素膜２９を熱リン酸に
よるエッチングで除去し、さらに８５０℃のスチーム雰
囲気中で基板表面を熱酸化してｎウエル２、ｐウエル３
のアクティブ領域に膜厚２０nm程度の酸化珪素膜３２を
形成する（図８）。
た膜厚１５nm程度の酸化珪素膜を希フッ酸水溶液による
エッチングで除去した後、窒化珪素膜２９を熱リン酸に
よるエッチングで除去し、さらに８５０℃のスチーム雰
囲気中で基板表面を熱酸化してｎウエル２、ｐウエル３
のアクティブ領域に膜厚２０nm程度の酸化珪素膜３２を
形成する（図８）。
【００４９】次に、酸化珪素膜３２を希フッ酸水溶液に
よるエッチングで除去した後、もう一度８５０℃のスチ
ーム雰囲気中で基板表面を熱酸化してｎウエル２、ｐウ
エル３のアクティブ領域に膜厚１０nm程度の酸化珪素膜
３３を形成する。
よるエッチングで除去した後、もう一度８５０℃のスチ
ーム雰囲気中で基板表面を熱酸化してｎウエル２、ｐウ
エル３のアクティブ領域に膜厚１０nm程度の酸化珪素膜
３３を形成する。
【００５０】この酸化珪素膜３３は、チャネルドープを
行うためのものであり、その厚さはしきい電圧〔Ｖth〕
の制御のため、高精度が必要である。１０±0.５nmの厚
さに制御することが望ましい。
行うためのものであり、その厚さはしきい電圧〔Ｖth〕
の制御のため、高精度が必要である。１０±0.５nmの厚
さに制御することが望ましい。
【００５１】続いて、ｎチャネルＭＩＳＦＥＴ形成領域
を開孔したフォトレジスト膜３４を形成し、ｎチャネル
ＭＩＳＦＥＴ用のチャネルドープを行う（図９）。ま
ず、ホウ素（Ｂ）イオンを２０ｋeVのエネルギー、7.０
×１０12/cm2のドーズ量でイオン注入した後、ヒ素（Ａ
ｓ）イオンを２５ｋeVのエネルギー、2.５×１０12/cm2
のドーズ量でイオン注入する。
を開孔したフォトレジスト膜３４を形成し、ｎチャネル
ＭＩＳＦＥＴ用のチャネルドープを行う（図９）。ま
ず、ホウ素（Ｂ）イオンを２０ｋeVのエネルギー、7.０
×１０12/cm2のドーズ量でイオン注入した後、ヒ素（Ａ
ｓ）イオンを２５ｋeVのエネルギー、2.５×１０12/cm2
のドーズ量でイオン注入する。
【００５２】ホウ素イオンは、パンチスルーを防ぐため
のものであり、ヒ素イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Ｖth〕のゲート長依存性
が改善され、ゲート長0.２μｍのｎチャネルＭＩＳＦＥ
ＴＱｎを正常動作させることが可能となる。
のものであり、ヒ素イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Ｖth〕のゲート長依存性
が改善され、ゲート長0.２μｍのｎチャネルＭＩＳＦＥ
ＴＱｎを正常動作させることが可能となる。
【００５３】一方、ヒ素イオンは、しきい電圧〔Ｖth〕
を約0.３Ｖまで低減させるために行うものであり、出来
るだけ浅く注入することが望ましい。
を約0.３Ｖまで低減させるために行うものであり、出来
るだけ浅く注入することが望ましい。
【００５４】次に、フォトレジスト膜３４をアッシング
で除去した後、ｐチャネルＭＩＳＦＥＴ形成領域を開孔
したフォトレジスト膜３５を形成し、ｐチャネルＭＩＳ
ＦＥＴ用のチャネルドープを行う（図１０）。まず、リ
ンイオンを６０ｋeVのエネルギー、7.０×１０12/cm2の
ドーズ量でイオン注入した後、ＢＦ2 イオンを２５ｋeV
のエネルギー、2.５×１０12/cm2のドーズ量でイオン注
入する。
で除去した後、ｐチャネルＭＩＳＦＥＴ形成領域を開孔
したフォトレジスト膜３５を形成し、ｐチャネルＭＩＳ
ＦＥＴ用のチャネルドープを行う（図１０）。まず、リ
ンイオンを６０ｋeVのエネルギー、7.０×１０12/cm2の
ドーズ量でイオン注入した後、ＢＦ2 イオンを２５ｋeV
のエネルギー、2.５×１０12/cm2のドーズ量でイオン注
入する。
【００５５】リンイオンは、パンチスルーを防ぐための
ものであり、ＢＦ2イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Ｖth〕のゲート長依存性
が改善され、ゲート長0.２μｍのｐチャネルＭＩＳＦＥ
ＴＱｐを正常動作させることが可能となる。
ものであり、ＢＦ2イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Ｖth〕のゲート長依存性
が改善され、ゲート長0.２μｍのｐチャネルＭＩＳＦＥ
ＴＱｐを正常動作させることが可能となる。
【００５６】一方、ＢＦ2 イオンは、しきい電圧〔Ｖt
h〕を約−0.３Ｖまで低減させるために行うものであ
り、出来るだけ浅く注入することが望ましい。
h〕を約−0.３Ｖまで低減させるために行うものであ
り、出来るだけ浅く注入することが望ましい。
【００５７】次に、フォトレジスト膜３５をアッシング
で除去した後、チャネルドープに用いた酸化珪素３３を
希フッ酸水溶液によるエッチングで除去し、８００℃の
窒素雰囲気中、次いで８００℃のスチーム雰囲気中で基
板表面を熱酸化してｎウエル２、ｐウエル３のアクティ
ブ領域に膜厚５nm程度の酸化珪素膜からなるゲート絶縁
膜８を形成する（図１１）。
で除去した後、チャネルドープに用いた酸化珪素３３を
希フッ酸水溶液によるエッチングで除去し、８００℃の
窒素雰囲気中、次いで８００℃のスチーム雰囲気中で基
板表面を熱酸化してｎウエル２、ｐウエル３のアクティ
ブ領域に膜厚５nm程度の酸化珪素膜からなるゲート絶縁
膜８を形成する（図１１）。
【００５８】次に、ＣＶＤ法を用いて基板全面に膜厚１
５０nm程度の多結晶シリコン膜９を堆積した後、基板表
面を熱酸化して多結晶シリコン膜９の表面に膜厚５nm程
度の酸化珪素膜３６を形成する（図１２）。熱酸化の条
件は、ゲート絶縁膜８の場合とほぼ同じである。
５０nm程度の多結晶シリコン膜９を堆積した後、基板表
面を熱酸化して多結晶シリコン膜９の表面に膜厚５nm程
度の酸化珪素膜３６を形成する（図１２）。熱酸化の条
件は、ゲート絶縁膜８の場合とほぼ同じである。
【００５９】次に、ｎチャネルＭＩＳＦＥＴ形成領域を
開孔したフォトレジスト膜３７を形成した後、これをイ
オン注入のマスクにして多結晶シリコン膜９の表面にリ
ンイオンを２０ｋeVのエネルギー、3.０×１０15/cm2の
ドーズ量でイオン注入する（図１３）。リンイオンの注
入量は、ゲート電極が空乏化しないよう、多結晶シリコ
ン膜９のリン濃度が1.０×１０20/cm3程度になるように
設定する。
開孔したフォトレジスト膜３７を形成した後、これをイ
オン注入のマスクにして多結晶シリコン膜９の表面にリ
ンイオンを２０ｋeVのエネルギー、3.０×１０15/cm2の
ドーズ量でイオン注入する（図１３）。リンイオンの注
入量は、ゲート電極が空乏化しないよう、多結晶シリコ
ン膜９のリン濃度が1.０×１０20/cm3程度になるように
設定する。
【００６０】次に、フォトレジスト膜３７をアッシング
で除去した後、ｐチャネルＭＩＳＦＥＴ形成領域を開孔
したフォトレジスト膜３８を形成し、これをイオン注入
のマスクにして多結晶シリコン膜９の表面にＢＦ2 イオ
ンを２０ｋeVのエネルギー、3.０×１０15/cm2のドーズ
量でイオン注入する（図１４）。ＢＦ2 イオンの注入量
は、ゲート電極が空乏化しないよう、多結晶シリコン膜
９のＢＦ2 濃度が1.０×１０20/cm3程度になるように設
定する。
で除去した後、ｐチャネルＭＩＳＦＥＴ形成領域を開孔
したフォトレジスト膜３８を形成し、これをイオン注入
のマスクにして多結晶シリコン膜９の表面にＢＦ2 イオ
ンを２０ｋeVのエネルギー、3.０×１０15/cm2のドーズ
量でイオン注入する（図１４）。ＢＦ2 イオンの注入量
は、ゲート電極が空乏化しないよう、多結晶シリコン膜
９のＢＦ2 濃度が1.０×１０20/cm3程度になるように設
定する。
【００６１】次に、フォトレジスト膜３８をアッシング
で除去した後、多結晶シリコン膜９の表面の酸化珪素膜
３６を希フッ酸水溶液によるエッチングで除去し、ＣＶ
Ｄ法を用いて基板全面に膜厚１５０nm程度のＷＳｉX か
らなるシリサイド膜１０を堆積する（図１５）。シリサ
イド膜１０は、ゲート電極を低抵抗化するために形成す
る。
で除去した後、多結晶シリコン膜９の表面の酸化珪素膜
３６を希フッ酸水溶液によるエッチングで除去し、ＣＶ
Ｄ法を用いて基板全面に膜厚１５０nm程度のＷＳｉX か
らなるシリサイド膜１０を堆積する（図１５）。シリサ
イド膜１０は、ゲート電極を低抵抗化するために形成す
る。
【００６２】次に、ゲート電極形成領域の上部を開孔し
たフォトレジスト膜（図示せず）を形成し、これをマス
クにしたエッチングでシリサイド膜１０および多結晶シ
リコン膜９をパターニングし、ｎ+ 形の多結晶シリコン
膜９ｎとシリサイド膜１０との積層膜からなるゲート電
極１１ｎおよびｐ+ 形の多結晶シリコン膜９ｐとシリサ
イド膜１０との積層膜からなるゲート電極１１ｐを形成
する（図１６）。
たフォトレジスト膜（図示せず）を形成し、これをマス
クにしたエッチングでシリサイド膜１０および多結晶シ
リコン膜９をパターニングし、ｎ+ 形の多結晶シリコン
膜９ｎとシリサイド膜１０との積層膜からなるゲート電
極１１ｎおよびｐ+ 形の多結晶シリコン膜９ｐとシリサ
イド膜１０との積層膜からなるゲート電極１１ｐを形成
する（図１６）。
【００６３】多結晶シリコン膜９ｎ中のリンと多結晶シ
リコン膜９ｐ中のホウ素とがシリサイド膜１０を通じて
相互に拡散し、しきい電圧〔Ｖth〕を不安定にするのを
防ぐため、ゲート電極１１ｎ，１１ｐは一体化せず、分
離したパターンとする。
リコン膜９ｐ中のホウ素とがシリサイド膜１０を通じて
相互に拡散し、しきい電圧〔Ｖth〕を不安定にするのを
防ぐため、ゲート電極１１ｎ，１１ｐは一体化せず、分
離したパターンとする。
【００６４】次に、多結晶シリコン膜９ｎ中のリンおよ
び多結晶シリコン膜９ｐ中のホウ素の活性化と拡散のた
めの熱処理を行う。条件は、９５０℃、６分程度であ
る。
び多結晶シリコン膜９ｐ中のホウ素の活性化と拡散のた
めの熱処理を行う。条件は、９５０℃、６分程度であ
る。
【００６５】この熱処理においては、多結晶シリコン膜
９ｎ，９ｐをゲート絶縁膜８の界面側まで高濃度化する
ことが重要である。特に、多結晶シリコン膜９ｐ中のホ
ウ素は、ゲート絶縁膜８を容易に拡散してｐチャネルＭ
ＩＳＦＥＴＱｐの特性を変動させる。そのため、この熱
処理は高精度に行う必要があり、光で加熱する公知の短
時間アニール法を用いる。
９ｎ，９ｐをゲート絶縁膜８の界面側まで高濃度化する
ことが重要である。特に、多結晶シリコン膜９ｐ中のホ
ウ素は、ゲート絶縁膜８を容易に拡散してｐチャネルＭ
ＩＳＦＥＴＱｐの特性を変動させる。そのため、この熱
処理は高精度に行う必要があり、光で加熱する公知の短
時間アニール法を用いる。
【００６６】次に、ソース、ドレイン形成のためのイオ
ン注入を行う。まず、ＣＶＤ法を用いて基板全面に膜厚
５nm程度の酸化珪素膜３９を堆積し、イオン注入の透過
膜を形成した後、ｎチャネルＭＩＳＦＥＴ形成領域の上
部を開孔したフォトレジスト膜（図示せず）を形成し、
このフォトレジスト膜およびゲート電極１１ｎをイオン
注入のマスクにしてヒ素イオンを２０ｋeVのエネルギ
ー、1.０×１０14/cm2のドーズ量でイオン注入する。そ
の後、上記フォトレジスト膜をアッシングで除去する。
ン注入を行う。まず、ＣＶＤ法を用いて基板全面に膜厚
５nm程度の酸化珪素膜３９を堆積し、イオン注入の透過
膜を形成した後、ｎチャネルＭＩＳＦＥＴ形成領域の上
部を開孔したフォトレジスト膜（図示せず）を形成し、
このフォトレジスト膜およびゲート電極１１ｎをイオン
注入のマスクにしてヒ素イオンを２０ｋeVのエネルギ
ー、1.０×１０14/cm2のドーズ量でイオン注入する。そ
の後、上記フォトレジスト膜をアッシングで除去する。
【００６７】続いて、ｐチャネルＭＩＳＦＥＴ形成領域
の上部を開孔したフォトレジスト膜（図示せず）を形成
し、このフォトレジスト膜およびゲート電極１１ｐをイ
オン注入のマスクにしてＢＦ2 イオンを１５ｋeVのエネ
ルギー、1.０×１０14/cm2のドーズ量でイオン注入す
る。その後、上記フォトレジスト膜をアッシングで除去
する（図１７）。
の上部を開孔したフォトレジスト膜（図示せず）を形成
し、このフォトレジスト膜およびゲート電極１１ｐをイ
オン注入のマスクにしてＢＦ2 イオンを１５ｋeVのエネ
ルギー、1.０×１０14/cm2のドーズ量でイオン注入す
る。その後、上記フォトレジスト膜をアッシングで除去
する（図１７）。
【００６８】次に、ＣＶＤ法を用いて基板全面に膜厚１
５０nm程度の酸化珪素膜（図示せず）を堆積した後、異
方性エッチングでこの酸化珪素膜をパターニングし、ゲ
ート電極１１ｎ，１１ｐの側壁にサイドウォールスペー
サ１６を形成する。サイドウォールスペーサ１６の幅
は、１００nm程度である。
５０nm程度の酸化珪素膜（図示せず）を堆積した後、異
方性エッチングでこの酸化珪素膜をパターニングし、ゲ
ート電極１１ｎ，１１ｐの側壁にサイドウォールスペー
サ１６を形成する。サイドウォールスペーサ１６の幅
は、１００nm程度である。
【００６９】次に、ＣＶＤ法を用いて基板全面に膜厚５
nm程度の酸化珪素膜１７を堆積し、イオン注入の透過膜
を形成した後、ｎチャネルＭＩＳＦＥＴ形成領域の上部
を開孔したフォトレジスト膜（図示せず）を形成し、こ
のフォトレジスト膜、ゲート電極１１ｎおよびサイドウ
ォールスペーサ１６をイオン注入のマスクにしてヒ素イ
オンを２０ｋeVのエネルギー、5.０×１０15/cm2のドー
ズ量でイオン注入する。その後、上記フォトレジスト膜
をアッシングで除去する。
nm程度の酸化珪素膜１７を堆積し、イオン注入の透過膜
を形成した後、ｎチャネルＭＩＳＦＥＴ形成領域の上部
を開孔したフォトレジスト膜（図示せず）を形成し、こ
のフォトレジスト膜、ゲート電極１１ｎおよびサイドウ
ォールスペーサ１６をイオン注入のマスクにしてヒ素イ
オンを２０ｋeVのエネルギー、5.０×１０15/cm2のドー
ズ量でイオン注入する。その後、上記フォトレジスト膜
をアッシングで除去する。
【００７０】続いて、ｐチャネルＭＩＳＦＥＴ形成領域
の上部を開孔したフォトレジスト膜（図示せず）を形成
し、このフォトレジスト膜、ゲート電極１１ｐおよびサ
イドウォールスペーサ１６をイオン注入のマスクにして
ＢＦ2 イオンを１５ｋeVのエネルギー、2.０×１０14/c
m2のドーズ量でイオン注入する。その後、上記フォトレ
ジスト膜をアッシングで除去する（図１８）。
の上部を開孔したフォトレジスト膜（図示せず）を形成
し、このフォトレジスト膜、ゲート電極１１ｐおよびサ
イドウォールスペーサ１６をイオン注入のマスクにして
ＢＦ2 イオンを１５ｋeVのエネルギー、2.０×１０14/c
m2のドーズ量でイオン注入する。その後、上記フォトレ
ジスト膜をアッシングで除去する（図１８）。
【００７１】ソース、ドレインを浅く形成するため、注
入したヒ素イオンおよびＢＦ2 イオンの活性化は、ＢＰ
ＳＧ膜１９のリフロー工程と兼ねて後に行う。
入したヒ素イオンおよびＢＦ2 イオンの活性化は、ＢＰ
ＳＧ膜１９のリフロー工程と兼ねて後に行う。
【００７２】次に、ＣＶＤ法を用いて基板全面に膜厚１
００nm程度の酸化珪素膜１８を堆積する。酸化珪素膜１
８は、その上部に堆積するＢＰＳＧ膜１９中の不純物が
ｎウエル２、ｐウエル３中に拡散するのを防止するため
に形成する。
００nm程度の酸化珪素膜１８を堆積する。酸化珪素膜１
８は、その上部に堆積するＢＰＳＧ膜１９中の不純物が
ｎウエル２、ｐウエル３中に拡散するのを防止するため
に形成する。
【００７３】続いて、ＣＶＤ法を用いて基板全面に膜厚
６００nm程度のＢＰＳＧ膜１９を堆積した後、光で加熱
する短時間アニール法を用いて９００℃、２分の熱処理
を行い、ＢＰＳＧ膜１９をリフローすると共に、ソース
・ドレインの不純物を活性化する。
６００nm程度のＢＰＳＧ膜１９を堆積した後、光で加熱
する短時間アニール法を用いて９００℃、２分の熱処理
を行い、ＢＰＳＧ膜１９をリフローすると共に、ソース
・ドレインの不純物を活性化する。
【００７４】以上の工程により、ソース、ドレインの拡
散層抵抗が１００〔Ω／cm〕、接合深さが約0.１μｍの
ｎチャネルＭＩＳＦＥＴＱｎ、およびソース、ドレイン
の拡散層抵抗が２５０〔Ω／cm〕、接合深さが約0.１μ
ｍのｐチャネルＭＩＳＦＥＴＱｐが得られる（図１
９）。
散層抵抗が１００〔Ω／cm〕、接合深さが約0.１μｍの
ｎチャネルＭＩＳＦＥＴＱｎ、およびソース、ドレイン
の拡散層抵抗が２５０〔Ω／cm〕、接合深さが約0.１μ
ｍのｐチャネルＭＩＳＦＥＴＱｐが得られる（図１
９）。
【００７５】その後、図示しないフォトレジスト膜をエ
ッチングのマスクにしてＢＰＳＧ膜１９に接続孔２３を
形成した後、スパッタ法を用いてＴｉＷまたはＴｉＮか
らなる膜厚２５０nm程度のバリヤメタル２０および膜厚
５５０nm程度のＡｌ合金膜２１を基板全面に順次堆積
し、これらをパターニングしてメタル配線２２を形成す
る。
ッチングのマスクにしてＢＰＳＧ膜１９に接続孔２３を
形成した後、スパッタ法を用いてＴｉＷまたはＴｉＮか
らなる膜厚２５０nm程度のバリヤメタル２０および膜厚
５５０nm程度のＡｌ合金膜２１を基板全面に順次堆積
し、これらをパターニングしてメタル配線２２を形成す
る。
【００７６】最後に、ｎチャネルＭＩＳＦＥＴＱｎ、ｐ
チャネルＭＩＳＦＥＴＱｐの安定化のために、４００℃
の水素雰囲気で熱処理を行うことにより、前記図１に示
すＣＭＯＳＦＥＴが完成する。
チャネルＭＩＳＦＥＴＱｐの安定化のために、４００℃
の水素雰囲気で熱処理を行うことにより、前記図１に示
すＣＭＯＳＦＥＴが完成する。
【００７７】次に、図２０〜図２５を用いて上記の構成
を有するＣＭＯＳＦＥＴの作用、効果を説明する。
を有するＣＭＯＳＦＥＴの作用、効果を説明する。
【００７８】図２０は、本発明のＣＭＯＳＦＥＴのチャ
ネル領域のポテンシャル図であり、図２１は、ｎチャネ
ルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴのゲート電極
を共にｎ+ 形の多結晶シリコンで構成した従来のＣＭＯ
ＳＦＥＴのチャネル領域のポテンシャル図である。いず
れもゲート電圧〔Ｖｇ〕がしきい電圧〔Ｖth〕に等しい
場合のポテンシャル図である。
ネル領域のポテンシャル図であり、図２１は、ｎチャネ
ルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴのゲート電極
を共にｎ+ 形の多結晶シリコンで構成した従来のＣＭＯ
ＳＦＥＴのチャネル領域のポテンシャル図である。いず
れもゲート電圧〔Ｖｇ〕がしきい電圧〔Ｖth〕に等しい
場合のポテンシャル図である。
【００７９】まず、図２１の従来技術について説明す
る。従来技術のｎチャネルＭＩＳＦＥＴのチャネル領域
には、ウエルと同じ導電形の不純物（ｐ形不純物）がド
ープされた不純物層があり、一方、ｐチャネルＭＩＳＦ
ＥＴのチャネル領域には、ウエルと反対導電形の不純物
（ｐ形不純物）がドープされたカウンタードープ層があ
る。
る。従来技術のｎチャネルＭＩＳＦＥＴのチャネル領域
には、ウエルと同じ導電形の不純物（ｐ形不純物）がド
ープされた不純物層があり、一方、ｐチャネルＭＩＳＦ
ＥＴのチャネル領域には、ウエルと反対導電形の不純物
（ｐ形不純物）がドープされたカウンタードープ層があ
る。
【００８０】このカウンタードープ層は、ｐチャネルＭ
ＩＳＦＥＴのしきい電圧〔Ｖth〕をｎチャネルＭＩＳＦ
ＥＴのしきい電圧〔Ｖth〕に合わせ込むために設けられ
ている。ｐチャネルＭＩＳＦＥＴのポテンシャルが最小
となる部分が基板表面でなくバルク側になっていること
が特徴であり、そのため、ソース、ドレイン間の導電チ
ャネルはバルク内部から形成される（埋込チャネル形構
造）。
ＩＳＦＥＴのしきい電圧〔Ｖth〕をｎチャネルＭＩＳＦ
ＥＴのしきい電圧〔Ｖth〕に合わせ込むために設けられ
ている。ｐチャネルＭＩＳＦＥＴのポテンシャルが最小
となる部分が基板表面でなくバルク側になっていること
が特徴であり、そのため、ソース、ドレイン間の導電チ
ャネルはバルク内部から形成される（埋込チャネル形構
造）。
【００８１】このようなｐチャネルＭＩＳＦＥＴは、キ
ャリアの流れるチャネルが基板内部にあるため、ホット
キャリアが基板とゲート絶縁膜との界面に影響を与え難
く、ホットキャリアによる信頼性の低下が小さい。一
方、ｎチャネルＭＩＳＦＥＴは、表面チャネル形構造で
あり、ホットキャリアによる信頼性の低下が大きい。
ャリアの流れるチャネルが基板内部にあるため、ホット
キャリアが基板とゲート絶縁膜との界面に影響を与え難
く、ホットキャリアによる信頼性の低下が小さい。一
方、ｎチャネルＭＩＳＦＥＴは、表面チャネル形構造で
あり、ホットキャリアによる信頼性の低下が大きい。
【００８２】次に、図２０の本発明について説明する。
本発明では、ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩ
ＳＦＥＴ共、チャネル領域の基板側には、それぞれのウ
エルと同じ導電形の不純物をドープした高濃度不純物層
があり、表面側には、それぞれのウエルと反対導電形の
不純物をドープしたカウンタードープ層がある。
本発明では、ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩ
ＳＦＥＴ共、チャネル領域の基板側には、それぞれのウ
エルと同じ導電形の不純物をドープした高濃度不純物層
があり、表面側には、それぞれのウエルと反対導電形の
不純物をドープしたカウンタードープ層がある。
【００８３】このカウンタードープ層は、従来技術のカ
ウンタードープ層に比べて不純物濃度が低く、幅も小さ
いため、ポテンシャルが最小になる部分は基板内部でな
く、基板とゲート絶縁膜との界面にある。そのため、ｎ
チャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ共、ホ
ットキャリアによる信頼性の低下が大きい構造になって
いるが、この問題は、電源電圧〔Ｖcc〕を２〔Ｖ〕に低
減することで緩和することができる。
ウンタードープ層に比べて不純物濃度が低く、幅も小さ
いため、ポテンシャルが最小になる部分は基板内部でな
く、基板とゲート絶縁膜との界面にある。そのため、ｎ
チャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ共、ホ
ットキャリアによる信頼性の低下が大きい構造になって
いるが、この問題は、電源電圧〔Ｖcc〕を２〔Ｖ〕に低
減することで緩和することができる。
【００８４】図２２、図２３は、しきい電圧〔Ｖth〕を
約0.３〔Ｖ〕に設定する方法についての本発明と従来技
術との考え方の差異を説明する図である。図２２は、本
発明の方法、図２３は、従来技術の方法である。
約0.３〔Ｖ〕に設定する方法についての本発明と従来技
術との考え方の差異を説明する図である。図２２は、本
発明の方法、図２３は、従来技術の方法である。
【００８５】それぞれの図の横軸は、(1) チャネル領域
の不純物がウエルの不純物のみの場合、(2) ウエルと同
じ導電形の不純物をドープする場合、(3) ウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Ｖth〕
を0.３〔Ｖ〕程度（ｐチャネルＭＩＳＦＥＴは、−0.３
〔Ｖ〕程度）に設定する場合である。
の不純物がウエルの不純物のみの場合、(2) ウエルと同
じ導電形の不純物をドープする場合、(3) ウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Ｖth〕
を0.３〔Ｖ〕程度（ｐチャネルＭＩＳＦＥＴは、−0.３
〔Ｖ〕程度）に設定する場合である。
【００８６】なお、従来技術のｎチャネルＭＩＳＦＥＴ
は、チャネル領域にウエルと反対導電形の不純物をドー
プしないので、ウエルと同じ導電形の不純物のドープで
しきい電圧〔Ｖth〕を0.３〔Ｖ〕程度に設定する。ま
た、従来技術のｐチャネルＭＩＳＦＥＴは、チャネル領
域にウエルと同じ導電形の不純物をドープしないので、
ウエルと反対導電形の不純物のドープで−0.３〔Ｖ〕程
度に設定する。
は、チャネル領域にウエルと反対導電形の不純物をドー
プしないので、ウエルと同じ導電形の不純物のドープで
しきい電圧〔Ｖth〕を0.３〔Ｖ〕程度に設定する。ま
た、従来技術のｐチャネルＭＩＳＦＥＴは、チャネル領
域にウエルと同じ導電形の不純物をドープしないので、
ウエルと反対導電形の不純物のドープで−0.３〔Ｖ〕程
度に設定する。
【００８７】なお、図中のカッコ内の数値は、それぞれ
の不純物のドープによるしきい電圧〔Ｖth〕のシフト量
を示している。
の不純物のドープによるしきい電圧〔Ｖth〕のシフト量
を示している。
【００８８】まず、図２２と図２３とを比較してｎチャ
ネルＭＩＳＦＥＴの場合について説明する。チャネル領
域の不純物がウエルのみである場合、本発明および従来
技術のしきい電圧〔Ｖth〕は、共に−0.１〔Ｖ〕程度で
ある。
ネルＭＩＳＦＥＴの場合について説明する。チャネル領
域の不純物がウエルのみである場合、本発明および従来
技術のしきい電圧〔Ｖth〕は、共に−0.１〔Ｖ〕程度で
ある。
【００８９】本発明では、ウエルと同じ導電形の不純物
をドープしてしきい電圧〔Ｖth〕を0.５〔Ｖ〕程度に設
定する。従来技術では、ウエルと同じ導電形の不純物を
ドープして0.３〔Ｖ〕程度に設定する。
をドープしてしきい電圧〔Ｖth〕を0.５〔Ｖ〕程度に設
定する。従来技術では、ウエルと同じ導電形の不純物を
ドープして0.３〔Ｖ〕程度に設定する。
【００９０】すなわち、本発明の方法は、従来技術の方
法に比べてしきい電圧〔Ｖth〕を正方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
法に比べてしきい電圧〔Ｖth〕を正方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
【００９１】これにより、しきい電圧〔Ｖth〕のゲート
長依存性が低減されるので、短チャネル化を実現し易
い。本発明では、その後、さらにウエルと反対導電形の
不純物を表面にドープしてしきい電圧〔Ｖth〕を0.３
〔Ｖ〕程度に設定する。
長依存性が低減されるので、短チャネル化を実現し易
い。本発明では、その後、さらにウエルと反対導電形の
不純物を表面にドープしてしきい電圧〔Ｖth〕を0.３
〔Ｖ〕程度に設定する。
【００９２】次に、ｐチャネルＭＩＳＦＥＴの場合につ
いて説明する。チャネル領域の不純物がウエルのみであ
る場合、本発明のしきい電圧〔Ｖth〕は、0.１〔Ｖ〕程
度であるのに対し、従来技術は、−0.１〔Ｖ〕程度であ
る。この差異は、ゲート電極と基板（ウエル）との間の
仕事関数差が異なるためである。
いて説明する。チャネル領域の不純物がウエルのみであ
る場合、本発明のしきい電圧〔Ｖth〕は、0.１〔Ｖ〕程
度であるのに対し、従来技術は、−0.１〔Ｖ〕程度であ
る。この差異は、ゲート電極と基板（ウエル）との間の
仕事関数差が異なるためである。
【００９３】本発明では、ウエルと同じ導電形の不純物
をドープしてしきい電圧〔Ｖth〕を−0.５〔Ｖ〕程度に
設定する。従来技術では、ウエルと反対導電形の不純物
をドープしてしきい電圧〔Ｖth〕を−0.３〔Ｖ〕程度に
設定する。
をドープしてしきい電圧〔Ｖth〕を−0.５〔Ｖ〕程度に
設定する。従来技術では、ウエルと反対導電形の不純物
をドープしてしきい電圧〔Ｖth〕を−0.３〔Ｖ〕程度に
設定する。
【００９４】すなわち、本発明の方法は、従来技術の方
法に比べてしきい電圧〔Ｖth〕を負方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
法に比べてしきい電圧〔Ｖth〕を負方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
【００９５】これにより、しきい電圧〔Ｖth〕のゲート
長依存性が低減されるので、短チャネル化を実現し易
い。
長依存性が低減されるので、短チャネル化を実現し易
い。
【００９６】本発明では、その後、さらにウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Ｖth〕
を−0.３〔Ｖ〕程度に設定する。すなわち、従来技術の
方法は、しきい電圧〔Ｖth〕を正方向に0.７〔Ｖ〕程度
シフトさせるのに対し、本発明の方法は、0.２〔Ｖ〕程
度のシフトでよい。従って、本発明の方法は、従来技術
の方法に比べて反対導電形の不純物のドープ量が少なく
済むので、しきい電圧〔Ｖth〕のゲート長依存性が大き
く劣化することはない。
導電形の不純物を表面にドープしてしきい電圧〔Ｖth〕
を−0.３〔Ｖ〕程度に設定する。すなわち、従来技術の
方法は、しきい電圧〔Ｖth〕を正方向に0.７〔Ｖ〕程度
シフトさせるのに対し、本発明の方法は、0.２〔Ｖ〕程
度のシフトでよい。従って、本発明の方法は、従来技術
の方法に比べて反対導電形の不純物のドープ量が少なく
済むので、しきい電圧〔Ｖth〕のゲート長依存性が大き
く劣化することはない。
【００９７】図２４は、本発明のｐチャネルＭＩＳＦＥ
Ｔのチャネル領域にウエルと同じ導電形の不純物をドー
プして高濃度不純物層を形成した場合のしきい電圧〔Ｖ
th〕のゲート長依存性（ΔＶth）に与える影響をシミュ
レーションにより調べた結果である。なお、ゲート長
（Ｌｇ）が0.２５〜0.３５μｍの範囲でしきい電圧〔Ｖ
th〕が一定の値になるように不純物のドープ量を調整し
ている。
Ｔのチャネル領域にウエルと同じ導電形の不純物をドー
プして高濃度不純物層を形成した場合のしきい電圧〔Ｖ
th〕のゲート長依存性（ΔＶth）に与える影響をシミュ
レーションにより調べた結果である。なお、ゲート長
（Ｌｇ）が0.２５〜0.３５μｍの範囲でしきい電圧〔Ｖ
th〕が一定の値になるように不純物のドープ量を調整し
ている。
【００９８】シミュレーションの結果から、ウエルと同
じ導電形の不純物のドープ量が増加する程、ΔＶthが改
善されることがわかる。
じ導電形の不純物のドープ量が増加する程、ΔＶthが改
善されることがわかる。
【００９９】図２５は、本発明のｐチャネルＭＩＳＦＥ
Ｔのチャネル領域の表面側にカウンタードープ層を形成
した場合のしきい電圧〔Ｖth〕のゲート長依存性に与え
る影響をシミュレーションにより調べた結果である。
Ｔのチャネル領域の表面側にカウンタードープ層を形成
した場合のしきい電圧〔Ｖth〕のゲート長依存性に与え
る影響をシミュレーションにより調べた結果である。
【０１００】図の縦軸は、しきい電圧〔Ｖth〕のゲート
長依存性（ΔＶth）、横軸は、カウンタードープ層の深
さである。なお、ゲート長（Ｌｇ）が0.２５〜0.３５μ
ｍの範囲でしきい電圧〔Ｖth〕が一定の値になるように
不純物のドープ量を調整している。
長依存性（ΔＶth）、横軸は、カウンタードープ層の深
さである。なお、ゲート長（Ｌｇ）が0.２５〜0.３５μ
ｍの範囲でしきい電圧〔Ｖth〕が一定の値になるように
不純物のドープ量を調整している。
【０１０１】シミュレーションの結果から、カウンター
ドープ層が浅くなる程、ΔＶthを低減できることがわか
る。これは、カウンタードープ層が浅くなると、反対導
電形の不純物の影響があたかもゲート電極と基板との間
の仕事関数差をシフトするような働きに近づくためであ
る。
ドープ層が浅くなる程、ΔＶthを低減できることがわか
る。これは、カウンタードープ層が浅くなると、反対導
電形の不純物の影響があたかもゲート電極と基板との間
の仕事関数差をシフトするような働きに近づくためであ
る。
【０１０２】すなわち、反対導電形の不純物のドープ量
は、少ないことが望ましい。また、不純物種は拡散係数
が小さいものが望ましい。本発明のｐチャネルＭＩＳＦ
ＥＴは、ゲート電極をｐ形とすることにより、カウンタ
ードープ層の不純物濃度が低くともしきい電圧〔Ｖth〕
を低減することができるので、短チャネル化に有利であ
る。
は、少ないことが望ましい。また、不純物種は拡散係数
が小さいものが望ましい。本発明のｐチャネルＭＩＳＦ
ＥＴは、ゲート電極をｐ形とすることにより、カウンタ
ードープ層の不純物濃度が低くともしきい電圧〔Ｖth〕
を低減することができるので、短チャネル化に有利であ
る。
【０１０３】また、本発明のｎチャネルＭＩＳＦＥＴ
は、拡散係数の小さいヒ素を用いてカウンタードープ層
を形成するので、従来技術に比べてΔＶthを低減でき、
場合よりも Vthのゲート寸法依存性を小さくでき、短チ
ャネル化に有利である。
は、拡散係数の小さいヒ素を用いてカウンタードープ層
を形成するので、従来技術に比べてΔＶthを低減でき、
場合よりも Vthのゲート寸法依存性を小さくでき、短チ
ャネル化に有利である。
【０１０４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１０５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０６】本発明によれば、ｎチャネルＭＩＳＦＥ
Ｔ、ｐチャネルＭＩＳＦＥＴ共、しきい電圧〔Ｖth〕の
ゲート長依存性劣化させることなく、しきい電圧〔Ｖt
h〕を低減することができるので、低電圧駆動で高性能
を発揮する短チャネルＣＭＯＳデバイスを実現すること
ができる。
Ｔ、ｐチャネルＭＩＳＦＥＴ共、しきい電圧〔Ｖth〕の
ゲート長依存性劣化させることなく、しきい電圧〔Ｖt
h〕を低減することができるので、低電圧駆動で高性能
を発揮する短チャネルＣＭＯＳデバイスを実現すること
ができる。
【図１】本発明の一実施例であるＣＭＯＳＦＥＴを示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図２】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図３】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図４】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図５】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図６】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図７】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図８】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図９】このＣＭＯＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図１０】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１１】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１２】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１３】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１４】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１５】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１６】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１７】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１８】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図１９】このＣＭＯＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図２０】本発明のＣＭＯＳＦＥＴのチャネル領域のポ
テンシャルを示す図である。
テンシャルを示す図である。
【図２１】従来のＣＭＯＳＦＥＴのチャネル領域のポテ
ンシャルを示す図である。
ンシャルを示す図である。
【図２２】本発明によるしきい電圧の低減方法を説明す
る図である。
る図である。
【図２３】従来技術によるしきい電圧の低減方法を説明
する図である。
する図である。
【図２４】基板と同じ導電形の不純物のドープ量と、し
きい電圧のゲート長依存性との関係を示す図である。
きい電圧のゲート長依存性との関係を示す図である。
【図２５】カウンタードープ層の深さと、しきい電圧の
ゲート長依存性との関係を示す図である。
ゲート長依存性との関係を示す図である。
１ 半導体基板
２ ｎウエル
３ ｐウエル
４ フィールド絶縁膜
５ チャネルストッパ領域
６ ｎ- 半導体領域
７ ｎ+ 半導体領域
８ ゲート絶縁膜
９ 多結晶シリコン膜
９ｎ 多結晶シリコン膜
９ｐ 多結晶シリコン膜
１０ シリサイド膜
１１ｎ ゲート電極
１１ｐ ゲート電極
１２ｎ 高濃度不純物層
１２ｐ 高濃度不純物層
１３ｎ カウンタードープ層
１３ｐ カウンタードープ層
１４ ｐ- 半導体領域
１５ ｐ+ 半導体領域
１６ サイドウォールスペーサ
１７ 酸化珪素膜
１８ 酸化珪素膜
１９ ＢＰＳＧ膜
２０ バリヤメタル
２１ Ａｌ合金膜
２２ メタル配線
２３ 接続孔
２４ 酸化珪素膜
２５ 窒化珪素膜
２６ フォトレジスト膜
２７ 酸化珪素膜
２８ 酸化珪素膜
２９ 窒化珪素膜
３０ フォトレジスト膜
３１ フォトレジスト膜
３２ 酸化珪素膜
３３ 酸化珪素膜
３４ フォトレジスト膜
３５ フォトレジスト膜
３６ 酸化珪素膜
３７ フォトレジスト膜
３８ フォトレジスト膜
３９ 酸化珪素膜
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Claims (6)
- 【請求項１】 ｎチャネルＭＩＳＦＥＴとｐチャネルＭ
ＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳＦ
ＥＴを有する半導体集積回路装置であって、前記ｎチャ
ネルＭＩＳＦＥＴのゲート電極をｎ形の多結晶シリコン
またはそれと同等の仕事関数を有する材料で構成すると
共に、前記ｐチャネルＭＩＳＦＥＴのゲート電極をｐ形
の多結晶シリコンまたはそれと同等の仕事関数を有する
材料で構成し、前記ｎチャネルＭＩＳＦＥＴおよび前記
ｐチャネルＭＩＳＦＥＴのそれぞれのチャネル領域に、
それぞれの基板と同じ導電形の高濃度不純物層を設けた
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ｎチャネルＭＩＳＦＥＴおよび前記
ｐチャネルＭＩＳＦＥＴのそれぞれの高濃度不純物層の
表面に、前記高濃度不純物層と反対の導電形のカウンタ
ードープ層を設けたことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 回路の電源電圧が２〔Ｖ〕以下であるこ
とを特徴とする請求項１または２記載の半導体集積回路
装置。 - 【請求項４】 前記ｎチャネルＭＩＳＦＥＴおよび前記
ｐチャネルＭＩＳＦＥＴのそれぞれのゲート長が0.２μ
ｍ以下であることを特徴とする請求項１または２記載の
半導体集積回路装置。 - 【請求項５】 前記ｎチャネルＭＩＳＦＥＴのしきい電
圧が約0.３〔Ｖ〕であり、前記ｐチャネルＭＩＳＦＥＴ
のしきい電圧が約−0.３〔Ｖ〕であることを特徴とする
請求項１または２記載の半導体集積回路装置。 - 【請求項６】 前記ｎチャネルＭＩＳＦＥＴのゲート電
極と前記ｐチャネルＭＩＳＦＥＴのゲート電極とを分離
形成したことを特徴とする請求項１または２記載の半導
体集積回路装置。
Priority Applications (3)
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|---|---|---|---|
| JP3188470A JPH0536918A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
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| JP3188470A JPH0536918A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
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- 1991-07-29 JP JP3188470A patent/JPH0536918A/ja active Pending
-
1992
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- 1992-07-29 US US07/921,248 patent/US5329138A/en not_active Expired - Fee Related
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| US5329138A (en) | 1994-07-12 |
| KR930003415A (ko) | 1993-02-24 |
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