JPH05291955A - A/d conversion bit expansion circuit - Google Patents

A/d conversion bit expansion circuit

Info

Publication number
JPH05291955A
JPH05291955A JP12118692A JP12118692A JPH05291955A JP H05291955 A JPH05291955 A JP H05291955A JP 12118692 A JP12118692 A JP 12118692A JP 12118692 A JP12118692 A JP 12118692A JP H05291955 A JPH05291955 A JP H05291955A
Authority
JP
Japan
Prior art keywords
circuit
output
signal
supplied
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12118692A
Other languages
Japanese (ja)
Inventor
Munenori Kobayashi
宗徳 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP12118692A priority Critical patent/JPH05291955A/en
Publication of JPH05291955A publication Critical patent/JPH05291955A/en
Pending legal-status Critical Current

Links

Landscapes

  • Picture Signal Circuits (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

PURPOSE:To provide the A/D conversion bit expansion circuit relating to a device requiring digital processing by adopting the configuration including especially a comparator circuit, a control circuit and an amplifier circuit for the A/D conversion bit expansion circuit. CONSTITUTION:An analog video signal SV from an analog input terminal 10 is fed to a sample-and-hold circuit 1 and its output SVS is fed to an amplifier circuit 4 and a comparator circuit 2. The circuit 2 compares N-kinds of REF signals set to a REF input terminal group 11 with the output SVS from the circuit 1 and outputs the result as an output SEL. The output SEL is fed to a control circuit 3, from which a control signal Ga in response to the output SEL is generated when the N-kinds of the REF signals have a prescribed relation. Then the signal Ga and the output SVS from the circuit 1 are fed to the amplifier circuit 4, in which the signal is amplified based on the level of the signal Ga. Thus, a small level signal is amplified at a higher gain by the circuits 2, 3, 4 when the level is lower, and the bit is shifted and the number of digital signal bits is expanded.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、AD変換ビット伸長回
路に関し、特に、映像信号処理装置におけるアナログ処
理部又はビデオカメラ等の撮像装置における撮像部から
導出されるアナログ映像信号に対し、ディジタル信号処
理を目的として、ディジタル化することを必要とする機
器に係るAD変換ビット伸長回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an AD conversion bit expansion circuit, and more particularly to a digital signal for an analog video signal derived from an analog processing section in a video signal processing apparatus or an image pickup section in an image pickup apparatus such as a video camera. The present invention relates to an AD conversion bit expansion circuit for a device that needs to be digitized for the purpose of processing.

【0002】[0002]

【従来の技術】映像信号処理回路においては、通常、ア
ナログ映像信号の入力に対して種々の信号処理がなされ
ている。そして、昨今において、この映像信号処理回路
においても、ディジタル処理が採用されるようになって
いる。例えば、アナログ映像信号をA/D変換によりデ
ィジタル化し、信号処理をディジタル回路として実現す
る回路のために、従来、図6に示すようなA/D変換回
路部が使用されている。
2. Description of the Related Art In a video signal processing circuit, various kinds of signal processing are usually performed on an analog video signal input. In recent years, digital processing has also been adopted in this video signal processing circuit. For example, an A / D conversion circuit unit as shown in FIG. 6 has been conventionally used for a circuit that digitizes an analog video signal by A / D conversion and realizes signal processing as a digital circuit.

【0003】即ち、従来のA/D変換回路部は、図6に
示すように、アナログ入力端子25、ゲイン制御回路2
3、A/D変換器6、ディジタル処理回路24、ディジ
タル出力端子26から構成される。この図6に示す従来
のA/D変換回路部において、例えばアナログ信号処理
部から導出されたアナログ映像信号Avは、アナログ入
力端子25に供給され、更に、ゲイン制御回路23を経
てA/D変換器6に供給される。
That is, as shown in FIG. 6, the conventional A / D conversion circuit section has an analog input terminal 25 and a gain control circuit 2.
3, an A / D converter 6, a digital processing circuit 24, and a digital output terminal 26. In the conventional A / D conversion circuit unit shown in FIG. 6, for example, the analog video signal Av derived from the analog signal processing unit is supplied to the analog input terminal 25, and further, the gain control circuit 23 is used to perform A / D conversion. Is supplied to the container 6.

【0004】そして、このA/D変換器6において、ア
ナログ映像信号AvがA/D変換されてディジタル信号
D1を形成する。A/D変換器6からの上記ディジタル
信号DIは、ディジタル処理回路24において、種々の
処理がなされてディジタル信号D2とされ、ディジタル
出力端子26を経て出力される。
Then, in the A / D converter 6, the analog video signal Av is A / D converted to form a digital signal D1. The digital signal DI from the A / D converter 6 is subjected to various processes in the digital processing circuit 24 to be a digital signal D2, which is output through the digital output terminal 26.

【0005】[0005]

【発明が解決しようとする課題】従来使用されている映
像信号処理用のA/D変換回路部にあっては、上記した
ように、アナログ映像信号Avがゲイン制御回路23を
経てA/D変換器6に供給され、ディジタル信号D1に
変換される(図6参照)。
In the conventional A / D conversion circuit portion for video signal processing, as described above, the analog video signal Av is A / D converted via the gain control circuit 23. It is supplied to the device 6 and converted into a digital signal D1 (see FIG. 6).

【0006】その際のアナログ映像信号Avは、一般に
比較的広いダイナミックレンジを有しており、また、昨
今の映像機器における高画質化の要求の高まりによる高
S/Nの必要性から、アナログ映像信号Avをディジタ
ル信号D1に変換するA/D変換器6は、アナログ映像
信号Avの比較的広いダイナミックレンジに対処でき、
かつ、高S/Nのディジタル信号処理が実現できるよう
にするため、通常、ディジタル信号D1を8ビット以上
のビット数のディジタルデ−タとして形成するものが必
要とされる。
The analog video signal Av at that time generally has a relatively wide dynamic range, and because of the need for high S / N due to the increasing demand for high image quality in recent video equipment, an analog video signal is required. The A / D converter 6 for converting the signal Av into the digital signal D1 can cope with a relatively wide dynamic range of the analog video signal Av,
In order to realize high S / N digital signal processing, it is usually necessary to form the digital signal D1 as digital data having a bit number of 8 bits or more.

【0007】即ち、A/D変換器6は、扱いビット数が
8ビツト以上とするものであるが、このように扱いビッ
ト数が8ビツト以上のA/D変換器は、高価なものとな
り、また、消費電力も大である。したがって、図6に示
すような従来使用されているA/D変換回路部では、コ
ストがかさみ、かつ、消費電力の面で不利なものとなる
という問題点を有している。
That is, the A / D converter 6 has a handling bit number of 8 bits or more. Thus, an A / D converter having a handling bit number of 8 bits or more becomes expensive, Moreover, power consumption is also large. Therefore, the conventionally used A / D conversion circuit section as shown in FIG. 6 has problems that the cost is high and the power consumption is disadvantageous.

【0008】そこで、本発明は、上記問題点を解消する
AD変換ビット伸長回路を提供することを目的とし、詳
細には、従来のA/D変換回路部に比してコストを削減
でき、かつ、消費電力面で有利なAD変換ビット伸長回
路を提供することを目的とする。
Therefore, the present invention aims to provide an AD conversion bit expansion circuit that solves the above problems, and more specifically, it is possible to reduce the cost as compared with the conventional A / D conversion circuit section, and An object of the present invention is to provide an AD conversion bit expansion circuit which is advantageous in terms of power consumption.

【0009】[0009]

【課題を解決するための手段】そして、本発明のAD変
換ビット伸長回路は、サンプルホ−ルド回路、比較回
路、制御回路、増幅回路、A/D変換器、デ−タラッ
チ、シフト制御回路、ビットシフト回路を含む構成、特
に比較回路、制御回路、増幅回路を含む構成からなるも
のであり、これによって上記目的とするAD変換ビット
伸長回路を提供するものである。
The AD conversion bit expansion circuit of the present invention includes a sample hold circuit, a comparison circuit, a control circuit, an amplification circuit, an A / D converter, a data latch, a shift control circuit, The configuration includes a bit shift circuit, in particular, a configuration including a comparison circuit, a control circuit, and an amplification circuit, thereby providing an AD conversion bit expansion circuit for the above purpose.

【0010】即ち、本発明は、(A) 入力アナログ信号を
サンプルホ−ルドするサンプルホ−ルド回路、(B) リフ
ァレンスレベルと入力信号のサンプルホ−ルドレベルを
比較する比較回路、(C) 比較回路の出力に応じて増幅回
路の制御信号を生成する制御回路、(D) 入力を制御信号
に応じて増幅する増幅回路、(E) A/D変換器、(F) デ
−タラッチ、(G) 比較回路の出力に応じてシフト量を生
成するシフト制御回路、(H) 入力ディジタル信号をビッ
トシフトするビットシフト回路、(I) アナログ入力端
子、(J) リファレンスレベル入力端子群、(K) ディジタ
ル出力端子、より構成され、(a) アナログ映像信号は、
アナログ入力端子を介してサンプルホ−ルド回路に供給
され、(b) サンプルホ−ルド回路の出力とリファレンス
レベル入力端子群に入力されるリファレンス信号群は、
比較回路に供給され、(c) 比較回路の出力は、制御回路
に供給され、(d) 制御回路の出力と前記サンプルホ−ル
ド回路の出力とは、増幅回路に供給され、(e) 増幅回路
の出力は、A/D変換器に供給され、(f) A/D変換器
の出力は、デ−タラッチに供給され、(g) 前記比較回路
の出力は、シフト制御回路に供給され、(h) シフト制御
回路の出力と前記デ−タラッチの出力は、ビットシフト
回路に供給され、(i) ビットシフト回路の出力は、ディ
ジタル出力端子に供給される、ことを特徴とするAD変
換ビット伸長回路、を要旨とするものである。
That is, the present invention comprises (A) a sample hold circuit for sample-holding an input analog signal, (B) a comparison circuit for comparing a reference level with a sample-hold level of an input signal, and (C) a comparison circuit. A control circuit that generates a control signal for the amplifier circuit according to the output of the circuit, (D) an amplifier circuit that amplifies the input according to the control signal, (E) A / D converter, (F) data latch, (G ) Shift control circuit that generates a shift amount according to the output of the comparison circuit, (H) Bit shift circuit that bit-shifts the input digital signal, (I) Analog input terminal, (J) Reference level input terminal group, (K) It consists of a digital output terminal, and (a) the analog video signal is
The reference signal group supplied to the sample hold circuit via the analog input terminal and (b) the output of the sample hold circuit and the reference level input terminal group is
(C) The output of the comparison circuit is supplied to the control circuit, (d) the output of the control circuit and the output of the sample-hold circuit are supplied to the amplification circuit, and (e) the amplification circuit. The output of the circuit is supplied to the A / D converter, (f) the output of the A / D converter is supplied to the data latch, (g) the output of the comparison circuit is supplied to the shift control circuit, (h) The output of the shift control circuit and the output of the data latch are supplied to a bit shift circuit, and (i) the output of the bit shift circuit is supplied to a digital output terminal. The main point is a decompression circuit.

【0011】[0011]

【実施例】以下、本発明の第1の実施例及び第2の実施
例を挙げ、本発明のAD変換ビット伸長回路をより詳細
に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The AD conversion bit expansion circuit of the present invention will be described in more detail below with reference to the first and second embodiments of the present invention.

【0012】(実施例1)本発明の第1の実施例(実施
例1)を図1〜図4を参照して説明する。図1は、本発
明の実施例1を説明するためのAD変換ビット伸長回路
構成図であり、図2は、この実施例1における比較回路
の構成図である。また、図3及び図4は、実施例1の動
作を説明するための図であって、アナログ映像信号Sv
及び増幅回路の出力Sxの波形をそれぞれ示す図であ
る。
(Embodiment 1) A first embodiment (Embodiment 1) of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of an AD conversion bit expansion circuit for explaining a first embodiment of the present invention, and FIG. 2 is a block diagram of a comparison circuit in the first embodiment. 3 and 4 are diagrams for explaining the operation of the first embodiment, which is an analog video signal Sv.
3 is a diagram showing waveforms of an output Sx of the amplifier circuit and the amplifier circuit, respectively.

【0013】本実施例1は、図1に示すように、サンプ
ルホ−ルド回路1、比較回路2、制御回路3、増幅回路
4、A/D交換器6、デ−タラッチ7、ビットシフト回
路8、シフト制御回路9、アナログ入力端子10、リフ
ァレンスレベル入力端子群11、ディジタル出力端子1
2より構成されている。また、本実施例1における上記
比較回路2は、図2に示すように、比較回路入力端子1
4、N個の比較器13(Nは自然数)、リファレンスレ
ベル入力端子群11、比較回路出力端子群15より構成
されている。
In the first embodiment, as shown in FIG. 1, a sample hold circuit 1, a comparison circuit 2, a control circuit 3, an amplifier circuit 4, an A / D exchanger 6, a data latch 7, a bit shift circuit. 8, shift control circuit 9, analog input terminal 10, reference level input terminal group 11, digital output terminal 1
It is composed of 2. Further, the comparison circuit 2 in the first embodiment has the comparison circuit input terminal 1 as shown in FIG.
It is composed of 4, N comparators 13 (N is a natural number), a reference level input terminal group 11, and a comparison circuit output terminal group 15.

【0014】そして、本実施例1においては、図1に示
すように、アナログ入力端子10に入力されたアナログ
映像信号Svは、サンプルホ−ルド回路1に供給され、
クロックFSでサンプルアンドホ−ルドされる。サンプ
ルホ−ルド回路1の出力Svsは、増幅回路4と比較回
路2に供給される。
In the first embodiment, as shown in FIG. 1, the analog video signal Sv input to the analog input terminal 10 is supplied to the sample hold circuit 1.
Sampled and held by the clock FS. The output Svs of the sample-hold circuit 1 is supplied to the amplifier circuit 4 and the comparison circuit 2.

【0015】上記比較回路2においては、図2に示すよ
うに、この比較回路2のリファレンスレベル入力端子群
11に設定されたN種類のリファレンス信号REF1、
REF2、……REFNは、それぞれN個の比較器13
の一方の入力端子に供給される。そして、前記サンプル
ホ−ルド回路1の出力Svsは、図2に示すように、比
較回路2の比較回路入力端子14を経てN個の比較器1
3の他方の入力端子に供給され、上記N種類のリファレ
ンス信号REF1、REF2、……REFNのそれぞれ
と比較される。比較器13の出力は、比較回路出力端子
群15を経て出力される。
In the comparison circuit 2, as shown in FIG. 2, N kinds of reference signals REF1 set in the reference level input terminal group 11 of the comparison circuit 2,
REF2, ... REFN are N comparators 13 each.
Is supplied to one of the input terminals. The output Svs of the sample-hold circuit 1 passes through the comparison circuit input terminal 14 of the comparison circuit 2 and the N comparators 1 as shown in FIG.
3 is supplied to the other input terminal and is compared with each of the N types of reference signals REF1, REF2, ... REFN. The output of the comparator 13 is output via the comparison circuit output terminal group 15.

【0016】比較回路2の出力SELは、制御回路3に
供給され(図1参照)、例えば前記リファレンスレベル
入力端子群11に入力されたN種類のリファレンス信号
REF1からREFNが REF1<REF2<……<REFN の関係にある時、制御回路3は、比較回路2の出力SE
Lに応じた制御信号Gaを発生する。
The output SEL of the comparison circuit 2 is supplied to the control circuit 3 (see FIG. 1). For example, N kinds of reference signals REF1 to REFN input to the reference level input terminal group 11 are REF1 <REF2 <... When the relation is <REFN, the control circuit 3 outputs the output SE of the comparison circuit 2.
A control signal Ga corresponding to L is generated.

【0017】ここで制御回路3の出力Gaは、前記サン
プルホ−ルド回路1の出力Svsと前記リファレンス信
号REF1、REF2、……REFNを比較回路2によ
り比較した結果が Svs≦REF1の時、制御信号Ga=Ga 0 REF1<Svs≦REF2の時、制御信号Ga=Ga 1 ・ ・ ・ ・ ・ ・ REFN<Svsの時、制御信号Ga=Ga N となる信号である。
Here, the output Ga of the control circuit 3 is controlled when the output Svs of the sample-hold circuit 1 and the reference signals REF1, REF2 ,. When the signal Ga = Ga 0 REF1 <Svs ≦ REF2, the control signal Ga = Ga 1 ········. REFN <Svs, the control signal Ga = Ga N.

【0018】制御回路3の出力Gaと前記サンプルホ−
ルド回路1の出力Svsは、増幅回路4に供給され、制
御回路3の出力Gaが に増幅される。
The output Ga of the control circuit 3 and the sample ho
The output Svs of the output circuit 1 is supplied to the amplifier circuit 4, and the output Ga of the control circuit 3 is Is amplified to.

【0019】例えば、リファレンスレベル入力端子群1
1にリファレンス信号REF1とREF2が設定された
とき(N=2)、図5に示すように、アナログ映像信号
Svは時間とともに直線的に変化する。このように時間
と共に直線的に変化するアナログ映像信号Svに対し、
このアナログ映像信号Svが前記リファレンス信号RE
F1以下であるt0からt1の期間では、増幅回路4は、
サンプルホ−ルド回路1の出力Svsの22倍の信号S
4を出力し、同様にし て、SvがREF1<Sv≦R
EF2であるt1からt2の期間では、2倍信号S2を出
力し、SvがREF2よりも大きいt2以後の期間で
は、1倍信号S1を出力する(図6参照)。なお、図6
は、上述の例に関する増幅回路の出力Sxの波形を示す
図である。
For example, the reference level input terminal group 1
When the reference signals REF1 and REF2 are set to 1 (N = 2), the analog video signal Sv changes linearly with time as shown in FIG. Thus, with respect to the analog video signal Sv that linearly changes with time,
This analog video signal Sv is the reference signal RE
During the period from t 0 to t 1 which is F1 or less, the amplifier circuit 4 is
The signal S that is 2 2 times the output Svs of the sample-hold circuit 1
4 is output, and Sv is REF1 <Sv ≦ R in the same manner.
During the period from t 1 to t 2 which is EF2, the double signal S2 is output, and during the period after t 2 where Sv is larger than REF2, the single signal S1 is output (see FIG. 6). Note that FIG.
FIG. 4 is a diagram showing a waveform of an output Sx of the amplifier circuit related to the above example.

【0020】本実施例1においては、図1に示すよう
に、増幅回路4の出力Sxは、A/D交換器6において
クロックFSでA/D交換され、Mビット(Mは2以上
の自然数)のディジタル信号が形成され、デ−タラッチ
7に供給される。デ−タラッチ7は、増幅回路4の出力
Sxのディジタル変換信号DXをラツチし、ビツトシフ
ト回路8に供給する。
In the first embodiment, as shown in FIG. 1, the output Sx of the amplifier circuit 4 is A / D-exchanged by the clock FS in the A / D exchanger 6, and M bits (M is a natural number of 2 or more). ) Digital signal is formed and supplied to the data latch 7. The data latch 7 latches the digital conversion signal DX of the output Sx of the amplifier circuit 4 and supplies it to the bit shift circuit 8.

【0021】一方、前記比較回路2の出力SELは、図
1に示すように、シフト制御回路9に供給される。シフ
ト制御回路9は、比較回路2の出力SEL即ちリファレ
ンスレベル(REF1、REF2、……REFN)とサ
ンプルホ−ルド出力Svsの関係に対応するビットシフ
ト数をビットシフト回路8に出力する。
On the other hand, the output SEL of the comparison circuit 2 is supplied to the shift control circuit 9 as shown in FIG. The shift control circuit 9 outputs to the bit shift circuit 8 the bit shift number corresponding to the relationship between the output SEL of the comparison circuit 2, that is, the reference level (REF1, REF2, ... REFN) and the sample hold output Svs.

【0022】このビットシフト数は、増幅回路4の増幅
率に対応した倍率であり、SvsとREF1〜REF
N、増幅回路4の倍率、ビットシフト数の関係は、 Svs≦REF1の時、倍率=2N倍、 ビットシフト数0 REF1<Svs≦REF2の時、倍率=2N-1倍、 ビットシフト数1 ・ ・ ・ ・ ・ ・ ・ ・ ・ REFN<Svsの時、倍率=20倍=1倍、ビットシフト数N となる。
This bit shift number is a multiplication factor corresponding to the amplification factor of the amplifier circuit 4, and is Svs and REF1 to REF.
The relationship between N, the magnification of the amplifier circuit 4, and the number of bit shifts is as follows: when Svs ≦ REF1, magnification = 2 N times, bit shift number 0 When REF1 <Svs ≦ REF2, magnification = 2 N−1 times, bit shift number 1 · · · · · · · · · REFN < when Svs, magnification = 2 0 × = 1 times the bit shift number N.

【0023】例えば図3、図4において、デ−タラツチ
7の出力DXがリファレンス信号REF1以下であるt
0からt1の期間は、シフト数0とし、同様に、REF1
<D1≦REF2であるt1からt2の期間はシフト数
1、REF2<D1であるt2以後の期間はシフト数2
とする。
For example, in FIGS. 3 and 4, the output DX of the data latch 7 is equal to or less than the reference signal REF1.
In the period from 0 to t 1 , the shift number is 0, and similarly, REF1
The number of shifts is 1 during the period from t 1 to t 2 where <D1 ≦ REF2, and the number of shifts is 2 during the period after t 2 where REF2 <D1.
And

【0024】ビットシフト回路8には、デ−タラツチ7
の出力DXとシフト制御回路9の出力が供給され、シフ
ト制御回路9の出力に応じて、デ−タラツチ7の出力D
Xを上位方向にビットシフトし、ディジタル出力端子1
2に出力する。
The bit shift circuit 8 includes a data latch 7
Of the shift control circuit 9 and the output DX of the shift control circuit 9 are supplied to the output D of the data latch 7 in accordance with the output of the shift control circuit 9.
X is bit-shifted to the upper direction and digital output terminal 1
Output to 2.

【0025】本実施例1は、比較回路2と制御回路3と
増幅回路4によって、小レベル信号をそのレベルが低い
ほど高利得で増幅し、A/D変換後、前記利得に応じて
ビットシフトして、ディジタル信号のビット数を拡張す
る。従って、本実施例1では、MビットのA/D変換器
によって簡易的なM+Nビットのディジタル信号を得る
ことができる。
In the first embodiment, the comparator circuit 2, the control circuit 3, and the amplifier circuit 4 amplify a small level signal with a higher gain as the level is lower, and after A / D conversion, bit shift according to the gain. Then, the number of bits of the digital signal is expanded. Therefore, in the first embodiment, a simple M + N-bit digital signal can be obtained by the M-bit A / D converter.

【0026】即ち、本実施例1により、少ないビット数
のA/D変換器を用いて、比較的広いダイナミックレン
ジの映像入力信号にも対応でき、かつ、簡易的なビット
拡張により高S/Nのディジタル信号が得られる。本実
施例1では、ビットシフト回路8において、高レベルの
信号ほど大きなビットシフトを行なうが、映像信号にお
いて一般に高レベルの信号については、「低レベルの信
号ほどのS/Nは必要ない」とされるため、ビットシフ
トによる丸め誤差は問題とならない。
That is, according to the first embodiment, an A / D converter having a small number of bits can be used to support a video input signal having a relatively wide dynamic range, and a high S / N ratio can be achieved by simple bit expansion. A digital signal of is obtained. In the first embodiment, the bit shift circuit 8 performs a larger bit shift for a higher level signal. Generally, a high level signal in a video signal is "not required to have an S / N as high as a low level signal". Therefore, the rounding error due to the bit shift does not pose a problem.

【0027】(実施例2)次に、本発明の第2の実施例
を図5を参照して説明する。図5は、本発明の第2の実
施例を説明するためのAD変換ビット伸長回路構成図で
ある。
(Second Embodiment) Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a block diagram of an AD conversion bit expansion circuit for explaining the second embodiment of the present invention.

【0028】本実施例2のAD変換ビット伸長回路は、
図5に示すように、γ−KNEE補正回路22を有する
構成からなる。これ以外は、前記実施例1と同一の構成
であり、重複するので、その説明を省略する。また、本
実施例2において、ビットシフト回路8の出力DVは、
γ−KNEE補正回路22に供給され、このγ−KNE
E補正回路22の出力は、ディジタル出力端子12を経
て出力される。なお、上記以外の接続は、すべて前記実
施例1と同一であるので、その説明を省略する。
The AD conversion bit expansion circuit of the second embodiment is
As shown in FIG. 5, it has a configuration including a γ-KNEE correction circuit 22. Except for this, the configuration is the same as that of the first embodiment, and since it is duplicated, its description is omitted. In the second embodiment, the output DV of the bit shift circuit 8 is
This γ-KNE is supplied to the γ-KNE correction circuit 22.
The output of the E correction circuit 22 is output via the digital output terminal 12. The connections other than the above are all the same as those in the first embodiment, and therefore the description thereof is omitted.

【0029】更に、本実施例2において、γ−KNEE
補正回路22以外の構成要素は、すべて前記実施例1と
同一に動作する。前記実施例1と同様にして出力される
ビットシフト回路8の出力DVは、γ−KNEE補正回
路22において、ディジタル信号に対する所定のガンマ
入出力特性、KNEE入出力特性のもとになされる非線
形レベル補正が行なわれ、その出力は、ディジタル出力
端子12に供給される。
Further, in the second embodiment, γ-KNEE is used.
All the components other than the correction circuit 22 operate in the same manner as in the first embodiment. The output DV of the bit shift circuit 8 which is output in the same manner as in the first embodiment is a non-linear level based on the predetermined gamma input / output characteristics and KNEE input / output characteristics for the digital signal in the γ-KNEE correction circuit 22. The correction is performed, and its output is supplied to the digital output terminal 12.

【0030】本実施例2は、CCDカメラの信号処理に
好適に適用することができ、本実施例2のようにディジ
タル信号がγ−KNEE補正の対象とされるとき、アナ
ログ入力信号Svの比較的広いダイナミックレンジに対
処でき、かつ、効果的なγ−KNEE補正が行なわれる
ためには、通常、ディジタル信号DXは、10ビット以
上必要とされる。しかし、10ビット以上のA/D変換
器は、極めて高価で消費電力も大であるため、特にバッ
テリ−により電源供給する携帯用のVTRカメラ、スチ
ルカメラには不都合となる。そこで、本実施例2を用い
ることにより、少ないビット数のA/D変換器で比較的
広いダイナミックレンジのアナログ信号に対処し、か
つ、適性なγ−KNEE補正が可能となる。
The second embodiment can be suitably applied to the signal processing of the CCD camera, and when the digital signal is the target of γ-KNEE correction as in the second embodiment, the analog input signal Sv is compared. In order to cope with an extremely wide dynamic range and to perform effective γ-KNEE correction, the digital signal DX is usually required to have 10 bits or more. However, an A / D converter of 10 bits or more is extremely expensive and consumes a large amount of power, which is inconvenient for a portable VTR camera or still camera which is powered by a battery. Therefore, by using the second embodiment, it is possible to deal with an analog signal having a relatively wide dynamic range with an A / D converter having a small number of bits and perform appropriate γ-KNEE correction.

【0031】[0031]

【発明の効果】本発明は、比較回路と制御回路と増幅回
路によって、小レベル信号をそのレベルが低いほど高利
得で増幅し、A/D変換後、前記利得に応じてビットシ
フトして、ディジタル信号のビツト数を拡張する。従っ
て、本発明では、MビットのA/D変換器によって簡易
的なM+Nビットのディジタル信号を得ることができ
る。
According to the present invention, a comparator circuit, a control circuit, and an amplifier circuit amplify a small level signal with a higher gain as the level is lower, and after A / D conversion, bit shift according to the gain, Extend the bit number of the digital signal. Therefore, in the present invention, a simple M + N-bit digital signal can be obtained by the M-bit A / D converter.

【0032】即ち、本発明により、少ないビツト数のA
/D変換器を用いて、比較的広いダイナミックレンジの
映像入力信号にも対応でき、かつ、簡易的なビット拡張
により高S/Nのディジタル信号が得られる。
That is, according to the present invention, A with a small number of bits is used.
By using the / D converter, it is possible to deal with a video input signal having a relatively wide dynamic range, and a high S / N digital signal can be obtained by simple bit expansion.

【0033】本発明では、ビットシフト回路において、
高レベルの信号ほど大きなビツトシフトを行なうが、映
像信号において、一般に高レベルの信号については、
「低レベルの信号ほどのS/Nは必要ない」とされるた
め、ビツトシフトによる丸め誤差は問題とならない。上
記のように、本発明のAD変換ビット伸長回路では、必
要なビット数よりも少ないビットのA/D変換器を用い
ることが可能であるため、従来に比しコストを削減で
き、かつ、消費電力の面で有利なものとなるという効果
を有する。
In the present invention, in the bit shift circuit,
The higher the level of the signal, the greater the bit shift, but in the video signal, the level of the high level signal is generally
Since it is said that "S / N as low as a low level signal is not necessary", the rounding error due to bit shift does not pose a problem. As described above, in the AD conversion bit expansion circuit of the present invention, since it is possible to use an A / D converter having a smaller number of bits than the required number of bits, the cost can be reduced and the consumption can be reduced as compared with the conventional one. It has an effect of being advantageous in terms of electric power.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例1を説明するためのAD変換ビ
ット伸長回路構成図
FIG. 1 is a block diagram of an AD conversion bit expansion circuit for explaining a first embodiment of the present invention.

【図2】本発明の実施例1における比較回路の構成図FIG. 2 is a configuration diagram of a comparison circuit according to the first embodiment of the present invention.

【図3】実施例1の動作を説明する図であって、アナロ
グ映像信号Svを示す図
FIG. 3 is a diagram for explaining the operation of the first embodiment and is a diagram showing an analog video signal Sv.

【図4】実施例1の動作を説明する図であって、増幅回
路の出力Sxの波形を示す図
FIG. 4 is a diagram for explaining the operation of the first embodiment, showing the waveform of the output Sx of the amplifier circuit.

【図5】本発明の実施例2を説明するためのAD変換ビ
ット伸長回路構成図
FIG. 5 is a block diagram of an AD conversion bit expansion circuit for explaining a second embodiment of the present invention.

【図6】従来のA/D変換回路部の構成図FIG. 6 is a configuration diagram of a conventional A / D conversion circuit unit.

【符号の説明】[Explanation of symbols]

1 サンプルホ−ルド回路 2 比較回路 3 制御回路 4 増幅回路 6 A/D変換器 7 デ−タラツチ 8 ビットシフト回路 9 シフト制御回路 10 アナログ入力端子 11 リファレンスレベル入力端子群 12 ディジタル出力端子 13 比較器 14 比較回路入力端子 15 比較回路出力端子群 22 γ−KNEE補正回路 23 ゲイン制御回路 24 ディジタル処理回路 25 アナログ入力端子 26 ディジタル出力端子 1 sample hold circuit 2 comparison circuit 3 control circuit 4 amplification circuit 6 A / D converter 7 data latch 8 bit shift circuit 9 shift control circuit 10 analog input terminal 11 reference level input terminal group 12 digital output terminal 13 comparator 14 Comparison circuit input terminal 15 Comparison circuit output terminal group 22 γ-KNEE correction circuit 23 Gain control circuit 24 Digital processing circuit 25 Analog input terminal 26 Digital output terminal

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 入力アナログ信号をサンプルホ−ルドす
るサンプルホ−ルド回路、リファレンスレベルと入力信
号のサンプルホ−ルドレベルを比較する比較回路、比較
回路の出力に応じて増幅回路の制御信号を生成する制御
回路、入力を制御信号に応じて増幅する増幅回路、A/
D変換器、デ−タラッチ、比較回路の出力に応じてシフ
ト量を生成するシフト制御回路、入力ディジタル信号を
ビットシフトするビットシフト回路、アナログ入力端
子、リファレンスレベル入力端子群、ディジタル出力端
子より構成され、アナログ映像信号は、アナログ入力端
子を介してサンプルホ−ルド回路に供給され、サンプル
ホ−ルド回路の出力とリファレンスレベル入力端子群に
入力されるリファレンス信号群は、比較回路に供給さ
れ、比較回路の出力は、制御回路に供給され、制御回路
の出力と前記サンプルホ−ルド回路の出力は、増幅回路
に供給され、増幅回路の出力は、A/D変換器に供給さ
れ、A/D変換器の出力は、デ−タラッチに供給され、
前記比較回路の出力は、シフト制御回路に供給され、シ
フト制御回路の出力と前記デ−タラッチの出力は、ビッ
トシフト回路に供給され、ビットシフト回路の出力は、
ディジタル出力端子に供給されることを特徴とするAD
変換ビット伸長回路。
1. A sample-hold circuit for sample-holding an input analog signal, a comparator circuit for comparing a reference level with a sample-hold level of an input signal, and a control signal for an amplifier circuit according to the output of the comparator circuit. Control circuit, an amplifier circuit for amplifying the input according to the control signal, A /
Consists of a D converter, a data latch, a shift control circuit that generates a shift amount according to the output of a comparison circuit, a bit shift circuit that bit-shifts an input digital signal, an analog input terminal, a reference level input terminal group, and a digital output terminal. The analog video signal is supplied to the sample hold circuit via the analog input terminal, and the output of the sample hold circuit and the reference signal group input to the reference level input terminal group are supplied to the comparison circuit. The output of the comparison circuit is supplied to the control circuit, the output of the control circuit and the output of the sample-hold circuit are supplied to the amplifier circuit, and the output of the amplifier circuit is supplied to the A / D converter. The output of the D converter is supplied to the data latch,
The output of the comparison circuit is supplied to the shift control circuit, the output of the shift control circuit and the output of the data latch are supplied to the bit shift circuit, and the output of the bit shift circuit is
AD characterized by being supplied to a digital output terminal
Conversion bit expansion circuit.
【請求項2】 請求項1記載の比較回路は、比較回路入
力端子、N個の比較器(Nは自然数)、リファレンスレ
ベル入力端子群、比較回路出力端子群より構成され、サ
ンプルホ−ルド回路の出力は、比較回路入力端子を介し
てN個の比較器の一方の入力に供給され、前記リファレ
ンスレベル入力端子群を介して入力されたリファレンス
信号群の各信号は、それぞれN個の比較器の残りの入力
端子に供給され、N個の比較器の出力は、比較回路出力
端子群に供給され、比較回路出力端子群は、制御回路と
シフト制御回路に供給されることを特徴とする請求項1
に記載のAD変換ビット伸長回路。
2. A sample-hold circuit comprising: a comparison circuit input terminal, N comparators (N is a natural number), a reference level input terminal group, and a comparison circuit output terminal group. Is supplied to one input of N comparators via a comparison circuit input terminal, and each signal of the reference signal group input via the reference level input terminal group is N comparators. Of the N comparators, the outputs of the N comparators are supplied to the comparison circuit output terminal group, and the comparison circuit output terminal group is supplied to the control circuit and the shift control circuit. Item 1
The AD conversion bit expansion circuit described in 1.
JP12118692A 1992-04-15 1992-04-15 A/d conversion bit expansion circuit Pending JPH05291955A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12118692A JPH05291955A (en) 1992-04-15 1992-04-15 A/d conversion bit expansion circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12118692A JPH05291955A (en) 1992-04-15 1992-04-15 A/d conversion bit expansion circuit

Publications (1)

Publication Number Publication Date
JPH05291955A true JPH05291955A (en) 1993-11-05

Family

ID=14804990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12118692A Pending JPH05291955A (en) 1992-04-15 1992-04-15 A/d conversion bit expansion circuit

Country Status (1)

Country Link
JP (1) JPH05291955A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002012845A1 (en) * 2000-08-03 2002-02-14 Hamamatsu Photonics K.K. Optical sensor
JP2004015701A (en) * 2002-06-11 2004-01-15 Sony Corp Solid imaging apparatus and method for controlling the same
KR100620986B1 (en) * 1999-07-21 2006-09-07 엘지전자 주식회사 Bit expanding circuit for analog to digital converter
JP2009296496A (en) * 2008-06-09 2009-12-17 Fujitsu Telecom Networks Ltd Converter

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620986B1 (en) * 1999-07-21 2006-09-07 엘지전자 주식회사 Bit expanding circuit for analog to digital converter
US7969491B2 (en) 2000-08-03 2011-06-28 Hamamatsu Photonics K.K. Light detection apparatus
US7286172B2 (en) 2000-08-03 2007-10-23 Hamamatsu Photonics K.K. Optical sensor
WO2002012845A1 (en) * 2000-08-03 2002-02-14 Hamamatsu Photonics K.K. Optical sensor
JP5197907B2 (en) * 2000-08-03 2013-05-15 浜松ホトニクス株式会社 Photodetector
JP2004015701A (en) * 2002-06-11 2004-01-15 Sony Corp Solid imaging apparatus and method for controlling the same
US7573518B2 (en) 2002-06-11 2009-08-11 Sony Corporation Solid-state image pickup device and control method thereof
US8125551B2 (en) 2002-06-11 2012-02-28 Sony Corporation Solid-state image pickup device and control method thereof
US8514311B2 (en) 2002-06-11 2013-08-20 Sony Corporation Solid-state image pickup device and control method thereof
US9154714B2 (en) 2002-06-11 2015-10-06 Sony Corporation Solid-state image pickup device and control method thereof
US9648258B2 (en) 2002-06-11 2017-05-09 Sony Corporation Solid-state image pickup device and control method thereof
US10986296B2 (en) 2002-06-11 2021-04-20 Sony Corporation Solid-state image pickup device and control method thereof
JP2009296496A (en) * 2008-06-09 2009-12-17 Fujitsu Telecom Networks Ltd Converter

Similar Documents

Publication Publication Date Title
US10986296B2 (en) Solid-state image pickup device and control method thereof
US6340944B1 (en) Programmable power consumption pipeline analog-to-digital converter with variable resolution
US7081921B2 (en) Method and apparatus for processing front end signal for image sensor
JP2004304413A (en) Two-stage a/d converter for image sensor
US4983969A (en) Successive approximation analog to digital converter
JPH05291955A (en) A/d conversion bit expansion circuit
KR930007719B1 (en) Analog to digital converter circuit
JP3097336B2 (en) A / D converter
US7042383B2 (en) High speed gain amplifier and method in ADCs
JP2002043941A (en) Analog/digital converter and solid-state image pickup device
JP2011109352A (en) Analog front-end circuit
JP2002057581A (en) Sampling processor and imaging device using the processor
JPH0484520A (en) A/d converter
US5404141A (en) Signal converting apparatus utilizing an analog-digital converting section and a digital-analog converting section
JPH05259909A (en) Automatic offset voltage correcting method
US20190089366A1 (en) Analog-to-digital converter with noise elimination
US7456776B2 (en) Analog-to-digital converter circuit and signal processing circuit
JPH0786944A (en) A/d conversion circuit for video signal
JPH0697827A (en) A/d conversion circuit
KR930011572B1 (en) Analog/digital image signal converter
JP2638814B2 (en) Parallel A / D converter
US6362758B1 (en) Combined input circuit for analog to digital conversion
JP2005244343A (en) Analog-digital converter
JP4036991B2 (en) Pipeline type A / D converter
JPH067630Y2 (en) Video clamp circuit