JPH05136419A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05136419A JPH05136419A JP29714191A JP29714191A JPH05136419A JP H05136419 A JPH05136419 A JP H05136419A JP 29714191 A JP29714191 A JP 29714191A JP 29714191 A JP29714191 A JP 29714191A JP H05136419 A JPH05136419 A JP H05136419A
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- parasitic capacitance
- electrode
- tft
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Abstract
(57)【要約】
【目的】 活性層の膜厚を５０ｎｍ以下と薄くした場合
において、十分なオン電流が得られて、寄生容量の小さ
い高速動作可能な薄膜トランジスタを提供すること。 【構成】 ガラス基板１１上にゲート電極１２，ゲート
絶縁膜１３及び a-Si:Hからなる活性層１４が積層形成
され、活性層上１４上にチャネル保護層１５，ソース電
極１７及びドレイン電極１８が形成された逆スタッガ型
の薄膜トランジスタにおいて、活性層１４の膜厚を１０
〜５０ｎｍに設定し、ソース電極１７とゲート電極１２
との重なり長（ゲート電極１２の端部とチャネル保護層
１５の端部との面内方向距離）ΔＬを０〜２μｍに設定
したことを特徴とする。
において、十分なオン電流が得られて、寄生容量の小さ
い高速動作可能な薄膜トランジスタを提供すること。 【構成】 ガラス基板１１上にゲート電極１２，ゲート
絶縁膜１３及び a-Si:Hからなる活性層１４が積層形成
され、活性層上１４上にチャネル保護層１５，ソース電
極１７及びドレイン電極１８が形成された逆スタッガ型
の薄膜トランジスタにおいて、活性層１４の膜厚を１０
〜５０ｎｍに設定し、ソース電極１７とゲート電極１２
との重なり長（ゲート電極１２の端部とチャネル保護層
１５の端部との面内方向距離）ΔＬを０〜２μｍに設定
したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型液晶表示装置等に用いられる薄膜トランジスタに係
わり、特に素子構造条件の最適化をはかった薄膜トラン
ジスタに関する。
ス型液晶表示装置等に用いられる薄膜トランジスタに係
わり、特に素子構造条件の最適化をはかった薄膜トラン
ジスタに関する。
【０００２】
【従来の技術】従来、アクティブマトリックス型の液晶
表示装置においては、スイッチング素子として薄膜トラ
ンジスタ（以下、ＴＦＴと略記する）が用いられてい
る。この種のＴＦＴとしては、スタッガ型や逆スタッガ
型の構造があるが、一例として図４に逆スタッガ型のＴ
ＦＴの素子断面構造を示す。図中１はガラス基板、２は
ゲート電極、３はゲート絶縁膜、４は活性層、５はチャ
ネル保護層、６はコンタクト層、７はソース電極、８は
ドレイン電極を示している。
表示装置においては、スイッチング素子として薄膜トラ
ンジスタ（以下、ＴＦＴと略記する）が用いられてい
る。この種のＴＦＴとしては、スタッガ型や逆スタッガ
型の構造があるが、一例として図４に逆スタッガ型のＴ
ＦＴの素子断面構造を示す。図中１はガラス基板、２は
ゲート電極、３はゲート絶縁膜、４は活性層、５はチャ
ネル保護層、６はコンタクト層、７はソース電極、８は
ドレイン電極を示している。
【０００３】ＴＦＴにおいて、ゲート電極とソース電極
との重なりの長さ（ゲート電極端とチャネル保護層端と
の面内方向距離）ΔＬは、寄生容量やオン電流に関係
し、薄膜トランジスタとしての重要なパラメータであ
る。即ち、ΔＬが長くなると寄生容量が大きくなり、逆
にΔＬが短くなるとオン電流が小さくなる。
との重なりの長さ（ゲート電極端とチャネル保護層端と
の面内方向距離）ΔＬは、寄生容量やオン電流に関係
し、薄膜トランジスタとしての重要なパラメータであ
る。即ち、ΔＬが長くなると寄生容量が大きくなり、逆
にΔＬが短くなるとオン電流が小さくなる。
【０００４】ＴＦＴの高速動作を実現させるためには、
寄生容量を最小にすることが必要である。しかし、寄生
容量を低減するためにΔＬを短くすることは、ＴＦＴの
オン電流そのものを低減させることにつながる。従っ
て、ΔＬはマージンを取って従来数μｍ程度必要とされ
てきた。
寄生容量を最小にすることが必要である。しかし、寄生
容量を低減するためにΔＬを短くすることは、ＴＦＴの
オン電流そのものを低減させることにつながる。従っ
て、ΔＬはマージンを取って従来数μｍ程度必要とされ
てきた。
【０００５】チャネル保護層を自己整合的に形成する方
法として、透明絶縁基板側から露光する裏面露光法があ
るが、この方法ではΔＬを数μｍと長くするために長時
間露光する必要がある。即ち、活性層としてa-Si:Hを用
いたＴＦＴでは、a-Si:Hによる紫外光吸収により、露光
時間はレジストに直接露光する場合より長い時間を要す
る。例えば、裏面露光時間はレジスト側からの照射時間
に対し４０倍近くの露光時間が必要になる。従って、Δ
Ｌを長くすることは長時間露光につながり、スループッ
トの低下を招く。
法として、透明絶縁基板側から露光する裏面露光法があ
るが、この方法ではΔＬを数μｍと長くするために長時
間露光する必要がある。即ち、活性層としてa-Si:Hを用
いたＴＦＴでは、a-Si:Hによる紫外光吸収により、露光
時間はレジストに直接露光する場合より長い時間を要す
る。例えば、裏面露光時間はレジスト側からの照射時間
に対し４０倍近くの露光時間が必要になる。従って、Δ
Ｌを長くすることは長時間露光につながり、スループッ
トの低下を招く。
【０００６】また、露光時間を長くすることはレジスト
を長時間紫外光に晒すことになり、形成されるレジスト
パターンの形状を劣化させる。従って、生産性及びパタ
ーン性の両面において長時間露光することはＴＦＴ製造
に不利である。さらに、エッチング時間を長時間化し、
サイドエッチングによってΔＬを大きくする場合、レジ
ストの密着性等を考慮するとプロセス上不安定になる。
を長時間紫外光に晒すことになり、形成されるレジスト
パターンの形状を劣化させる。従って、生産性及びパタ
ーン性の両面において長時間露光することはＴＦＴ製造
に不利である。さらに、エッチング時間を長時間化し、
サイドエッチングによってΔＬを大きくする場合、レジ
ストの密着性等を考慮するとプロセス上不安定になる。
【０００７】このように、ゲート電極とソース電極との
重なり長ΔＬに関し、ＴＦＴのオン電流と寄生容量はト
レードオフの関係にある。即ち、ΔＬを長くすればＴＦ
Ｔのオン電流に与える影響は少なくなるが、寄生容量及
びプロセスの点に問題が生じる。逆に、ΔＬを短くする
と寄生容量は小さくなるものの、ＴＦＴのオン電流が低
下する。従来、ΔＬに関する情報は不足しており、最適
なΔＬを決定することができず、一般にはΔＬを数μｍ
と必要以上に大きく形成することで解決してきた。
重なり長ΔＬに関し、ＴＦＴのオン電流と寄生容量はト
レードオフの関係にある。即ち、ΔＬを長くすればＴＦ
Ｔのオン電流に与える影響は少なくなるが、寄生容量及
びプロセスの点に問題が生じる。逆に、ΔＬを短くする
と寄生容量は小さくなるものの、ＴＦＴのオン電流が低
下する。従来、ΔＬに関する情報は不足しており、最適
なΔＬを決定することができず、一般にはΔＬを数μｍ
と必要以上に大きく形成することで解決してきた。
【０００８】また、光リーク電流の低減及び堆積時間の
短縮をはかるためには、活性層の膜厚を薄くすることが
望ましい。しかし、現状の１μｍ程度の膜厚に対しても
ΔＬの最適値は知られておらず、まして活性層の膜厚を
５０ｎｍ以下と極めて薄くした場合においては、ΔＬの
値は全く考慮されていなかった。
短縮をはかるためには、活性層の膜厚を薄くすることが
望ましい。しかし、現状の１μｍ程度の膜厚に対しても
ΔＬの最適値は知られておらず、まして活性層の膜厚を
５０ｎｍ以下と極めて薄くした場合においては、ΔＬの
値は全く考慮されていなかった。
【０００９】
【発明が解決しようとする課題】このように従来、ΔＬ
に関する情報は不足しており、一般には十分なオン電流
を得るためにΔＬを数μｍと必要以上に大きく形成して
いた。このため、寄生容量及びプロセスの点に問題があ
った。さらに、活性層の膜厚を５０ｎｍ以下と極めて薄
くした場合においては、ΔＬに関する情報は全くなかっ
た。
に関する情報は不足しており、一般には十分なオン電流
を得るためにΔＬを数μｍと必要以上に大きく形成して
いた。このため、寄生容量及びプロセスの点に問題があ
った。さらに、活性層の膜厚を５０ｎｍ以下と極めて薄
くした場合においては、ΔＬに関する情報は全くなかっ
た。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、活性層の膜厚を５０nm
以下と薄くした場合において、十分なオン電流が得られ
て、寄生容量の小さい高速動作可能な薄膜トランジスタ
を提供することにある。
ので、その目的とするところは、活性層の膜厚を５０nm
以下と薄くした場合において、十分なオン電流が得られ
て、寄生容量の小さい高速動作可能な薄膜トランジスタ
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、活性層
の膜厚が十分薄い場合において、ΔＬの最適範囲を規定
したことにある。
の膜厚が十分薄い場合において、ΔＬの最適範囲を規定
したことにある。
【００１２】即ち本発明は、活性層に対しゲート電極と
ソース・ドレイン電極とが反対側に形成されたスタッガ
又は逆スタッガ構造を持つ薄膜トランジスタにおいて、
活性層の膜厚を５０ｎｍ以下に設定し、かつソース電極
とゲート電極との重なり長を２μｍ以下に設定したこと
を特徴とする。
ソース・ドレイン電極とが反対側に形成されたスタッガ
又は逆スタッガ構造を持つ薄膜トランジスタにおいて、
活性層の膜厚を５０ｎｍ以下に設定し、かつソース電極
とゲート電極との重なり長を２μｍ以下に設定したこと
を特徴とする。
【００１３】また、本発明の望ましい実施態様として
は、活性層の膜厚を１０〜５０ｎｍに設定し、ソース電
極とゲート電極との重なり長を０〜２μｍに設定したこ
とを特徴とする。
は、活性層の膜厚を１０〜５０ｎｍに設定し、ソース電
極とゲート電極との重なり長を０〜２μｍに設定したこ
とを特徴とする。
【００１４】
【作用】本発明によれば、活性層の膜厚を薄くすること
により、光リーク電流の低減及び堆積時間の短縮をはか
ることができるのは勿論のこと、ΔＬの最適化により、
十分なオン電流を保持して寄生容量を低減することがで
きる。従って、高速動作が可能となり、液晶表示装置等
におけるスイッチング素子として適用すれば、表示特性
の向上に寄与することが可能となる。
により、光リーク電流の低減及び堆積時間の短縮をはか
ることができるのは勿論のこと、ΔＬの最適化により、
十分なオン電流を保持して寄生容量を低減することがで
きる。従って、高速動作が可能となり、液晶表示装置等
におけるスイッチング素子として適用すれば、表示特性
の向上に寄与することが可能となる。
【００１５】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１６】図１は、本発明の第１の実施例に係わる逆
スタッガ型のＴＦＴ構造を示す断面図である。図中１１
はガラス基板であり、この基板１１上にゲート電極１２
が選択的に形成され、さらにゲート電極１２を覆うよう
にゲート絶縁膜１３が形成されている。ゲート絶縁膜１
３の上には厚さ数十ｎｍの半導体活性層１４が形成され
ている。活性層１４上にはチャネル保護層１５が形成さ
れ、活性層１４の両端部上にはコンタクト層１６を介し
てソース・ドレイン電極１７，１８が形成されている。
スタッガ型のＴＦＴ構造を示す断面図である。図中１１
はガラス基板であり、この基板１１上にゲート電極１２
が選択的に形成され、さらにゲート電極１２を覆うよう
にゲート絶縁膜１３が形成されている。ゲート絶縁膜１
３の上には厚さ数十ｎｍの半導体活性層１４が形成され
ている。活性層１４上にはチャネル保護層１５が形成さ
れ、活性層１４の両端部上にはコンタクト層１６を介し
てソース・ドレイン電極１７，１８が形成されている。
【００１７】ここで、活性層１４の膜厚は５０ｎｍ以下
に薄くした。また、チャネル保護層１５のパターニング
は、全面にチャネル保護層１５を形成し、その上にレジ
ストを塗布した後、基板１１の裏面側から光を照射する
裏面露光によって行った。この場合、オーバ露光するこ
となく、チャネル保護層１５をゲート電極１２のパター
ンとほぼ同じ大きさに形成した。つまり、ゲート電極１
２とソース電極１７との重なり長ΔＬはほぼ０とした。
に薄くした。また、チャネル保護層１５のパターニング
は、全面にチャネル保護層１５を形成し、その上にレジ
ストを塗布した後、基板１１の裏面側から光を照射する
裏面露光によって行った。この場合、オーバ露光するこ
となく、チャネル保護層１５をゲート電極１２のパター
ンとほぼ同じ大きさに形成した。つまり、ゲート電極１
２とソース電極１７との重なり長ΔＬはほぼ０とした。
【００１８】このような構成において、ΔＬの最適値を
求める。いま、ＴＦＴの電流経路を考える。ここで、仮
にＴＦＴ動作時の多数キャリアが電子であるとすると、
キャリアは低電位側のソース電極１７から注入されてチ
ャネル領域を通過し高電位側のドレイン１８電極に流れ
込んでいく。このキャリアの流れがドレイン電流Ｉdsと
して得られる。
求める。いま、ＴＦＴの電流経路を考える。ここで、仮
にＴＦＴ動作時の多数キャリアが電子であるとすると、
キャリアは低電位側のソース電極１７から注入されてチ
ャネル領域を通過し高電位側のドレイン１８電極に流れ
込んでいく。このキャリアの流れがドレイン電流Ｉdsと
して得られる。
【００１９】ソース電極１７，ドレイン電極１８でのキ
ャリアの流れを決定する要因としては、ソース・ゲート
間電位差，ドレイン・ゲート間電位差が上げられる。こ
のことから、チャネル幅が一定の場合、Ｉdsの大きさは
ソース電極１７とゲート電極１２との重なり長ΔＬに大
きく依存することは明らかである。しかし、ＴＦＴの特
性はＩdsの大きさのみで決定されるのではなく、電界効
果移動度及びしきい値電圧の大きさが重要な意味を持
つ。
ャリアの流れを決定する要因としては、ソース・ゲート
間電位差，ドレイン・ゲート間電位差が上げられる。こ
のことから、チャネル幅が一定の場合、Ｉdsの大きさは
ソース電極１７とゲート電極１２との重なり長ΔＬに大
きく依存することは明らかである。しかし、ＴＦＴの特
性はＩdsの大きさのみで決定されるのではなく、電界効
果移動度及びしきい値電圧の大きさが重要な意味を持
つ。
【００２０】図２は、活性層１４の膜厚が２０ｎｍの場
合の線形領域と飽和領域の電界効果移動度を、ソース側
のΔＬの関数としてプロットした特性図である。線形領
域及び飽和領域の電界効果移動度は、共にΔＬが小さく
なるに従いあるΔＬを境に激減する。ここで、電界効果
移動度が激減しないΔＬの最小値をΔＬｃと定義し、Δ
Ｌｃの決定法を次に示す。
合の線形領域と飽和領域の電界効果移動度を、ソース側
のΔＬの関数としてプロットした特性図である。線形領
域及び飽和領域の電界効果移動度は、共にΔＬが小さく
なるに従いあるΔＬを境に激減する。ここで、電界効果
移動度が激減しないΔＬの最小値をΔＬｃと定義し、Δ
Ｌｃの決定法を次に示す。
【００２１】Possinら（Proc.SID(26),(1989)183）の主
張及び図２からも分かるように、ΔＬが１μｍ以上では
Ｉdsは一定値を示す。ここでは、ΔＬにマージンをとっ
て２μｍ以上における電界効果移動度の平均値μnavgを
採る。このμnavgに対して１０％以上の減少を特性劣化
として定義する。特性劣化の境界線としての１０％は、
作成されるＴＦＴの特性ばらつきを考えた場合大きな値
ではないので、妥当な値と考えることができる。
張及び図２からも分かるように、ΔＬが１μｍ以上では
Ｉdsは一定値を示す。ここでは、ΔＬにマージンをとっ
て２μｍ以上における電界効果移動度の平均値μnavgを
採る。このμnavgに対して１０％以上の減少を特性劣化
として定義する。特性劣化の境界線としての１０％は、
作成されるＴＦＴの特性ばらつきを考えた場合大きな値
ではないので、妥当な値と考えることができる。
【００２２】次に、上記したことを図２に適用してみ
る。この場合ΔＬｃ＝−０．１２μｍである。さらに、
図３は活性層５０ｎｍの電界効果移動度とΔＬとの相関
関係である。図２と同様にΔＬｃを決定すると、ΔＬｃ
＝０μｍとなる。従って、活性層の膜厚が５０ｎｍ以下
の範囲においては、ΔＬは０μｍ近傍若しくはそれ以上
であればよいことになる。
る。この場合ΔＬｃ＝−０．１２μｍである。さらに、
図３は活性層５０ｎｍの電界効果移動度とΔＬとの相関
関係である。図２と同様にΔＬｃを決定すると、ΔＬｃ
＝０μｍとなる。従って、活性層の膜厚が５０ｎｍ以下
の範囲においては、ΔＬは０μｍ近傍若しくはそれ以上
であればよいことになる。
【００２３】なお、図２，３に示したようにあるΔＬを
境に電界効果移動度が激減する特性は、活性層の膜厚を
十分に薄くすることによって初めて得られる特性であ
り、活性層膜厚が厚いとこのような特性は得られない。
従って、ΔＬを０μｍ近傍若しくはそれ以上に設定する
ことは、活性層膜厚が５０ｎｍ以下の範囲において初め
て有効となるのである。
境に電界効果移動度が激減する特性は、活性層の膜厚を
十分に薄くすることによって初めて得られる特性であ
り、活性層膜厚が厚いとこのような特性は得られない。
従って、ΔＬを０μｍ近傍若しくはそれ以上に設定する
ことは、活性層膜厚が５０ｎｍ以下の範囲において初め
て有効となるのである。
【００２４】以上述べたようにＴＦＴの特性上、活性層
膜厚が薄い場合（５０ｎｍ以下）、ΔＬは数μｍの大き
な値は必要なく、０μｍ近くに設定することができる。
ΔＬが短いということは、寄生容量低減のために高速動
作が可能になることだけではなく、次のようなメリット
もある。
膜厚が薄い場合（５０ｎｍ以下）、ΔＬは数μｍの大き
な値は必要なく、０μｍ近くに設定することができる。
ΔＬが短いということは、寄生容量低減のために高速動
作が可能になることだけではなく、次のようなメリット
もある。
【００２５】図１より、ΔＬはチャネル保護層の形状で
決定される。チャネル保護層形成はフォトレジストを塗
布しマスクを利用した通常の方法があるが、この方法に
よりΔＬを小さくするためにはゲート電極との合わせ精
度が要求される。ここで液晶表示装置の製造を考える
と、ＴＦＴは表示面積内に均一に製造されることが望ま
れる。この意味において、ΔＬを小さくする場合、マス
クを利用したレジストパターン形成法は不利である。そ
こで、透明絶縁基板を用いて薄膜半導体装置を製造する
場合、基板側から露光しレジストパターンを形成する自
己整合的な方法、即ち裏面露光を適用するのがよい。
決定される。チャネル保護層形成はフォトレジストを塗
布しマスクを利用した通常の方法があるが、この方法に
よりΔＬを小さくするためにはゲート電極との合わせ精
度が要求される。ここで液晶表示装置の製造を考える
と、ＴＦＴは表示面積内に均一に製造されることが望ま
れる。この意味において、ΔＬを小さくする場合、マス
クを利用したレジストパターン形成法は不利である。そ
こで、透明絶縁基板を用いて薄膜半導体装置を製造する
場合、基板側から露光しレジストパターンを形成する自
己整合的な方法、即ち裏面露光を適用するのがよい。
【００２６】裏面露光によってレジストパターンを形成
する場合、紫外線は活性層を通過しなくてはならない。
このとき、活性層を例えばa-Si:Hとすると、露光に用い
る波長４００ｎｍ付近の紫外光の９０％近くが活性層で
吸収される。従って、裏面露光はマスクによる露光に比
べ長時間を要する。例えば活性層膜厚が５０ｎｍの場
合、裏面露光時間はマスクによる方法の４０倍近くの時
間を要する。このとき、ΔＬの量の調整は裏面露光時間
によって行うことが可能である。従って、ΔＬは短いほ
ど露光時間を短縮することができ、本実施例によればＴ
ＦＴの生産性を向上させることができる。
する場合、紫外線は活性層を通過しなくてはならない。
このとき、活性層を例えばa-Si:Hとすると、露光に用い
る波長４００ｎｍ付近の紫外光の９０％近くが活性層で
吸収される。従って、裏面露光はマスクによる露光に比
べ長時間を要する。例えば活性層膜厚が５０ｎｍの場
合、裏面露光時間はマスクによる方法の４０倍近くの時
間を要する。このとき、ΔＬの量の調整は裏面露光時間
によって行うことが可能である。従って、ΔＬは短いほ
ど露光時間を短縮することができ、本実施例によればＴ
ＦＴの生産性を向上させることができる。
【００２７】さらに、長時間裏面露光を行う場合、必要
なレジストパターンに多くの紫外光が照射されることを
意味し、レジストパターンに与える損傷が大きくなる。
従って、本実施例のように露光時間が短縮されること
は、レジストパターンへの損傷を最小限として、プロセ
スの安定性を確保することにつながる。
なレジストパターンに多くの紫外光が照射されることを
意味し、レジストパターンに与える損傷が大きくなる。
従って、本実施例のように露光時間が短縮されること
は、レジストパターンへの損傷を最小限として、プロセ
スの安定性を確保することにつながる。
【００２８】図２及び図３から明らかなようにΔＬが０
μｍに近付くと移動度は１０％以内でも減少する。従っ
て、ΔＬは寄生容量の大きさとＴＦＴ特性とのトレード
オフとなり、最適なΔＬが存在するはずで、ΔＬの大き
さはＴＦＴが適用される装置によって異なる。また、プ
ロセス上からもアンダー露光に対するマージンからある
程度のΔＬは形成される。以上のことを考慮した場合、
ΔＬは０〜２μｍ程度が望ましく、１μｍ程度が最も望
ましいといえる。ΔＬが１μｍ程度であれば寄生容量の
増加は小さく、また図２，３からＴＦＴ特性はΔＬが２
μｍ以上の場合とほぼ同一である。この意味からも上記
したΔＬであることが望ましい。
μｍに近付くと移動度は１０％以内でも減少する。従っ
て、ΔＬは寄生容量の大きさとＴＦＴ特性とのトレード
オフとなり、最適なΔＬが存在するはずで、ΔＬの大き
さはＴＦＴが適用される装置によって異なる。また、プ
ロセス上からもアンダー露光に対するマージンからある
程度のΔＬは形成される。以上のことを考慮した場合、
ΔＬは０〜２μｍ程度が望ましく、１μｍ程度が最も望
ましいといえる。ΔＬが１μｍ程度であれば寄生容量の
増加は小さく、また図２，３からＴＦＴ特性はΔＬが２
μｍ以上の場合とほぼ同一である。この意味からも上記
したΔＬであることが望ましい。
【００２９】ここで、ＴＦＴを多数具備するアクティブ
マトリックス型液晶表示装置に適用する場合を考える。
ＴＦＴの寄生容量は高速動作を妨げるだけでなく、液晶
表示装置の表示特性を左右する要因となる。特に、寄生
容量は液晶表示装置の開口率を決定する上で重要な要因
となる。ＴＦＴの寄生容量が小さいほど１画素に必要な
補助容量を小さくしたり、ゲート線遅延を少なくするこ
とが可能となり、結果として開口率を向上させることが
できる。開口率を増大させる結果として、液晶表示装置
の明るさを向上させ表示特性を向上させることができ
る。
マトリックス型液晶表示装置に適用する場合を考える。
ＴＦＴの寄生容量は高速動作を妨げるだけでなく、液晶
表示装置の表示特性を左右する要因となる。特に、寄生
容量は液晶表示装置の開口率を決定する上で重要な要因
となる。ＴＦＴの寄生容量が小さいほど１画素に必要な
補助容量を小さくしたり、ゲート線遅延を少なくするこ
とが可能となり、結果として開口率を向上させることが
できる。開口率を増大させる結果として、液晶表示装置
の明るさを向上させ表示特性を向上させることができ
る。
【００３０】ＴＦＴの寄生容量はＴＦＴのチャネル長を
Ｌとすると、Ｌ／２＋ΔＬに比例する。従って、ΔＬを
短くすれば寄生容量を減らすことができるが、ΔＬ＝０
でも完全に寄生容量をなくすことはできない。また、図
１に示すΔＬを０にする有効な手段として透明絶縁基板
を用いる液晶表示装置では、裏面露光法を用い自己整合
的に製造することが上げられる。この場合、製造上の露
光マージンを考えるとΔＬ＞０となるようにオーバ露光
する必要が生じる。この意味でもΔＬは液晶表示装置の
場合、ΔＬ＞０となることを覚悟しなくてはならない。
Ｌとすると、Ｌ／２＋ΔＬに比例する。従って、ΔＬを
短くすれば寄生容量を減らすことができるが、ΔＬ＝０
でも完全に寄生容量をなくすことはできない。また、図
１に示すΔＬを０にする有効な手段として透明絶縁基板
を用いる液晶表示装置では、裏面露光法を用い自己整合
的に製造することが上げられる。この場合、製造上の露
光マージンを考えるとΔＬ＞０となるようにオーバ露光
する必要が生じる。この意味でもΔＬは液晶表示装置の
場合、ΔＬ＞０となることを覚悟しなくてはならない。
【００３１】ＴＦＴの寄生容量から、開口率は画素内に
設ける補助容量やゲート線遅延等との関連によって得ら
れるので、必ずしも一意的に決定することはできない。
しかし、ＴＦＴの寄生容量の低減はそのまま開口率に有
効となることは上述した通りである。ΔＬ＞０の場合、
寄生容量は（Ｌ／２＋ΔＬ）／（Ｌ／２）に従って大き
くなる。このことから考えると、例えばＴＦＴのチャネ
ル長Ｌを１０μｍとした場合、ΔＬが２μｍであっても
ＴＦＴの寄生容量はΔＬ＝０μｍの場合と比較して１．
４倍程度になる。補助容量は寄生容量に比較して非常に
大きいので、この程度の増加は開口率には大きく影響し
ない。しかし、ΔＬがこれ以上長くなることは寄生容量
の増大という点で望ましくないので、ΔＬは２μｍ以下
が望ましい。
設ける補助容量やゲート線遅延等との関連によって得ら
れるので、必ずしも一意的に決定することはできない。
しかし、ＴＦＴの寄生容量の低減はそのまま開口率に有
効となることは上述した通りである。ΔＬ＞０の場合、
寄生容量は（Ｌ／２＋ΔＬ）／（Ｌ／２）に従って大き
くなる。このことから考えると、例えばＴＦＴのチャネ
ル長Ｌを１０μｍとした場合、ΔＬが２μｍであっても
ＴＦＴの寄生容量はΔＬ＝０μｍの場合と比較して１．
４倍程度になる。補助容量は寄生容量に比較して非常に
大きいので、この程度の増加は開口率には大きく影響し
ない。しかし、ΔＬがこれ以上長くなることは寄生容量
の増大という点で望ましくないので、ΔＬは２μｍ以下
が望ましい。
【００３２】また、裏面露光で自己整合的に製造する場
合を考えると、ΔＬを長くすることは長時間の露光時間
を要することとなり、生産性が悪くなる。また、長時間
露光はフォトレジストのパターン性を劣化させ、製造工
程の安定性を劣化させる。この意味においても、ΔＬは
２μｍ以下であることが望ましい。
合を考えると、ΔＬを長くすることは長時間の露光時間
を要することとなり、生産性が悪くなる。また、長時間
露光はフォトレジストのパターン性を劣化させ、製造工
程の安定性を劣化させる。この意味においても、ΔＬは
２μｍ以下であることが望ましい。
【００３３】このように本実施例によれば、活性層の膜
厚を５０ｎｍ以下と薄くしているので、光リーク電流の
低減及び堆積時間の短縮をはかることができるのは勿論
のこと、次のような利点がある。即ち、ゲート電極とソ
ース電極の重なり長ΔＬを０μｍ近傍若しくはそれより
も長くしているので、オン電流を十分に確保することが
できる。さらに、ΔＬを２μｍ以下にしているので、寄
生容量を小さくすることができ、高速動作が可能とな
る。また、ΔＬ形成に要する時間は必要最小限でよいの
で、生産性が向上する。さらに、レジストパターン形成
の際、レジストパターンに照射される紫外線強度が必要
最小限で足りるため、レジストパターンに与える損傷が
少なく製造プロセスの安定性が確保される。
厚を５０ｎｍ以下と薄くしているので、光リーク電流の
低減及び堆積時間の短縮をはかることができるのは勿論
のこと、次のような利点がある。即ち、ゲート電極とソ
ース電極の重なり長ΔＬを０μｍ近傍若しくはそれより
も長くしているので、オン電流を十分に確保することが
できる。さらに、ΔＬを２μｍ以下にしているので、寄
生容量を小さくすることができ、高速動作が可能とな
る。また、ΔＬ形成に要する時間は必要最小限でよいの
で、生産性が向上する。さらに、レジストパターン形成
の際、レジストパターンに照射される紫外線強度が必要
最小限で足りるため、レジストパターンに与える損傷が
少なく製造プロセスの安定性が確保される。
【００３４】なお、本発明は上述した実施例に限定され
るものではない。実施例では逆スタッガ型の例を説明し
たが、スタッガ型に適用することも勿論可能である。ま
た、活性層の厚さ，ΔＬの範囲は実施例に何等限定され
るものではなく、前述した範囲で適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
るものではない。実施例では逆スタッガ型の例を説明し
たが、スタッガ型に適用することも勿論可能である。ま
た、活性層の厚さ，ΔＬの範囲は実施例に何等限定され
るものではなく、前述した範囲で適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
【００３５】
【発明の効果】以上詳述したように本発明によれば、活
性層の膜厚が十分薄い（５０nm以下）場合において、ゲ
ート電極とソース電極との重なり長ΔＬを０μｍ近傍以
上で２μｍ以下に規定することにより、十分なオン電流
が得られて、寄生容量の小さい高速動作可能な薄膜トラ
ンジスタを実現することが可能となる。
性層の膜厚が十分薄い（５０nm以下）場合において、ゲ
ート電極とソース電極との重なり長ΔＬを０μｍ近傍以
上で２μｍ以下に規定することにより、十分なオン電流
が得られて、寄生容量の小さい高速動作可能な薄膜トラ
ンジスタを実現することが可能となる。
【図１】本発明の一実施例に係わる逆スタッガ型ＴＦＴ
を示す素子構造断面図、
を示す素子構造断面図、
【図２】活性層の膜厚が２０ｎｍの場合の移動度とΔＬ
との関係を示す特性図、
との関係を示す特性図、
【図３】活性層の膜厚が５０ｎｍの場合の移動度とΔＬ
との関係を示す特性図、
との関係を示す特性図、
【図４】従来の逆スタッガ型ＴＦＴを示す素子構造断面
図。
図。
１１…ガラス基板、 １２…ゲート電極、 １３…ゲート絶縁膜、 １４…半導体活性層、 １５…チャネル保護層、 １６…コンタクト層、 １７…ソース電極、 １８…ドレイン電極。
Claims (1)
- 【請求項１】活性層に対しゲート電極とソース・ドレイ
ン電極とが反対側に形成されたスタッガ又は逆スタッガ
構造を持つ薄膜トランジスタにおいて、前記活性層の膜
厚が５０ｎｍ以下で、前記ソース電極とゲート電極との
重なり長が２μｍ以下であることを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29714191A JPH05136419A (ja) | 1991-11-13 | 1991-11-13 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29714191A JPH05136419A (ja) | 1991-11-13 | 1991-11-13 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136419A true JPH05136419A (ja) | 1993-06-01 |
Family
ID=17842742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29714191A Pending JPH05136419A (ja) | 1991-11-13 | 1991-11-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136419A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471779B1 (ko) * | 1997-05-28 | 2005-07-08 | 삼성전자주식회사 | 광전류를감소시키기위한액정표시장치용박막트랜지스터 |
| JP2011023741A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アレイ |
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| USRE42138E1 (en) | 1996-07-26 | 2011-02-15 | Samsung Electronics Co., Ltd. | Thin film transistors for liquid crystal displays |
| WO2012004925A1 (ja) * | 2010-07-08 | 2012-01-12 | シャープ株式会社 | 半導体装置及びその製造方法並びに液晶表示装置 |
| US9012918B2 (en) | 2009-03-27 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor |
| JP2016174180A (ja) * | 2009-07-31 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
-
1991
- 1991-11-13 JP JP29714191A patent/JPH05136419A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023741A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アレイ |
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| US9705003B2 (en) | 2009-03-27 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including first and second gate electrodes and stack of insulating layers |
| US9012918B2 (en) | 2009-03-27 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor |
| US10396097B2 (en) | 2009-07-31 | 2019-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing oxide semiconductor device |
| JP2016174180A (ja) * | 2009-07-31 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| US9786689B2 (en) | 2009-07-31 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US20180138211A1 (en) | 2009-07-31 | 2018-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing oxide semiconductor device |
| JP2018136549A (ja) * | 2009-07-31 | 2018-08-30 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2019070821A (ja) * | 2009-07-31 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法、及び液晶表示装置 |
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| US10854638B2 (en) | 2009-07-31 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing display device |
| US11348949B2 (en) | 2009-07-31 | 2022-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11728350B2 (en) | 2009-07-31 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor |
| WO2012004925A1 (ja) * | 2010-07-08 | 2012-01-12 | シャープ株式会社 | 半導体装置及びその製造方法並びに液晶表示装置 |
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