JPH04256367A

JPH04256367A - 半導体素子

Info

Publication number: JPH04256367A
Application number: JP1812091A
Authority: JP
Inventors: Takashi Fukuda; 隆福田; Shigeo Otaka; 成雄大高; Tetsuo Iijima; 哲郎飯島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-02-08
Filing date: 1991-02-08
Publication date: 1992-09-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子、特に縦型
パワーＭＯＳＦＥＴ（メタル・オキサイド・セミコンダ
クタ型電界効果トランジスタ）単体または縦型パワーＭ
ＯＳＦＥＴを組み込んだＭＯＳＩＣ等の半導体素子に関
する。

【０００２】

【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチングスピードが速く、かつ低電力で駆
動できる等多くの特長を有することから、近年多くの産
業分野で使用されている。たとえば、日経マグロウヒル
社発行「日経エレクトロニクス」１９８６年５月１９日
号、Ｐ１６５〜Ｐ１８８には、耐圧の低いもの（低耐圧
品）を始めとして耐圧の高いもの（高耐圧品）が広く各
分野で使用されている旨記載されている。また、この文
献には、ＬＳＩ（大規模集積回路）製造の微細加工を利
用したり、セルの形状を工夫して、面積当たりのチャネ
ル幅を大きくし、これによってオン抵抗の低減が図られ
ている旨記載されている。また、同文献には、微細加工
によってセルの中心間隔（セルサイズ）が２０μｍと微
細化されていることも記載されている。

【０００３】一方、米国アイ・ビー・エム（ＩＢＭ）社
発行、「Ｔｈｅ　　Ｊｏｕｒｎａｌｏｆ　　Ｅｌｅｃｔ
ｒｏ　　Ｃｈｅｍｉｃａｌ　　Ｓｏｃｉｅｔｙ」Ｖｏｌ
．１３３，Ｎｏ．２における「モスとバイポーラデバイ
スのためのサイドウオール・スペーサー技術（Ｓｉｄｅ
ｗａｌｌ　　Ｓｐａｃｅｒ　　Ｔｅｃｈｎｏｌｏｇｙ　
　ｆｏｒＭＯＳ　　ａｎｄ　　Ｂｉｐｏｌａｒ　　Ｄｅ
ｖｉｃｅｓ）ｂｙ　　Ｅ．Ｃ．Ｓ．」には、ＬＳＩの製
造技術におけるサイドウオール膜の形成について記載さ
れている。この文献には、ＣＶＤ（Ｃｈｅｍｉｃａｌ　
　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）膜の膜厚とサ
イドウオール幅の関係が定量的に示されており、サイド
ウオール膜の形成においてＣＶＤ膜厚，ポリシリコン膜
厚，エッジの角度，ＲＩＥ（反応性イオンエッチング）
のオーバーエッチ量が重要なパラメータとなる旨記載さ
れている。

【０００４】

【発明が解決しようとする課題】近年パワーＭＯＳＦＥ
Ｔは、微細化技術による単位セルサイズの縮小化により
、低オン抵抗化が進められている。本発明者は、セルサ
イズ縮小化を検討中に、従来のプレーナ構造の縦型ＭＯ
ＳＦＥＴにあっては、下記の理由により、セルサイズの
縮小化を図ることができることを見出した。

【０００５】従来の典型的な縦型パワーＭＯＳＦＥＴは
、図９の断面図に示されるような構造となっている。この縦型パワーＭＯＳＦＥＴは、たとえば、ｎ＋形のシ
リコンからなる半導体基体（半導体基板）１の主面に設
けられたｎ−形層からなるエピタキシャル層２の表層部
に、二重拡散によってベース領域ともなるｐ形のチャネ
ル形成領域３およびこのチャネル形成領域３の表層部に
設けられるｎ＋形のソース領域４が設けられている。そ
して、前記二重拡散時の拡散長の差によって形成された
チャネル形成領域３の表層部がチャネル５となる。また
、前記半導体基体１およびエピタキシャル層２はドレイ
ン領域６となるとともに、隣合うチャネル形成領域３間
に挟まれた領域がＪＦＥＴ部７となっている。また、こ
のＪＦＥＴ部７およびチャネル５上に亘ってゲート酸化
膜８が設けられている。このゲート酸化膜８上にはゲー
ト電極９が設けられている。また、前記ゲート電極９は
絶縁膜１０で被われている。この絶縁膜１０はゲート電
極９の側面を被うとともに、ソース領域４の内側部分を
も被っている。また、半導体基体１の主面側にはソース
電極１１が設けられている。このソース電極１１は、露
出するソース領域４およびチャネル形成領域３をも被い
電気的に接触している。さらに、前記半導体基体１の裏
面にはドレイン電極１２が設けられている。電流は、ゲ
ート（Ｇ）に所定の電圧が印加された状態下で下部ドレ
イン（Ｄ）から上方に向かい、チャネル５を通りソース
（Ｓ）に抜ける。

【０００６】このようなＭＯＳＦＥＴのセルにおいて、
セルサイズの寸法を制約する部分は大きく分けてａ〜ｄ
となる。ａはゲート・ソース間の絶縁距離、ｂはチャネ
ル長、ｃはベース接合間のドレイン領域長、ｄはソース
コンタクト長である。これらのうち、ａとｄは微細化に
伴い徐々に短縮方向にあるが、ｂ，ｃは素子特性（耐圧
，オン抵抗等）から最適長があり制約をうける。

【０００７】ところで、前記絶縁膜１０を部分的にエッ
チングしてソース電極１１のコンタクト窓を設ける作業
は、セルフアライメント技術ではなく常用のホトエッチ
ング技術で行われている。したがって、マスクアライメ
ントの余裕度を考慮するため、前記ゲート・ソース間の
絶縁距離ａは、３〜４μｍ以下にはでき難い。

【０００８】一方、前記文献にも記載されているように
、ＬＳＩの製造においては、ゲート電極の両側面にサイ
ドウオール（側壁）を形成した後、このサイドウオール
を利用してセルフアライメントにより不純物を注入する
技術が採用されている。このサイドウオールはイオン注
入のマスクとして使用されている。そこで、本発明者は
このサイドウオール技術を利用することによってゲート
・ソース間の絶縁距離の縮小化を図ることを検討し、本
発明を見た。

【０００９】他方、従来のこの種縦型パワーＭＯＳＦＥ
Ｔにおいては、ゲート電極はポリシリコン層等の単層で
形成されているだけで、ゲート抵抗低減について対策さ
れていない。このため、従来のこの種縦形パワーＭＯＳ
ＦＥＴは、スイッチングスピードを重視する分野におい
て必ずしも使い易いとは言えない。そこで、本発明者は
、前記ゲート電極に電気抵抗が小さい層（低抵抗層）を
重ね合わせることによってゲート抵抗の低減を図ること
を試み、本発明を成した。

【００１０】本発明の目的は、オン抵抗の低減が達成で
きる縦型パワーＭＯＳＦＥＴを提供することにある。

【００１１】本発明の他の目的は、ゲート抵抗の低減が
達成できる縦型パワーＭＯＳＦＥＴを提供することにあ
る。

【００１２】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の縦型パワーＭＯ
ＳＦＥＴは、ゲート酸化膜上に設けられたゲート電極上
に、ゲート電極と一致した同一幅のゲート電極よりも電
気抵抗が小さい低抵抗層が設けられているとともに、こ
の低抵抗層上に前記同様に一致して同一幅となる絶縁膜
（層間絶縁膜）が設けられている。また、前記ゲート電
極および低抵抗層ならびに層間絶縁膜の同一幅部の側面
には、薄い酸化膜とこの薄い酸化膜に重なる側壁が設け
られている。前記ゲート電極および低抵抗層とソース電
極は、前記層間絶縁膜および薄い酸化膜ならびに側壁に
よって電気的に絶縁されている。絶縁体として作用する
前記薄い酸化膜と側壁の重なり部分の厚さは全体でも１
μｍ程度以下と薄くなり、ＭＯＳＦＥＴのセルサイズは
１５μｍ程度となっている。

【００１４】

【作用】上記した手段によれば、本発明の縦型パワーＭ
ＯＳＦＥＴは、ソース電極とゲート電極が、ゲート電極
上の低抵抗層上に設けられた層間絶縁膜と、薄い酸化膜
および側壁とによって電気的に絶縁される構造となって
いるが、半導体基体の表面に沿う方向の電気的絶縁距離
は、全体としてその厚さが１μｍ程度となる前記薄い酸
化膜と側壁とによることから、従来の３μｍ〜４μｍに
対して１μｍ前後と短くできることになり、セルサイズ
を従来の３／４程度と縮小できる。したがって、セルサ
イズの縮小によってセル密度を向上させることができる
ため、オン抵抗が低減できる。

【００１５】

【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による縦形パワー
ＭＯＳＦＥＴの要部を示す断面図、図２は同じく斜視図
、図３〜図８は同じく縦形パワーＭＯＳＦＥＴの製造各
工程における断面図であって、図３は主面にゲート酸化
膜が形成されかつ一部にベース領域が形成された半導体
基体の断面図、図４は主面のゲート酸化膜上にゲート電
極，低抵抗層，絶縁膜が選択的に形成された半導体基体
の断面図、図５は主面に選択的にチャネル形成領域が形
成された半導体基体の断面図、図６は主面にソース領域
が形成された半導体基体の断面図、図７は前記ゲート電
極，低抵抗層および絶縁膜の側面に薄い酸化膜が形成さ
れた半導体基体の断面図、図８は側壁が形成された半導
体基体の断面図である。

【００１６】この実施例では、耐圧が１００Ｖ以下、た
とえば耐圧が６０Ｖクラスの低耐圧縦型パワーＭＯＳＦ
ＥＴに本発明を適用した例について説明する。この実施
例の縦型パワーＭＯＳＦＥＴにおけるその要部、すなわ
ち、セル部分は、図２に示されるような構造となってい
る。同図において、一点鎖線間Ｗが断面的な単一のセル
１３部分（セル長さ）であり、一点鎖線枠で囲まれる領
域が平面的に見た単一のセル１３部分である。このよう
なセル１３は、単一の縦型パワーＭＯＳＦＥＴにあって
、縦横に規則正しく多数配設されている。

【００１７】セル１３は、図１にも示されるように、不
純物濃度が１０２１ｃｍ−３程度となる厚さ４００μｍ
前後のｎ＋形（第１導電形）のシリコンからなる半導体
基体（半導体基板）１の主面（上面）に設けられる。す
なわち、半導体基体１の主面には不純物濃度が１０１５
ｃｍ−３程度となる厚さ１０μｍ前後のｎ−形（第２導
電型）のエピタキシャル層２が設けられているとともに
、このエピタキシャル層２の表層部には不純物濃度が１
０１７ｃｍ−３程度となる厚さ２μｍのｐ形のチャネル
形成領域３が設けられている。このチャネル形成領域３
は平面的に見て略矩形状となり、前記半導体基体１の主
面に縦横に規則正しく設けられている。そして、前記チ
ャネル形成領域３の中央部には、不純物濃度１×１０１
８ｃｍ−３程度のｐ＋形のベース領域１４が設けられて
いる。このベース領域１４は半導体基体表面から３〜５
μｍの深さに亘って設けられている。また、前記チャネ
ル形成領域３の表層部の内側には、リング状にｎ＋形の
ソース領域４が設けられている。このソース領域４は不
純物濃度が１０２０ｃｍ−３程度となるとともに、１μ
ｍ程度の厚さとなっている。前記チャネル形成領域３お
よびソース領域４は二重拡散によって形成され、チャネ
ル形成領域３の表層部のチャネル５は、この二重拡散の
差によってセルフアライン的に形成される。また、前記
エピタキシャル層２および半導体基体１はドレイン領域
６を構成している。また、このドレイン領域６の表層部
分、すなわち、隣合うチャネル形成領域３間はＪＦＥＴ
部７を構成している。

【００１８】一方、前記ＪＦＥＴ部７およびチャネル５
ならびにソース領域４の内周部分に亘る半導体基体１の
主面には、厚さ３００〜６００Å程度のゲート酸化膜８
が設けられている。また、このゲート酸化膜８上には、
厚さ３０００〜５０００Å程度のポリシリコン（電気抵
抗：２０〜３０Ω／□）からなるゲート電極９が設けら
れているとともに、このゲート電極９上には、タングス
テン−シリコン（Ｗ−Ｓｉ：電気抵抗：１０Ω／□）か
らなる金属膜、すなわち低抵抗層１５が設けられている
。また、前記低抵抗層１５上には、厚さ数千ÅのＰＳＧ
（リンシリケートガラス）膜からなる絶縁膜（層間絶縁
膜）１０が設けられ、多層膜を構成している。前記絶縁
膜１０および低抵抗層１５ならびにゲート電極９は一致
して重なり合い、同一幅となっている。

【００１９】また、この多層膜の同一幅部の両側面には
、厚さが数百Åの薄い酸化膜（ＳｉＯ２　膜）１６が形
成されているとともに、この薄い酸化膜１６の外側には
ＳｉＯ２　膜からなる側壁（サイドウオール）１７が設
けられている。前記薄い酸化膜１６の下部は前記同一幅
部の側方に延在し、かつ前記側壁１７の下部と前記ゲー
ト酸化膜８との間に延在している。この薄い酸化膜１６
の延在長さは全体で約１μｍとなっている。したがって
、前記側壁１７はＬ字断面あるいは逆Ｌ字断面の薄い酸
化膜１６の窪んだ隅部を被うように配設されている。ま
た、前記側壁１７，薄い酸化膜１６，ゲート酸化膜８の
端は一致して重なっている。前記薄い酸化膜１６は熱酸
化膜となっていて、その厚さは数百Åとなっている。ま
た、Ｌ字断面部分の隅部を被う前記側壁１７は、高圧酸
化によって形成されるとともに、異方性エッチングによ
って形成されて最大厚み部分が約０．９〜１μｍ程度と
なっている。したがって、前記薄い酸化膜１６と側壁１
７とによる厚さは、ゲート電極９，低抵抗層１５，層間
絶縁膜１０の積層方向およびこれと直交する半導体基体
の表面に沿う方向ともに約１μｍ程度となる。

【００２０】他方、前記半導体基体１の主面には３．０
〜４．０μｍ程度の厚さのＡｌからなるソース電極１１
が設けられている。このソース電極１１は、前記層間絶
縁膜１０，薄い酸化膜１６の端面，側壁１７，一部のソ
ース領域４，一部のチャネル形成領域３を被っている。さらに、前記半導体基体１の裏面には数μｍの厚さのド
レイン電極１２が設けられている。

【００２１】前記薄い酸化膜１６と側壁１７の半導体基
体表面に沿う長さＬは、前述のように１μｍ前後となっ
ている。したがって、この薄い酸化膜１６と側壁１７は
、１００Ｖ以下の低耐圧パワーＭＯＳＦＥＴとしてのゲ
ート・ソース間の絶縁体として充分作用する。

【００２２】つぎに、このような縦型パワーＭＯＳＦＥ
Ｔの製造方法について説明する。縦型パワーＭＯＳＦＥ
Ｔの製造にあっては、図３に示されるように、ｎ＋形の
シリコンからなる半導体基体１の主面に、ｎ−形のエピ
タキシャル層２を有するウエハ（半導体薄板）２１が用
意される。前記半導体基体１はその不純物濃度が１０２
１ｃｍ−３となっている。また、前記エピタキシャル層
２はその厚さが１０μｍ程度となっているとともに、不
純物濃度は１０１５ｃｍ−３程度となっている。前記半
導体基体１およびエピタキシャル層２はドレイン領域６
を構成する。このようなウエハ２１に対して、その主面
に３００〜６００Å程度の厚さにゲート酸化膜８が形成
される。その後、常用のエッチングによってホトレジストによる
マスク２２が選択的に形成される。ついで、同図の矢印
で示されるように、イオン注入によってボロン（Ｂ＋）
が打ち込まれる。このボロンイオンはその後のアニール
処理によって３〜５μｍの深さにまで達し、ｐ＋形のベ
ース領域１４が形成されることになる。このベース領域
１４は、その不純物濃度が１×１０１８ｃｍ−３程度と
なる。その後、前記マスク２２は除去される。

【００２３】つぎに、図４に示されるように、前記ウエ
ハ２１の主面には部分的にゲート電極９および低抵抗層
１５ならびに絶縁膜（層間絶縁膜）１０が設けられる。前記ゲート電極９および低抵抗層１５ならびに層間絶縁
膜１０は、ウエハ２１の主面に順次積層形成されたポリ
シリコン膜およびタングステン−シリコン（Ｗ−Ｓｉ）
からなる金属膜ならびにＳｉＯ２　膜を、同一のマスク
を使用するホトリソグラフィによって連続的にパターニ
ングすることによって形成され、ウエハ２１の主面に格
子状に設けられる。前記ポリシリコン膜はボロン（Ｂ＋
）がドープされて電極として使用される。このゲート電
極９は３０００〜５０００Å程度の厚さとなっている。また、前記ゲート電極９の上に設けられた低抵抗層１５
は数千Åとなり、前記ゲート電極９と一体となって実質
的にゲート電極となる。また、前記層間絶縁膜１０は数
千Åとなっている。また、これらゲート電極９および低
抵抗層１５ならびに層間絶縁膜１０は、当然にして同一
の幅となっている。

【００２４】つぎに、図５に示されるように、相互に積
層状態にある前記層間絶縁膜１０および低抵抗層１５な
らびにゲート電極９をイオン注入用マスクとして、前記
ウエハ２１の主面にＢ＋が打ち込まれる。その後アニー
ル処理されることによって、ウエハ２１の主面には不純
物濃度が１０１７ｃｍ−３となり、かつ深さが２μｍ程
度となるｐ形のチャネル形成領域３が形成される。

【００２５】つぎに、図６に示されるように、前記ゲー
ト電極９間にホトレジストによって新たにマスク２３が
形成される。そして、このマスク２３をマスクとしてウ
エハ２１の主面に砒素（Ａｓ＋）が高濃度に打ち込まれ
る。また、その後のアニール処理によってウエハ２１の
主面には、深さ１μｍのｎ＋形のソース領域４が選択的
に形成される。このソース領域４の不純物濃度は、１０
２０ｃｍ−３程度となる。このソース領域４および前記
チャネル形成領域３は、イオン注入時に使用されるマス
クが、層間絶縁膜１０，低抵抗層１５，ゲート電極９等
によって構成される同一のマスクとなることから寸法精
度の高いセルフアライメントによる二重拡散構造となり
、半導体基体１の表層部には二重拡散の差によってチャ
ネル５が形成されることになる。このチャネル５の長さ
は、たとえば、３μｍの長さに形成される。また、隣合
うチャネル形成領域３間にはＪＦＥＴ部７が形成される
。

【００２６】つぎに、図７に示されるように、前記マス
ク２３をそのまま残留させて置いた状態で熱処理が行わ
れ、ＳｉＯ２　膜からなる薄い酸化膜１６が形成される
。この薄い酸化膜１６は数百Åの厚さに形成される。前記
ソース領域４の形成後、連続して薄い酸化膜１６が形成
されることから、ソース領域４の表面やゲート電極９お
よび低抵抗層１５の端面およびそれぞれの境界部分の汚
染が防止でき、ＦＥＴ特性に悪影響を生じさせなくなる
。また、側壁上部の側壁厚の薄い部分とゲート電極９の
絶縁性を向上させる。

【００２７】つぎに、前記マスク２３が除去される。そ
の後、図８に示されるように、前記ゲート電極９および
低抵抗層１５ならびに層間絶縁膜１０による同一幅部の
側面に、確立された側壁形成技術によってＳｉＯ２　膜
からなる側壁１７が形成される。この側壁１７は、高圧
酸化（高圧低温酸化：ＨＬＤ）によってウエハ２１の主
面全域に２〜３μｍの厚さのＳｉＯ２　膜を形成した後
、反応性イオンエッチング（ＲＩＥ）による異方性エッ
チングを行うことによって形成される。前記薄い酸化膜
１６および側壁１７の半導体基体表面に沿う方向の長さ
、すなわち、ゲート電極９とソース電極１１との絶縁長
さＬは、約１μｍとなる。また、薄い酸化膜１６および
側壁１７の半導体基体表面に垂直となる方向の寸法は、
前記絶縁長さＬと略同一となる。

【００２８】つぎに、図８に示されるように、ウエハ２
１の主面全域に３．０〜４．０μｍ程度の厚さにアルミ
ニウム（Ａｌ）膜を形成することによってソース電極１
１が形成される。その後、前記半導体基体１の裏面を所
望の厚さ除去し、かつウエハ２１裏面に金系材料からな
るドレイン電極１２を形成する。このウエハ２１は所望
の寸法で縦横に分断され、たとえば、図２にその一部を
示す縦型パワーＭＯＳＦＥＴとなる。

【００２９】このような実施例によれば、つぎのような
効果が得られる。（１）本発明の縦型パワーＭＯＳＦＥＴは、ゲート・ソ
ース間の絶縁を薄い酸化膜とサイドウオールとによる絶
縁膜で行っているが、この絶縁膜の絶縁長さＬは１μｍ
程度と短いことから、従来の絶縁長さ３μｍ〜４μｍに
比較して大幅に短くなり、セルサイズの縮小が達成でき
るという効果が得られる。

【００３０】（２）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズの縮小によって
単位面積当たりのセル密度を向上できることから、オン
抵抗の低減が達成できるという効果が得られる。たとえ
ば、ＭＯＳＦＥＴ部の面積を同一とした場合のゲート幅
は、約１．２３倍に長くすることが可能である。したが
って、オン抵抗をゲート長／ゲート幅と考え、ゲート幅
を１．２３倍した場合、オン抵抗は約１８％低減するこ
とができる。

【００３１】（３）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズの縮小によって
単位面積当たりのチャネル幅が増大することから、電流
容量を増大できるという効果が得られる。

【００３２】（４）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズが縮小されるた
め、チップサイズの小型化が達成できるという効果が得
られる。

【００３３】（５）上記（４）により、本発明の縦型パ
ワーＭＯＳＦＥＴは、セルサイズ縮小によるチップの小
型化から、パッケージの小型化も達成できるという効果
が得られる。

【００３４】（６）本発明の縦型パワーＭＯＳＦＥＴの
製造方法によれば、ゲート・ソース間の絶縁体は、既に
確立された高圧酸化およびサイドウオール形成技術によ
って再現性良く形成できることから、製造歩留りの向上
，コストの低減が達成できるという効果が得られる。

【００３５】（７）本発明の縦型パワーＭＯＳＦＥＴは
、ゲート電極上に金属膜が電気的に接触する状態で重ね
られていることから電気抵抗の低減、すなわちゲート抵
抗の低減が達成できるという効果が得られる。

【００３６】（８）本発明の縦型パワーＭＯＳＦＥＴは
、上記（７）のように、ゲート電極上に金属膜が形成さ
れているが、この金属膜はゲート電極を構成するポリシ
リコンに比較して、電気抵抗が小さいＷ−Ｓｉによる低
抵抗層となっていることから、ゲート抵抗の低減はさら
に大きくなる。すなわち、ポリシリコンゲート抵抗は２
０〜３０Ωであり、この上に実施例のようなＷ−Ｓｉ膜
を形成した場合、ゲート抵抗は２〜３Ωとなり、ゲート
抵抗は９０％低減が可能となる。

【００３７】（９）上記（１）〜（８）により、本発明
によれば、セルサイズが小さくかつオン抵抗やゲート抵
抗の小さい縦型パワーＭＯＳＦＥＴを安価に製造できる
という効果が得られる。

【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
ゲート電極上の低抵抗層はさらに多層にしてゲート抵抗
の低減化を図ってもよい。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である縦型パ
ワーＭＯＳＦＥＴの製造技術に適用した場合について説
明したが、それに限定されるものではなく、このような
縦型パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣ
あるいは横型ＭＯＳＦＥＴ，ＩＰＩＣ，ＩＧＢＴ等にも
適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明の縦型パワーＭＯＳＦＥＴは
、ゲート酸化膜上に形成されたゲート電極上に低抵抗層
が設けられることによって、ゲート抵抗の低減が図られ
ている。また、本発明の縦型パワーＭＯＳＦＥＴにあっ
ては、ゲート電極および低抵抗層とソース電極との絶縁
は、前記低抵抗層上の層間絶縁膜およびゲート電極と低
抵抗層の側面に形成された薄い酸化膜および側壁によっ
て高信頼度の基に絶縁されているとともに、前記薄い酸
化膜と側壁による絶縁膜はその厚さが約１μｍと薄く、
従来の３μｍ〜４μｍに対して大幅に小さくなっている
ことから、セルサイズが縮小され、これによってオン抵
抗の低減が図れる。

【図面の簡単な説明】

【図１】本発明の一実施例による縦形パワーＭＯＳＦＥ
Ｔの要部断面図である。

【図２】本発明の縦形パワーＭＯＳＦＥＴの要部を示す
斜視図である。

【図３】本発明の縦形パワーＭＯＳＦＥＴの製造に用い
られる半導体基体の断面図である。

【図４】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て主面にゲート電極，低抵抗層，絶縁膜が選択的に形成
された半導体基体の断面図である。

【図５】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、主面にチャネル形成領域が選択的に形成された半導
体基体の断面図である。

【図６】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、主面にソース領域が形成された半導体基体の断面図
である。

【図７】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て前記ゲート電極，低抵抗層および絶縁膜の側面側に薄
い酸化膜が形成された半導体基体の断面図である。

【図８】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、前記薄い酸化膜の側面に側壁が形成された半導体基
体の断面図である。

【図９】従来の縦形パワーＭＯＳＦＥＴの要部断面図で
ある。

【符号の説明】

１…半導体基体、２…エピタキシャル層、３…チャネル
形成領域、４…ソース領域、５…チャネル、６…ドレイ
ン領域、７…ＪＦＥＴ部、８…ゲート酸化膜、９…ゲー
ト電極、１０…層間絶縁膜、１１…ソース電極、１２…
ドレイン電極、１３…セル、１４…ベース領域、１５…
低抵抗層、１６…薄い酸化膜、１７…側壁、２１…ウエ
ハ、２２，２３…マスク。

Claims

【特許請求の範囲】

【請求項１】　　半導体基体の主面に設けられたゲート
酸化膜と、このゲート酸化膜の下面中央部に設けられた
ドレイン領域と、前記ドレイン領域の周囲にチャネル形
成領域を介してそれぞれ設けられたソース領域と、前記
ゲート酸化膜上に設けられたゲート電極と、このゲート
電極を被う絶縁膜と、前記絶縁膜およびソース領域の一
部を被うソース電極とを有する縦型ＭＯＳＦＥＴを有す
る半導体素子であって、前記ゲート酸化膜およびゲート
電極ならびに絶縁膜のうちの少なくともゲート電極と絶
縁膜はそれぞれ一致して同一幅となっているとともに、
前記同一幅部の側面には絶縁性の側壁が設けられ、かつ
前記側壁と前記同一幅部との界面には薄い酸化膜が介在
されていることを特徴とする半導体素子。
【請求項２】　　半導体基体の主面に設けられたゲート
酸化膜と、このゲート酸化膜の下面中央部に設けられた
ドレイン領域と、前記ドレイン領域の周囲にチャネル形
成領域を介してそれぞれ設けられたソース領域と、前記
ゲート酸化膜上に設けられたゲート電極と、このゲート
電極を被う絶縁膜と、前記絶縁膜およびソース領域の一
部を被うソース電極とを有する縦型ＭＯＳＦＥＴを有す
る半導体素子であって、前記ゲート電極上にはゲート電
極を構成する物質よりも電気抵抗の低い物質からなる低
抵抗層が設けられていることを特徴とする特許請求の範
囲第１項記載の半導体素子。
【請求項３】　　半導体基体の主面に設けられたゲート
酸化膜と、このゲート酸化膜の下面中央部に設けられた
ドレイン領域と、前記ドレイン領域の周囲にチャネル形
成領域を介してそれぞれ設けられたソース領域と、前記
ゲート酸化膜上に設けられたゲート電極と、このゲート
電極を被う絶縁膜と、前記絶縁膜およびソース領域の一
部を被うソース電極とを有する縦型ＭＯＳＦＥＴを有す
る半導体素子であって、前記ゲート酸化膜およびゲート
電極ならびに絶縁膜のうちの少なくともゲート電極と絶
縁膜はそれぞれ一致して同一幅となっているとともに、
前記同一幅部の側面は薄い酸化膜およびこの絶縁膜を被
う絶縁性の側壁で被われているとともに、前記ゲート電
極上にはゲート電極を構成する物質よりも電気抵抗の低
い物質からなる低抵抗層が設けられていることを特徴と
する半導体素子。