JPH04234130A - 自己整合ヘテロ接合バイポーラ・トランジスタの製造方法 - Google Patents

自己整合ヘテロ接合バイポーラ・トランジスタの製造方法

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JPH04234130A
JPH04234130A JP3200415A JP20041591A JPH04234130A JP H04234130 A JPH04234130 A JP H04234130A JP 3200415 A JP3200415 A JP 3200415A JP 20041591 A JP20041591 A JP 20041591A JP H04234130 A JPH04234130 A JP H04234130A
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insulating
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Burhan Bayraktaroglu
バーハン　ベイラクタログル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体電子集積回路の
製造に関し、さらに詳しくは、ヘテロ接合バイポーラ・
トランジスタを含む、ＩＩＩ　−ＩＶ族化合物の半導体
の製造に関する。
【０００２】
【従来の技術】最高速マイクロ波ヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）は、直列ベース抵抗を最小に
し、ベース・コレクタ間の全容量を低減するために、自
己整合したエミッタ・ベース接点を必要とする。現在の
方法は、２つのグループに大きく分けることができる。 第１のグループは、化学エッチング技術を使用する方法
であり、第２のグループは、乾式エッチング技術を使用
する方法である。
【０００３】化学的エッチング工程を使用する場合、ガ
ルバニ効果のため、エミッタ接点をマスクとして使用し
、このエミッタ層を介してベース層までエッチングを行
うことはできない。したがって、第１グループの方法は
、常に再整合したエミッタ接点を使用するが、このこと
によって、使用することのできる最小エミッタ寸法に制
限が設けられ、これは一般的に２ミクロンである。
【０００４】第２グループの乾式エッチング技術は、反
応性イオン・エッチング（ＲＩＥ）すなわちイオン・ミ
リングを使用して、エミッタ層の不必要な部分を取り除
く。角度蒸着または側壁絶縁体のいずれかを使用して、
エミッタ・ベース間の分離制御を保証する。この角度蒸
着方法では、約１．５ミクロンにエミッタの形状が制限
され、これに対してイオン・ミリング／側壁法では、エ
ミッタ・ベース間のインタフェースに非常に多くの損傷
を与えるが、これはこの面の高エネルギー衝撃によるも
のである。
【０００５】
【解決するべき課題】したがって、エミッタの寸法を制
限せず、異なった厚さのエミッタに適応することができ
る自己整合工程によってＨＢＴのエミッタ・ベース接点
を製造する要望が存在する。
【０００６】
【課題を解決する手段】本発明によって、ヘテロ接合バ
イポーラ・トランジスタ（ＨＢＴ）を製造する方法が提
供され、この方法には、ＨＢＴ用のベース層とエミッタ
層をエピタキシャルによって成長させる工程が含まれる
。この工程によって、自己整合エミッタ・ベース接点が
直列ベース抵抗を最小にし、ベース・コレクタ間の全容
量を低減することが可能になる。
【０００７】好適な実施例では、エピタキシャルによっ
て元の位置にドーピングしたコレクタ層、ベース層およ
びエミッタ層は半絶縁ＧａＡｓ基体全体の上に成長され
る。このウエハは、次に金属エミッタ接点層によって被
覆され、続いて絶縁層によって被覆される。次に、これ
らのエミッタ領域をパターン化し、エミッタ・エピタキ
シャル層まで下方にエッチングし、側壁をその結果得ら
れるアイランド上に形成し、エミッタ・エピタキシャル
層の露出した部分をベース・エピタキシャル層まで下方
に化学的にエッチングする。最後に、ベース接点を堆積
させ、このエミッタ接点を堆積された金属で被覆する。
【０００８】この工程によって、異なった厚さのエミッ
タに適応しながらエミッタの寸法を制限しないことによ
って、自己整合工程でＨＢＴのエミッタ・ベース接点を
製造する既知の方法の問題が解決される。
【０００９】
【実施例】高電力ヘテロ接合バイポーラ・トランジスタ
（ＨＢＴ）を製造する第１の好適な実施例の方法は、図
１ないし４の正面断面図に示す以下のステップを含む。 （ａ）この工程用の基板材料を図１に示すが、垂直方向
は分かりやすいように誇張してあることに留意すること
。この基板は、配向（１００）の（ＧａＡｓのような）
半絶縁半導体材料１０１で作られる。
【００１０】（ｂ）ＧａＡｓのコレクタ層１０２を（金
属有機化学気相成長、すなわちＭＯＣＶＤのような）適
当な工程によって、１ミクロンの厚さにエピタキシャル
成長させ、Ｓｉ　を２×１０１６ｃｍ−３の濃度にドー
ピングする。（ｃ）ＧａＡｓのベース・エピタキシャル
層１０４をコレクタ層１０２上に０．１ミクロンの厚で
堆積し、Ｚｎ　またはＢｅ　を＞１×１０１９ｃｍ−３
の濃度にドーピングする。次に、ｎ型のＡｌｘ　Ｇａ１
−ｘ　Ａｓのエミッタ・エピタキシャル層１０６をベー
ス層１０４上に、０．０５ミクロンの厚さでエピタキシ
ャルによって堆積させる。次に、５００オングストロー
ムの厚さのＡｕＧｅエミッタ抵抗接点金属、続いて１４
０オングストロームの厚さのＮｉ　層および２０００オ
ングストロームの厚さのＡｕ　層をこの面上に蒸着させ
る。次に、絶縁層１１０を（ＳｉＯ２またはＳｉ３Ｎ４
　のような）適当な材料から化学気相成長法（ＣＶＤ）
によって４０００オングストロームの厚さに形成する。 次に、既存の層上にフォトレジスト１１２をスピニング
によって載置し、パターン化してＨＢＴエミッタの位置
を形成する。次に、エミッタが位置する絶縁アイランド
１１０をＣＦ４　およびＯ２　を使用しフォトレジスト
で保護されていない絶縁材料の反応性イオン・エッチン
グ（ＲＩＥ）によって作る。フォトレジスト１１０はオ
プションとしてＲＩＥの後で除去してもよい。これによ
って、図２の構造ができる。
【００１１】（ｃ）次に、絶縁アイランド１１０で保護
されていない領域から、好ましくは３０°の角度でＡｒ
　を使用してイオン・ミリングによって抵抗接点層１０
８を取り除いてバックスパッタリングを最小にし、エミ
ッタ接点１０８を作る。次に、これまで行われていない
ならば、フォトレジスト１１２を取り除く。４０００オ
ングストロームの厚さのＳｉ３Ｎ４　（またはＳｉＯ２
）　層を表面全体にＣＶＤ法を使用して堆積させ、側壁
１１６を形成する。これによって等方性の範囲が保証さ
れる。次に、絶縁層を低圧（約１０ないし２０ミリトー
ル）のＣＦ４　／Ｏ２　ＲＩＥでエッチングして、この
エッチングが異方性であることを保証する。このエッチ
ングは、平坦なウェーハ面上の絶縁材料が全て取り除か
れるまで継続される。このエッチングは異方性の性質で
あるため、図３に示すように絶縁材料の一部が絶縁アイ
ランド１１０およびエミッタ接点１０８に沿って残る。 次に、絶縁アイランド１１０および側壁１１６によって
保護されていないエミッタ・エピタキシャル層１０６の
領域を、図３に示すように、ベース・エピタキシャル層
１０４に向けて、例えば、１：８：１６０（容積）の比
率のＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏの溶液で、下方にエ
ッチングする。
【００１２】（ｄ）フォトレジストを再びスピニングに
よって載置し、パターン化してベース接点の位置を形成
するが、これによって、ベース・エピタキシャル層１０
４の一部以外に、絶縁アイランド１１０および側壁１１
６が露出される。Ｔｉ　／Ｐｔ　／Ａｕ　金属を、それ
ぞれ５００、２５０、１５００オングストロームの厚さ
で、フォトレジストおよび露出した部分上に連続して蒸
着する。エミッタ１１４に隣接するベース・エピタキシ
ャル層１０４の部分は、突き出した側壁１１６の影にな
り、そのため気化した金属はエミッタ１１４に接触しな
い。 次に、フォトレジストを取り除き、これによって、ベー
ス・エピタキシャル層１０４上の部分１１８および絶縁
アイランド１１０と側壁１１６上の部分１２０を除いて
、金属が剥離されｖする。図４を参照すること。もしベ
ース接点１１８がエミッタ１１４（０．２ミクロン）よ
りも厚くないならば、エミッタ接点上の金属１２０は、
ベース接点１１８と接触しないことに留意すべきである
。もしベース接点１１８がエミッタ１１４よりも厚く作
られたならば、ベース接点１１８は、エミッタ１１４上
に連続するように作ることができる。これによって、エ
ミツタ・ベース間の容量が増加されるが、ベースの直列
抵抗が低下する。
【００１３】側壁１１６は、エミッタ接点層１０８の端
部を覆うので、エミッタ１０６とベース層１０４との間
が電気的に短絡するのを防止する。側壁は、またエミツ
タ接点金属１０８を化学的エッチング剤から隔離し、そ
の結果、ガルバニ効果によってエッチングの輪郭が変形
されない。（基板の表面に平行な方向の）側壁の厚さに
よって、エミッタ・ベース間の分離が決定される。この
厚さは、エミッタ層１０６の厚さとほぼ等しくなるよう
に選択される。このようにして、エミッタ１０６の寸法
は、エミッタ接点１０８の寸法とほぼ等しくなるが、そ
の理由は、化学的エッチングによって、エミッタ層１０
６の表面と垂直な方向およびこの表面と平行な方向（側
壁１１６の突き出しの下で）に同じ速度で材料が取り除
かれるという事実によるものである。化学的エッチング
によって下が削られる量は、側壁１１６の厚さと同じで
あるので（もし側壁１１６の厚さがエミッタ層１０６の
厚さと等しく作られているならば）、エミッタ接点１０
８の寸法に制限は存在しない。この寸法によって、エミ
ッタ接点は非常に狭く、すなわち、＜１ミクロンに作る
ことができる。実験を行った結果、全て光学的リソグラ
フによって少なくとも０．７ミクロンの寸法を実現する
ことが可能である。
【００１４】本発明の変形例と利点を以下に説明する。 自己整合エミッタ・ベース接点の基本的な特徴を残しな
がら、好適な実施例による製造方法を種々変形すること
ができる。例えば、パターン化したフォトレジスト層１
１２によってエミッタ領域を形成する方法（第１の好適
な実施例のステップ（ｂ）の最後の部分）に対して、こ
れを以下のステップに置き換えることによって、第１の
変形を行なうことができる。
【００１５】（１）既存の層上にフォトレジストをスピ
イングによって載置し、パターン化してエミッタの位置
を露出させる。（Ｔｉ　、Ｃｒ　、またＴｉ　／Ａｕ　
のような複合金属のような）適当な金属をウェーハ上に
蒸着させ、次にフォトレジストを取り除き、エミッタが
位置するべきウェーハ上の領域上のみに蒸着金属を残す
。エミッタが位置する絶縁アイランド１１０をＣＦ４　
／Ｏ２　を使用して金属１２２によって保護されていな
い絶縁材料をＲＩＥすることによって作る。図５を参照
すること。
【００１６】（２）イオン・ミリングによってパターン
化した金属１２２もまた取り除く点を除いて、この工程
は、次に第１の好適な実施例のステップ（ｃ）に続く（
金属の厚さは、抵抗接点１０８のイオン・ミリングの期
間中に完全に取り除かれるような厚さに選択され、した
がってこれは最終的な構造には現われない）。第２の変
形例では、イオン・ミリング・マスク金属１２２を第１
変形例よりも厚くなるように選択してコレクタ層１０２
内へ深くイオン打ち込みを行ない、コレクタ寄生容量を
低減する。したがって、エミッタを載置した絶縁アイラ
ンド１１０およびイオン・ミリング用のマスク金属１２
２は、選択的イオン打ち込み工程の期間中、別のマスク
として機能する。打ち込まれるイオンは、ボロン、プロ
トンまたは酸素にすることができ、これらはＧａＡｓ内
で適当なイオン衝撃特性を有するように選択され、導電
層を絶縁材料に変換する。このイオン・エネルギー（２
つ以上のエネルギーを必要とする可能性がある）は、打
ち込まれたイオンの大部分がコレクタ層１０２内で停止
することを保証するために、一般的に１００ないし２０
０ＫｅＶ　に選択される。ボロンやプロトンのようなよ
り小さいイオンを使用することによって、これらがベー
ス・エピタキシャル層１０４を通過する場合に、この層
を破壊しないこともまた保証される。この別のマスク能
力によって、より高いエネルギーを使用してより深く打
ち込みを行ってコレクタ層１０２をより多く絶縁材料に
変換し、したがってベース接点１１８の下のベース・コ
レクタ間の容量を低減することも可能である。また、高
いエネルギー打ち込みが適用できることによって、化学
的エッチング（ＲＩＥ）の前に、エミッタ層１０６およ
びベース層１０４を介して打ち込みを行うことも可能に
なる。これは、露出したベース・エピタキシャル層１０
４上の欠陥密度を低く抑えるのに役立つ。側壁絶縁体１
１６が臨界的なエミッタ１１４の周辺から打ち込みによ
る損傷を遠ざけることもまた理解できる。図６は、従来
技術による打ち込み方法を示し、一方図７は従来技術に
よる方法に対する改善を示す好適な実施例の第２変形例
を示すが、この従来技術による方法の場合には、打ち込
まれたイオンの一部はベース層の表面で散乱し、半導体
結晶格子に損傷を生じる。この損傷は、表面の状態密度
を高め面再結合速度を上昇させる。特に都合の悪いのは
、エミッタ・フィンガの端部に接近してこれらの表面状
態が作られる場合である。最後に、図８は、結果として
得られた構造を示し、ここでは、ベース接点１１８が形
成され、金属１２０はイオン・ミリング・マスク金属１
２２と接触する。
【００１７】第３変形例では、イオン打ち込み深さを増
加し、したがってベース・コレクタ間寄生容量をさらに
低減するために、イオン・ミリング・マスク金属１２２
を、絶縁体１１０とエミッタ接点１０８のイオン・ミリ
ングに必要な厚さよりも厚くなるように選択することが
できる。したがって、イオン・ミリングの後、金属１２
２の幾らかが残り、イオン打ち込みに対する別のマスク
として機能する。工程の後半で、この金属１２２は、信
号をバイアスして入力させるために、それぞれ、エミッ
タ接点金属１０８とベース接点金属１１８に接触するこ
とを要求される。この別の金属１２２が存在することに
よって、エミッタとベース間が電気的に接触され、した
がって、これは取り除かなければならない。
【００１８】図９は好適に製造されたエミッタとベース
の平面図を示し、ここで、ベース接点金属１１８／１２
０はエミッタ接点金属１０８の一部のみと重なっている
。活性領域外のエミッタとベース接点の部分は、回路端
子と接触することに使用される（残りの面は、エミッタ
製造の開始に先立ち、絶縁材料に変換され素子を絶縁す
る）。
【００１９】第１の好適な実施例の方法の利点には、そ
の簡潔性、エミッタ寸法を制限すること無く自己整合エ
ミッタ・ベース接点を形成する能力およびこのエミッタ
領域をベース接点が被覆する範囲を柔軟に形成できる点
が含まれ、エミッタ・ベース間容量またはベース直列抵
抗を最小にする設計が可能になる。以上の記載に関連し
て以下の各項を開示する。 １．（ａ）　半絶縁半導体基板上にコレクタ層を形成す
るステップ； （ｂ）　上記のコレクタ層上にエミッタ層を形成するス
テップ； （ｃ）　上記ベース層上にエミッタ層を形成するステッ
プ；（ｄ）　上記のエミッタ層上に抵抗エミッタ接点層
を形成するステップ； （ｅ）　上記のエミッタ接点層上に絶縁層を形成するス
テップ； （ｆ）　エミッタ位置を被覆していない全ての領域から
上記の絶縁層および上記のエミッタ接点層を取り除くス
テップ； （ｇ）　上記の絶縁層および上記のエミッタ接点層の垂
直面と当接し、また上記のエミッタ層の水平面の一部と
も当接する絶縁側壁を形成するステップ； （ｈ）　上記の絶縁層または上記の絶縁側壁によって被
覆されていない全ての領域から上記のエミッタ層を取り
除くステップ；および （ｉ）　ベース接点層を形成するステップ；によって構
成されることを特徴とするヘテロ接合バイポーラ・トラ
ンジスタの製造方法。 ２．（ａ）　上記の絶縁層、上記の絶縁側壁および上記
のベース層の一部の上で水平方向に連続するように上記
のベース接点層を形成するステップ；によってさらに構
成されることを特徴とする上記１項記載のヘテロ接合バ
イポーラ・トランジスタの製造方法。 ３．（ａ）　上記のベース層半導体材料より広いエネル
ギー帯ギャップを有する半導体材料によって上記のエミ
ッタ層を形成するステップ；によってさらに構成される
ことを特徴とする上記１項記載ヘテロ接合バイポーラ・
トランジスタの方法。 ４．（ａ）　上記のコレクタ層半導体材料より広いエネ
ルギー帯ギャッブを有する半導体材料によって上記のエ
ミッタ層を形成するステップ；によってさらに構成され
ることを特徴とする上記１項記載のヘテロ接合バイポー
ラ・トランジスタの製造方法。 ５．（ａ）　ＧａＡｓ基板上にＧａＡｓによって上記の
コレクタ層を形成するステップ； （ｂ）　ＧａＡｓによって上記のベース層を形成するス
テップ；および （ｃ）　Ａｌｘ　Ｇａ１−ｘ　Ａｓによって上記のエミ
ッタ層を形成するステップ；によってさらに構成される
ことを特徴とする上記１項記載のヘテロ接合バイポーラ
・トランジスタの製造方法。 ６．（ａ）　上記のコレクタ層をｎ型にドーピングする
ステップ； （ｂ）　上記のベース層をｐ型にドーピングするステッ
プ；および （ｃ）　上記のエミッタ層をｎ型にドーピングするステ
ップ；によってさらに構成されることを特徴とする上記
５項記載のヘテロ接合バイポーラ・トランジスタの製造
方法。 ７．（ａ）　ＡｕＧｅ／Ｎｉ　／Ａｕ　によって上記の
エミッタ接点層を形成するステップ；によってさらに構
成されることを特徴とする上記の１項記載の方法。 ８．（ａ）　元の場所にドーピングした半導体材料のエ
ピタキシャル成長によって上記のエミッタ層を形成する
ステップ；によってさらに構成されることを特徴とする
上記１項記載のヘテロ接合バイポーラ・トランジスタの
製造方法。 ９．（ａ）　上記の絶縁層上に金属イオン・ミリング・
マスク層を形成するステップ；によってさらに構成され
ることを特徴とする上記１項記載のヘテロ接合バイポー
ラ・トランジスタの製造方法。 １０．　（ａ）　上記の金属イオン・マスク層をＴｉ　
によって形成するステップ；によってさらに構成される
ことを特徴とする上記９項記載のヘテロ接合バイポーラ
・トランジスタの製造方法。 １１．　（ａ）　上記のヘテロ接合バイポーラ・トラン
ジスタの活性領域外の領域から上記の金属イオン・ミリ
ング・マスク層を取り除くステップ；をさらに有するこ
とを特徴とする上記９項記載のヘテロ接合バイポーラ・
トランジスタの製造方法。 １２．　（ａ）　エミッタ領域の下部に存在しない上記
のコレクタ層の領域内にイオン打ち込みによって非導電
領域を形成するステップ；をさらに有することを特徴と
する上記１項記載のヘテロ接合バイポーラ・トランジス
タの製造方法。
【図面の簡単な説明】
図面は概略であり、垂直方向は分かりやすいように誇張
してある。
【図１】第１の好適な実施例と第１の好適な実施例の製
造方法のステップの正面断面図である。
【図２】第１の好適な実施例と第１の好適な実施例の製
造方法のステップの正面断面図である。
【図３】第１の好適な実施例と第１の好適な実施例の製
造方法のステップの正面断面図である。
【図４】第１の好適な実施例と第１の好適な実施例の製
造方法のステップの正面断面図である。
【図５】第１の好適な実施例対する第１変形例と第１の
好適な実施例の製造方法のステップの正面断面図である
。
【図６】従来技術による打ち込み方法の正面断面図であ
る。
【図７】第１の好適な実施例に対する第２変形例と第１
の好適な実施例の製造方法のステップの正面断面図であ
る。
【図８】第１の好適な実施例に対する第２変形例と第１
の好適な実施例の製造方法のステップの正面断面面図で
ある。
【図９】第１の好適な実施例に対する第３変形例と第１
の好適な実施例の製造方法のステップの平面図である。
【符号の説明】
１０１　　半絶縁半導体材料の基板 １０２　　ＧａＡｓのコレクタ層 １０４　　ＧａＡｓのベース・エピタキシャル層１０６
　　ｎ形Ａｌｘ　Ｇａ１−ｘ　Ａｓのエミッタ・エピタ
キシャル１０８　　エミッタ接点 １１０　　絶縁層 １１２　　フォトレジスト １１４　　エミッタ １１６　　側壁 １１８、１２０　　ベース接点金属

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　（ａ）　半絶縁半導体基板上にコレク
    タ層を形成するステップ； （ｂ）　上記のコレクタ層上にベース層を形成するステ
    ップ； （ｃ）　上記のベース層上にエミッタ層を形成するステ
    ップ； （ｄ）　上記のエミッタ層上に抵抗エミッタ接点層を形
    成するステップ； （ｅ）　上記のエミッタ接点層上に絶縁層を形成するス
    テップ； （ｆ）　エミッタの位置を被覆していない全ての領域か
    ら上記の絶縁層および上記のエミッタ接点層を取り除く
    ステップ； （ｇ）　上記の絶縁層および上記のエミッタ接点層の垂
    直面と当接し、また上記のエミッタ層の水平面の一部と
    も当接する絶縁側壁を形成するステップ； （ｈ）　上記の絶縁層または上記の絶縁側壁によって被
    覆されていない全ての領域から上記のエミッタ層を取り
    除くステップ；および （ｉ）　ベース接点層を形成するステップ；によって構
    成されることを特徴とするヘテロ接合バイポーラ・トラ
    ンジスタの製造方法。
JP3200415A 1990-08-31 1991-08-09 自己整合ヘテロ接合バイポーラ・トランジスタの製造方法 Pending JPH04234130A (ja)

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