JPH04233236A - バイポーラトランジスタの製法 - Google Patents
バイポーラトランジスタの製法Info
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- JPH04233236A JPH04233236A JP3199971A JP19997191A JPH04233236A JP H04233236 A JPH04233236 A JP H04233236A JP 3199971 A JP3199971 A JP 3199971A JP 19997191 A JP19997191 A JP 19997191A JP H04233236 A JPH04233236 A JP H04233236A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/011—Bipolar transistors
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- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の製法に関する。
の製法に関する。
【０００２】
【従来の技術】基板内に集積されたバイポーラトランジ
スタを、自己整合された二重ポリシリコン工程で製造す
ることは公知である［例えばニング（Ｔ．Ｈ．Ｎｉｎｇ
）その他の論文、“ＩＥＥＥ Ｔｒａｎｓ．ｏｎ
Ｅｌｅｃｔｒｏｎ．ＤｅｖｉｃｅｓＥＤ−２８”、（１
９８１）、第１０１０頁以降；リー（Ｇ．Ｐ．Ｌｉ）そ
の他の論文、“ＩＥＥＥ Ｅｌｅｃｔｒｏｎ．Ｄｅｖ
ｉｃｅ Ｌｅｔｔ．ＥＤＬ−８”、（１９８７）、第
３３８頁以降参照］。この場合基板上に互いに逆型にド
ープされている２つのポリシリコン層が順次に設けられ
る。一方のポリシリコン層からはベース端子が、また他
の層からはエミッタ端子及びコレクタ端子が形成される
。この両ポリシリコン層はいわゆる酸化物スペーサによ
って互いに分離されている。酸化物スペーサは絶縁性の
縁被覆物であり、これは完成ベース端子に第２のポリシ
リコン層を設ける前に作られるか又は完成エミッタ端子
にベース端子用のポリシリコン層を設ける前に作られる
。このようにしてベース端子とエミッタ端子との間の間
隔は使用されるフォトリソグラフィによって影響される
ことはない。
スタを、自己整合された二重ポリシリコン工程で製造す
ることは公知である［例えばニング（Ｔ．Ｈ．Ｎｉｎｇ
）その他の論文、“ＩＥＥＥ Ｔｒａｎｓ．ｏｎ
Ｅｌｅｃｔｒｏｎ．ＤｅｖｉｃｅｓＥＤ−２８”、（１
９８１）、第１０１０頁以降；リー（Ｇ．Ｐ．Ｌｉ）そ
の他の論文、“ＩＥＥＥ Ｅｌｅｃｔｒｏｎ．Ｄｅｖ
ｉｃｅ Ｌｅｔｔ．ＥＤＬ−８”、（１９８７）、第
３３８頁以降参照］。この場合基板上に互いに逆型にド
ープされている２つのポリシリコン層が順次に設けられ
る。一方のポリシリコン層からはベース端子が、また他
の層からはエミッタ端子及びコレクタ端子が形成される
。この両ポリシリコン層はいわゆる酸化物スペーサによ
って互いに分離されている。酸化物スペーサは絶縁性の
縁被覆物であり、これは完成ベース端子に第２のポリシ
リコン層を設ける前に作られるか又は完成エミッタ端子
にベース端子用のポリシリコン層を設ける前に作られる
。このようにしてベース端子とエミッタ端子との間の間
隔は使用されるフォトリソグラフィによって影響される
ことはない。
【０００３】生じるトランジスタは高集積回路にあって
は欠点である極めて起伏に富んだ構造的特徴を有する。
は欠点である極めて起伏に富んだ構造的特徴を有する。
【０００４】第１のポリシリコン層の構造化及びスペー
サの形成に際しては、基板表面を削り取りまた基準面を
損傷する過エッチング工程が必要である。その結果端子
に問題を生じる。
サの形成に際しては、基板表面を削り取りまた基準面を
損傷する過エッチング工程が必要である。その結果端子
に問題を生じる。
【０００５】ベース端子の側面に酸化物スペーサを有す
るバイポーラトランジスタを製造する場合、第１のポリ
シリコン層の構造化に際してもまたスペーサの形成に際
しても、後のエミッタ接触面の、エッチングを補助する
プラズマが必要である。これは歩留まりを損なう危険性
がある。
るバイポーラトランジスタを製造する場合、第１のポリ
シリコン層の構造化に際してもまたスペーサの形成に際
しても、後のエミッタ接触面の、エッチングを補助する
プラズマが必要である。これは歩留まりを損なう危険性
がある。
【０００６】ベース端子の側面に酸化物スペーサを有す
るトランジスタは、その製造において、例えば分離され
たホモ又はヘテロベース、又は分離されたヘテロエミッ
タのような進歩した技術には馴染まない。
るトランジスタは、その製造において、例えば分離され
たホモ又はヘテロベース、又は分離されたヘテロエミッ
タのような進歩した技術には馴染まない。
【０００７】酸化物スペーサが最初に製造されたエミッ
タ端子の側面を覆う製法では、自己整合的にいわゆるポ
デストコレクタ（Ｐｏｄｅｓｔ−Ｋｏｌｌｅｋｔｏｒ）
を補充することは不可能である。ポデストコレクタは活
性トランジスタ領域内へのコレクタの付加的な注入によ
るものである［エーインガ（Ｋ．Ｅｈｉｎｇｅｒ）その
他の論文、“ＥＳＳＤＥＲＣ’８９”、第７９７頁以降
、Ｓｐｒｉｎｇｅｒ出版、１９８９参照］。
タ端子の側面を覆う製法では、自己整合的にいわゆるポ
デストコレクタ（Ｐｏｄｅｓｔ−Ｋｏｌｌｅｋｔｏｒ）
を補充することは不可能である。ポデストコレクタは活
性トランジスタ領域内へのコレクタの付加的な注入によ
るものである［エーインガ（Ｋ．Ｅｈｉｎｇｅｒ）その
他の論文、“ＥＳＳＤＥＲＣ’８９”、第７９７頁以降
、Ｓｐｒｉｎｇｅｒ出版、１９８９参照］。
【０００８】公知製造法の他の欠点は、両ポリシリコン
層に対して珪化法を適用することが困難な点にある。珪
化法を導入するに当たっては、いずれの場合にも珪化物
は、デバイスの特性を損なうことなく高温処理工程に耐
えることができなければならない。まずベース端子を作
り、酸化物スペーサで覆うという方法では、ベース端子
の珪化物はエミッタ分離工程を無傷で切り抜ける必要が
ある。またまずエミッタ端子を作り、スペーサを設ける
という方法では、エミッタ端子の珪化物はベース端子を
作る際の温度工程に耐え得るものでなければならない。
層に対して珪化法を適用することが困難な点にある。珪
化法を導入するに当たっては、いずれの場合にも珪化物
は、デバイスの特性を損なうことなく高温処理工程に耐
えることができなければならない。まずベース端子を作
り、酸化物スペーサで覆うという方法では、ベース端子
の珪化物はエミッタ分離工程を無傷で切り抜ける必要が
ある。またまずエミッタ端子を作り、スペーサを設ける
という方法では、エミッタ端子の珪化物はベース端子を
作る際の温度工程に耐え得るものでなければならない。
【０００９】
【発明が解決しようとする課題】本発明の目的は、エッ
チングプラズマ負荷による歩留まりリスクを減少させ、
進歩した製造技術と適合し得るプレーナバイポーラトラ
ンジスタの製造法を提供することにある。
チングプラズマ負荷による歩留まりリスクを減少させ、
進歩した製造技術と適合し得るプレーナバイポーラトラ
ンジスタの製造法を提供することにある。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
め本発明によれば、 ａ） 基板上に全面的に第１の導電型にドープされた
平坦な層を作り、 ｂ） 平坦な層上に平坦な層に対して選択的にエッチ
ング可能で、ベース端子のための平坦な層の領域を覆う
第１の補助構造を作り、この補助構造がエミッタ端子及
びコレクタ端子のための平坦な層の領域を決定し、ｃ）
第１の補助構造を注入マスクとして使用して、エミ
ッタ端子及びコレクタ端子のための領域をイオン注入に
より、第１の導電型とは逆の第２の導電型によりドープ
し、 ｄ） エミッタ端子及びコレクタ端子のための領域を
被覆し平坦な層に対して選択的にエッチング可能な第２
の補助構造を第１の補助構造に対して自己整合的に作り
、ｅ） 平坦な層を構造することによりベース端子、
エミッタ端子及びコレクタ端子を作るため、第１の補助
構造を第２の補助構造と共にエッチングマスクとして使
用する。
め本発明によれば、 ａ） 基板上に全面的に第１の導電型にドープされた
平坦な層を作り、 ｂ） 平坦な層上に平坦な層に対して選択的にエッチ
ング可能で、ベース端子のための平坦な層の領域を覆う
第１の補助構造を作り、この補助構造がエミッタ端子及
びコレクタ端子のための平坦な層の領域を決定し、ｃ）
第１の補助構造を注入マスクとして使用して、エミ
ッタ端子及びコレクタ端子のための領域をイオン注入に
より、第１の導電型とは逆の第２の導電型によりドープ
し、 ｄ） エミッタ端子及びコレクタ端子のための領域を
被覆し平坦な層に対して選択的にエッチング可能な第２
の補助構造を第１の補助構造に対して自己整合的に作り
、ｅ） 平坦な層を構造することによりベース端子、
エミッタ端子及びコレクタ端子を作るため、第１の補助
構造を第２の補助構造と共にエッチングマスクとして使
用する。
【００１１】本発明による製造法では、ベース端子、エ
ミッタ端子及びコレクタ端子は例えばポリシリコンから
なる唯一の層から作られるから、先行技術においては２
つのポリシリコン層及び両層を絶縁する酸化物層を重ね
合わせることにより不可避の非平坦性は回避される。本
発明による製造法に基づき得られるバイポーラトランジ
スタは平坦な表面を有する。
ミッタ端子及びコレクタ端子は例えばポリシリコンから
なる唯一の層から作られるから、先行技術においては２
つのポリシリコン層及び両層を絶縁する酸化物層を重ね
合わせることにより不可避の非平坦性は回避される。本
発明による製造法に基づき得られるバイポーラトランジ
スタは平坦な表面を有する。
【００１２】ベース端子、エミッタ端子及びコレクタ端
子が同時に１回のエッチング工程で平坦な層から得られ
るため、エッチングプラズマ負荷及びそれと関連するエ
ミッタ用領域内での歩留まりリスクはなくなる。
子が同時に１回のエッチング工程で平坦な層から得られ
るため、エッチングプラズマ負荷及びそれと関連するエ
ミッタ用領域内での歩留まりリスクはなくなる。
【００１３】本発明による製造法では、基板内における
ベース領域の生成に関して何等制約がない。完成バイポ
ーラトランジスタに対するハンディキャップに応じて、
活性ベース領域に対する基板内のドーパント集中を注入
、拡散又はエピタキシャル析出により行う。注入は平坦
な層を作る前に行う。同様にエピタキシャル析出も平坦
な層の生成前に行う。その際例えばシリコンからなる基
板上に例えば厚さ５０ｎｍのＳｉ又はＳｉ１−ｘ Ｇｅ
ｘ （ｘ＝０．１〜０．３）からなる層をベース用とし
て、また厚さ５０ｎｍのＳｉ又はＳｉ１−ｘ Ｇｅｘ
（ｘ＝０．１〜０．３）からなる層をエミッタ用として
析出させる。拡散によりベースのドーピングを行う場合
これを平坦な層から行う。
ベース領域の生成に関して何等制約がない。完成バイポ
ーラトランジスタに対するハンディキャップに応じて、
活性ベース領域に対する基板内のドーパント集中を注入
、拡散又はエピタキシャル析出により行う。注入は平坦
な層を作る前に行う。同様にエピタキシャル析出も平坦
な層の生成前に行う。その際例えばシリコンからなる基
板上に例えば厚さ５０ｎｍのＳｉ又はＳｉ１−ｘ Ｇｅ
ｘ （ｘ＝０．１〜０．３）からなる層をベース用とし
て、また厚さ５０ｎｍのＳｉ又はＳｉ１−ｘ Ｇｅｘ
（ｘ＝０．１〜０．３）からなる層をエミッタ用として
析出させる。拡散によりベースのドーピングを行う場合
これを平坦な層から行う。
【００１４】第１の補助構造を注入マスクとして使用し
て、第２の導電型のドーパントを付加的に高エネルギー
で注入することによりポデストコレクタをエミッタの下
方に作ることが可能である。
て、第２の導電型のドーパントを付加的に高エネルギー
で注入することによりポデストコレクタをエミッタの下
方に作ることが可能である。
【００１５】第２の補助構造を自己整合的に作るために
、第１の補助構造及び平坦な層の露出している領域上に
第１の補助層を全面的にまた同形に析出させることは本
発明の枠内にある。第１の補助層は第１の補助構造及び
平坦な層に対して選択的にエッチング可能である。第１
の補助層の厚さは、第１の補助層の表面が第１の補助構
造の形を反映するくぼみを有するように選定する。第１
の補助層上に第２の補助層を作るが、これは第１の補助
層に対して選択的にエッチング可能である。第２の補助
層は第１の補助層の表面を完全に覆い、第１の補助層の
表面内にあるくぼみを完全に満たす。第２の補助層は例
えば平坦化可能の燐−硼素−珪酸塩−ガラス層からなる
か又は同形に析出された酸化珪素層からなる。第２の補
助層をくぼみ以外の第１の補助層の表面が露出するまで
エッチング除去し、引続き第１の補助層の露出部分をそ
の下にある平坦な層の表面までエッチング除去すること
により、第２の補助構造を作る。第１の補助構造と第２
の補助構造との間に生じた間隙の幅は、第１の補助層が
析出される厚さによって決定される。これらの層の析出
を厚さ２０〜５００ｎｍの範囲で正確に調整することが
できるから、この幅の間隔が得られる。
、第１の補助構造及び平坦な層の露出している領域上に
第１の補助層を全面的にまた同形に析出させることは本
発明の枠内にある。第１の補助層は第１の補助構造及び
平坦な層に対して選択的にエッチング可能である。第１
の補助層の厚さは、第１の補助層の表面が第１の補助構
造の形を反映するくぼみを有するように選定する。第１
の補助層上に第２の補助層を作るが、これは第１の補助
層に対して選択的にエッチング可能である。第２の補助
層は第１の補助層の表面を完全に覆い、第１の補助層の
表面内にあるくぼみを完全に満たす。第２の補助層は例
えば平坦化可能の燐−硼素−珪酸塩−ガラス層からなる
か又は同形に析出された酸化珪素層からなる。第２の補
助層をくぼみ以外の第１の補助層の表面が露出するまで
エッチング除去し、引続き第１の補助層の露出部分をそ
の下にある平坦な層の表面までエッチング除去すること
により、第２の補助構造を作る。第１の補助構造と第２
の補助構造との間に生じた間隙の幅は、第１の補助層が
析出される厚さによって決定される。これらの層の析出
を厚さ２０〜５００ｎｍの範囲で正確に調整することが
できるから、この幅の間隔が得られる。
【００１６】本発明の他の構成は他の請求項に記載され
ている。
ている。
【００１７】
【実施例】次に本発明を図面による実施例に基づき詳述
する。
する。
【００１８】図１に示した構造を以下の処理工程により
作る。単結晶の、ｐドープされたシリコンからなる基板
１内に埋め込まれたコレクタ２を、例えばｎドープされ
たイオンを注入することにより作る。次の工程でｎドー
プされたエピタキシャル層３を全面的に設ける。基板１
内の隣合うトランジスタを分離するため絶縁領域４及び
チャネル・ストッパー領域５を作る。このためフォトラ
ッカマスクを形成した後絶縁槽を異方性エッチングによ
り作る。絶縁槽は例えば埋め込まれたコレクタ２よりも
１００〜５００ｎｍ深く基板１中に装入する。ｎドープ
されたイオンを注入することによりチャネル・ストッパ
−領域５を作る。最後にＣＶＤ酸化物中に絶縁槽を満た
すことにより絶縁領域４を作る。必要に応じて表面をエ
ッチング除去することにより平坦化する。このＢＯＸ絶
縁法と呼ばれる絶縁法は例えばシバタ（Ｔ．Ｓｈｉｂａ
ｔａ）その他の論文、“ＩＥＤＭ Ｔｅｃｈｎ．Ｄｉ
ｇ．”、１９８３、第２７〜３０頁に記載されている。
作る。単結晶の、ｐドープされたシリコンからなる基板
１内に埋め込まれたコレクタ２を、例えばｎドープされ
たイオンを注入することにより作る。次の工程でｎドー
プされたエピタキシャル層３を全面的に設ける。基板１
内の隣合うトランジスタを分離するため絶縁領域４及び
チャネル・ストッパー領域５を作る。このためフォトラ
ッカマスクを形成した後絶縁槽を異方性エッチングによ
り作る。絶縁槽は例えば埋め込まれたコレクタ２よりも
１００〜５００ｎｍ深く基板１中に装入する。ｎドープ
されたイオンを注入することによりチャネル・ストッパ
−領域５を作る。最後にＣＶＤ酸化物中に絶縁槽を満た
すことにより絶縁領域４を作る。必要に応じて表面をエ
ッチング除去することにより平坦化する。このＢＯＸ絶
縁法と呼ばれる絶縁法は例えばシバタ（Ｔ．Ｓｈｉｂａ
ｔａ）その他の論文、“ＩＥＤＭ Ｔｅｃｈｎ．Ｄｉ
ｇ．”、１９８３、第２７〜３０頁に記載されている。
【００１９】埋め込まれたコレクタ２、エピタキシャル
層３、絶縁領域４及びチャネル・ストッパ−領域５の製
造は、上記のＢＯＸ絶縁法以外に、いわゆるリセス酸化
物法（Ｒｅｃｅｓｓｅｄ−Ｏｘｉｄｅ−Ｔｅｃｈｎｉｋ
）［これに関しては例えばウィドマン（Ｄ．Ｗｉｄｍａ
ｎｎ）その他の論文、“Ｔｅｃｈｎｏｌｏｇｉｅ ｈ
ｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ Ｓｃｈａｌｔｕｎ
ｇｅｎ、Ｒｅｉｈｅ Ｈａｌｂｌｅｉｔｅｒ Ｅｌ
ｅｋｔｒｏｎｉｋ”、第１９巻、Ｓｐｒｉｎｇｅｒ出版
、１９８８年、第２９３〜２９７頁参照］によってか又
はトレンチ絶縁法（Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ
ｓ−Ｔｅｃｋｎｉｋ）［これは例えばトライチンガ（Ｌ
．Ｔｒｅｉｔｉｎｇｅｒ）その他の論文、“Ｕｌｔｒａ
ｆａｓｔ Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｔ
ｅｃｈｎｏｌｏｇｙ，Ｓｐｒｉｎｇｅｒ Ｓｅｒｉｅ
ｓ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ
Ｐｈｏｔｏｎｉｃｓ”Ｓｐｒｉｎｇｅｒ出版、１９８８
年に記載されている］によって行われる。
層３、絶縁領域４及びチャネル・ストッパ−領域５の製
造は、上記のＢＯＸ絶縁法以外に、いわゆるリセス酸化
物法（Ｒｅｃｅｓｓｅｄ−Ｏｘｉｄｅ−Ｔｅｃｈｎｉｋ
）［これに関しては例えばウィドマン（Ｄ．Ｗｉｄｍａ
ｎｎ）その他の論文、“Ｔｅｃｈｎｏｌｏｇｉｅ ｈ
ｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ Ｓｃｈａｌｔｕｎ
ｇｅｎ、Ｒｅｉｈｅ Ｈａｌｂｌｅｉｔｅｒ Ｅｌ
ｅｋｔｒｏｎｉｋ”、第１９巻、Ｓｐｒｉｎｇｅｒ出版
、１９８８年、第２９３〜２９７頁参照］によってか又
はトレンチ絶縁法（Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ
ｓ−Ｔｅｃｋｎｉｋ）［これは例えばトライチンガ（Ｌ
．Ｔｒｅｉｔｉｎｇｅｒ）その他の論文、“Ｕｌｔｒａ
ｆａｓｔ Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｔ
ｅｃｈｎｏｌｏｇｙ，Ｓｐｒｉｎｇｅｒ Ｓｅｒｉｅ
ｓ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ
Ｐｈｏｔｏｎｉｃｓ”Ｓｐｒｉｎｇｅｒ出版、１９８８
年に記載されている］によって行われる。
【００２０】酸化物の島６をエピタキシャル層３内に作
る（図２参照）が、これはエピタキシャル層３を後のエ
ミッタ／ベース領域を収容するためのエピタキシャル島
３１及びコレクタ端子領域３２に分割する。コレクタ端
子領域３２は残りの領域を相応してマスキングした後例
えばイオン注入し、引続きｎドープされたイオンを拡散
することにより作る。
る（図２参照）が、これはエピタキシャル層３を後のエ
ミッタ／ベース領域を収容するためのエピタキシャル島
３１及びコレクタ端子領域３２に分割する。コレクタ端
子領域３２は残りの領域を相応してマスキングした後例
えばイオン注入し、引続きｎドープされたイオンを拡散
することにより作る。
【００２１】絶縁領域４、エピタキシャル島３１、酸化
物島６及びコレクタ端子領域３２の各表面上に平坦な層
７を全面的に設ける（図３参照）。平坦な層７は導電性
でありまた第１の導電型によって例えばｐドープされて
いる。平坦な層７は例えばポリシリコンからなる。これ
は例えばＣＶＤ法で２００ｎｍの厚さに非晶質又は結晶
性に析出される。ドーピングは析出中にその場でか又は
析出後に例えば硼素を８×１０１５ｃｍ−２の量及びエ
ネルギー１０ｋｅＶで注入することにより行う。
物島６及びコレクタ端子領域３２の各表面上に平坦な層
７を全面的に設ける（図３参照）。平坦な層７は導電性
でありまた第１の導電型によって例えばｐドープされて
いる。平坦な層７は例えばポリシリコンからなる。これ
は例えばＣＶＤ法で２００ｎｍの厚さに非晶質又は結晶
性に析出される。ドーピングは析出中にその場でか又は
析出後に例えば硼素を８×１０１５ｃｍ−２の量及びエ
ネルギー１０ｋｅＶで注入することにより行う。
【００２２】平坦な層７（図３参照）上に、平坦な層７
に対して選択的にエッチング可能の第１の層８を設ける
。第１の層８は例えば酸化珪素からなり、例えば５０ｎ
ｍの厚さを有する。この第１の層８上に、更に第１の層
８に対して選択的にエッチング可能の第２の層９を設け
る。第２の層９は例えばポリシリコンからなり、例えば
５０ｎｍの厚さを有する。この第２の層９上に、第２の
層９に対して選択的にエッチング可能の第３の層１０を
設ける。第３の層１０は例えば酸化珪素からなり、例え
ば２００ｎｍの厚さを有する。
に対して選択的にエッチング可能の第１の層８を設ける
。第１の層８は例えば酸化珪素からなり、例えば５０ｎ
ｍの厚さを有する。この第１の層８上に、更に第１の層
８に対して選択的にエッチング可能の第２の層９を設け
る。第２の層９は例えばポリシリコンからなり、例えば
５０ｎｍの厚さを有する。この第２の層９上に、第２の
層９に対して選択的にエッチング可能の第３の層１０を
設ける。第３の層１０は例えば酸化珪素からなり、例え
ば２００ｎｍの厚さを有する。
【００２３】エピタキシャル島３１の表面でベース領域
１１を例えば平坦な層７から拡散により作る。コレクタ
端子領域３２の領域内では平坦な層７から拡散されたド
ーピングをコレクタ端子領域３２の逆型のより高いドー
ピングにより補償する。
１１を例えば平坦な層７から拡散により作る。コレクタ
端子領域３２の領域内では平坦な層７から拡散されたド
ーピングをコレクタ端子領域３２の逆型のより高いドー
ピングにより補償する。
【００２４】ベース領域１１を作る他の可能性は、平坦
な層７を析出する前で適当なマスキング後に例えば硼素
を２．８×１０１３ｃｍ−２の量でまた５ｋｅＶのエネ
ルギーで注入することである。ベース領域１１を作るも
う１つの可能性は、平坦な層７を作る前にベースをエピ
タキシャル析出し、引続き同様に平坦な層７の生成前に
エミッタ領域をエピタキシャル析出することにある。こ
の場合例えば厚さ５０ｎｍの硼素ドープされたベース及
び５０ｎｍのエミッタを有するホモ接合トランジスタ又
は例えばベース用としての５０ｎｍのＳｉ１−ｘ Ｇｅ
ｘ （ｘ＝０．１〜０．３）及びエミッタ用としての５
０ｎｍのＳｉを有するヘテロ接合トランジスタを析出す
ることができる。同様にホモ接合ベース及びヘテロ接合
エミッタを有するトランジスタ又はヘテロ接合ベース及
びヘテロ接合エミッタを有するトランジスタを製造する
ことも可能である。
な層７を析出する前で適当なマスキング後に例えば硼素
を２．８×１０１３ｃｍ−２の量でまた５ｋｅＶのエネ
ルギーで注入することである。ベース領域１１を作るも
う１つの可能性は、平坦な層７を作る前にベースをエピ
タキシャル析出し、引続き同様に平坦な層７の生成前に
エミッタ領域をエピタキシャル析出することにある。こ
の場合例えば厚さ５０ｎｍの硼素ドープされたベース及
び５０ｎｍのエミッタを有するホモ接合トランジスタ又
は例えばベース用としての５０ｎｍのＳｉ１−ｘ Ｇｅ
ｘ （ｘ＝０．１〜０．３）及びエミッタ用としての５
０ｎｍのＳｉを有するヘテロ接合トランジスタを析出す
ることができる。同様にホモ接合ベース及びヘテロ接合
エミッタを有するトランジスタ又はヘテロ接合ベース及
びヘテロ接合エミッタを有するトランジスタを製造する
ことも可能である。
【００２５】下方にベース端子を有する第３の層１０の
領域は覆っているがその下方にエミッタ端子及びコレク
タ端子を有する第３の層１０の表面領域は露出している
フォトラッカマスクを作る。異方性エッチングにより、
例えばＣＨＦ３／Ｏ２での反 応性イオンエッチング
により酸化珪素からなる第３の層１０をフォトラッカマ
スクに相応して構造化する。その際第２の層９はエッチ
ングストッパとして作用する。エッチングの遮断後また
必要に応じて場合によっては生じるエッチングポリマー
を除去するための適切な後処理の後に、フォトラッカマ
スクを除去する（図４参照）。
領域は覆っているがその下方にエミッタ端子及びコレク
タ端子を有する第３の層１０の表面領域は露出している
フォトラッカマスクを作る。異方性エッチングにより、
例えばＣＨＦ３／Ｏ２での反 応性イオンエッチング
により酸化珪素からなる第３の層１０をフォトラッカマ
スクに相応して構造化する。その際第２の層９はエッチ
ングストッパとして作用する。エッチングの遮断後また
必要に応じて場合によっては生じるエッチングポリマー
を除去するための適切な後処理の後に、フォトラッカマ
スクを除去する（図４参照）。
【００２６】引続き異方性エッチングにより、例えばＢ
Ｃｌ３／Ｃｌ２での反応性イオンエ ッチングにより
第２の層９を構造化する。第２の層９を構造化する際同
時にフォトラッカマスクも除去することができる。第２
の層９の構造化の際その下にある第１の層８はエッチン
グストッパとして利用する（図４参照）。構造化された
第３の層１０及び構造化された第２の層９は共通の側面
を形成する。構造化された第２の層９は構造化された第
３の層１０と共に第１の補助構造１２を形成する。
Ｃｌ３／Ｃｌ２での反応性イオンエ ッチングにより
第２の層９を構造化する。第２の層９を構造化する際同
時にフォトラッカマスクも除去することができる。第２
の層９の構造化の際その下にある第１の層８はエッチン
グストッパとして利用する（図４参照）。構造化された
第３の層１０及び構造化された第２の層９は共通の側面
を形成する。構造化された第２の層９は構造化された第
３の層１０と共に第１の補助構造１２を形成する。
【００２７】例えば砒素を有するドナーを２×１０１６
ｃｍ−２の量及び８０ｋｅＶのエネルギーで注入するこ
とによって、エミッタ端子７１及びコレクタ端子７２用
の平坦な層７の領域をドープする（図５参照）。その際
ベース端子７３用の平坦な層７の領域を第１の補助構造
１２により被覆する。場合によっては第１の補助構造１
２によって被覆されていない平坦な層７の他の領域を、
注入前に相応するフォトラッカマスクによって遮蔽する
必要がある。注入に際して第１の層８は、注入時にイオ
ン流に混入される中性粒子流によって平坦な層７が汚染
されるのを阻止するための遮蔽酸化物（ｓｃｒｅｅｎ
ｏｘｉｄｅ）として作用する。
ｃｍ−２の量及び８０ｋｅＶのエネルギーで注入するこ
とによって、エミッタ端子７１及びコレクタ端子７２用
の平坦な層７の領域をドープする（図５参照）。その際
ベース端子７３用の平坦な層７の領域を第１の補助構造
１２により被覆する。場合によっては第１の補助構造１
２によって被覆されていない平坦な層７の他の領域を、
注入前に相応するフォトラッカマスクによって遮蔽する
必要がある。注入に際して第１の層８は、注入時にイオ
ン流に混入される中性粒子流によって平坦な層７が汚染
されるのを阻止するための遮蔽酸化物（ｓｃｒｅｅｎ
ｏｘｉｄｅ）として作用する。
【００２８】ドナー、例えば燐を付加的に高エネルギー
で注入することにより、ベース領域１１の下方にエピタ
キシャル島３１内のエミッタ端子７１に対して自己整合
的にポデストコレクタ１３を作る（図５参照）。ポデス
トコレクタ１３は埋込まれた０レクタにまで達する。ポ
デストコレクタ１３はコレクタの抵抗を改善し、従って
完成トランジスタの性能獲得をもたらす［例えばエーイ
ンガー（Ｂ．Ｋ．Ｅｈｉｎｇｅｒ）その他の論文、“Ｅ
ＳＳＤＥＲＣ’８９”、第７９７頁以降、Ｓｐｒｉｎｇ
ｅｒ出版、１９８９参照］。高エネルギー注入時に残り
の領域は遮蔽される。
で注入することにより、ベース領域１１の下方にエピタ
キシャル島３１内のエミッタ端子７１に対して自己整合
的にポデストコレクタ１３を作る（図５参照）。ポデス
トコレクタ１３は埋込まれた０レクタにまで達する。ポ
デストコレクタ１３はコレクタの抵抗を改善し、従って
完成トランジスタの性能獲得をもたらす［例えばエーイ
ンガー（Ｂ．Ｋ．Ｅｈｉｎｇｅｒ）その他の論文、“Ｅ
ＳＳＤＥＲＣ’８９”、第７９７頁以降、Ｓｐｒｉｎｇ
ｅｒ出版、１９８９参照］。高エネルギー注入時に残り
の領域は遮蔽される。
【００２９】注入後半導体ウエハの洗浄を行う。第１の
補助構造１２の露出している表面上及びその側面上並び
に第１の層８の露出している表面上に、同形に第１の補
助層１４を析出させる（図６参照）。第１の補助層１４
は第３の層１０に対してもまた第１の層８に対しても選
択的にエッチング可能である。第１の補助層１４は例え
ばポリシリコンからなり、例えば５０ｎｍの厚さを有す
る。この第１の補助層１４上に第２の補助層１５を析出
させる。エミッタ端子７１及びコレクタ端子７２上に構
成された、第１の補助層１４中のくぼみが第２の補助層
１５によって完全に満たされるように第２の補助層１５
を析出させる。これは例えば第２の補助層１５を可能な
限り同形に析出させることによって達成される。第２の
補助層１５は例えば酸化珪素からなる。第１の補助層１
４の表面のくぼみを満たすもう１つの可能性は、第２の
補助層１５として平坦化した硼素−燐−珪酸塩ガラスを
使用することにある。
補助構造１２の露出している表面上及びその側面上並び
に第１の層８の露出している表面上に、同形に第１の補
助層１４を析出させる（図６参照）。第１の補助層１４
は第３の層１０に対してもまた第１の層８に対しても選
択的にエッチング可能である。第１の補助層１４は例え
ばポリシリコンからなり、例えば５０ｎｍの厚さを有す
る。この第１の補助層１４上に第２の補助層１５を析出
させる。エミッタ端子７１及びコレクタ端子７２上に構
成された、第１の補助層１４中のくぼみが第２の補助層
１５によって完全に満たされるように第２の補助層１５
を析出させる。これは例えば第２の補助層１５を可能な
限り同形に析出させることによって達成される。第２の
補助層１５は例えば酸化珪素からなる。第１の補助層１
４の表面のくぼみを満たすもう１つの可能性は、第２の
補助層１５として平坦化した硼素−燐−珪酸塩ガラスを
使用することにある。
【００３０】第２の補助層１５の材料は、これが第１の
補助層１４に対して選択的にエッチング可能ように選択
する（図６参照）。
補助層１４に対して選択的にエッチング可能ように選択
する（図６参照）。
【００３１】引続き第２の補助層１５を異方性にエッチ
ング除去することにより、ベース端子７３の上方領域に
おける第１の補助層１４の表面を露出させる。その際エ
ミッタ端子７１の上方及びコレクタ端子７２の上方領域
には栓状のエッチング残分１５２（プラグ）が残る（図
７参照）。
ング除去することにより、ベース端子７３の上方領域に
おける第１の補助層１４の表面を露出させる。その際エ
ミッタ端子７１の上方及びコレクタ端子７２の上方領域
には栓状のエッチング残分１５２（プラグ）が残る（図
７参照）。
【００３２】引続き第１の補助層１４を異方性にエッチ
ング除去する。これは例えば２つの部分工程で行い、第
１の部分工程で第１の補助層１４の露出表面を除去する
（図８参照）。その際第１の補助構造１２の表面はエッ
チングストッパとして作用する。第１の補助層のうちこ
の第１の部分工程後には、第１の補助構造１２とエッチ
ング残分１５２との間に配置されている垂直部分１４１
及びエッチング残分１５２と第１の層８との間に配置さ
れている被覆部分１４２が残留する。
ング除去する。これは例えば２つの部分工程で行い、第
１の部分工程で第１の補助層１４の露出表面を除去する
（図８参照）。その際第１の補助構造１２の表面はエッ
チングストッパとして作用する。第１の補助層のうちこ
の第１の部分工程後には、第１の補助構造１２とエッチ
ング残分１５２との間に配置されている垂直部分１４１
及びエッチング残分１５２と第１の層８との間に配置さ
れている被覆部分１４２が残留する。
【００３３】第２の部分工程で第１の補助層１４の垂直
部分１４１を異方性エッチングにより除去する。その際
第１の層８の表面はエッチングストッパとして作用する
（図９参照）。この場合エッチング残分１５２とその下
にある第１の補助層１４の被覆部分１４２とからなる第
２の補助構造１６が形成される。第２の補助構造１６は
第１の補助構造１２に対して自己整合的に配置されてい
る。第１の補助構造１２と第２の補助構造１６のそれぞ
れ隣接する部分との間隔は、第１の補助層１４のエッチ
ング除去された垂直部分１４１の幅によってのみ決定さ
れる。従ってこの間隔は同形に析出された第１の補助層
１４の層厚にのみ関係する。
部分１４１を異方性エッチングにより除去する。その際
第１の層８の表面はエッチングストッパとして作用する
（図９参照）。この場合エッチング残分１５２とその下
にある第１の補助層１４の被覆部分１４２とからなる第
２の補助構造１６が形成される。第２の補助構造１６は
第１の補助構造１２に対して自己整合的に配置されてい
る。第１の補助構造１２と第２の補助構造１６のそれぞ
れ隣接する部分との間隔は、第１の補助層１４のエッチ
ング除去された垂直部分１４１の幅によってのみ決定さ
れる。従ってこの間隔は同形に析出された第１の補助層
１４の層厚にのみ関係する。
【００３４】次に第１の補助構造１２を第２の補助構造
１６と共に平坦な層７を構造化するためのエッチングマ
スクとして使用する。その際ベース端子７３、エミッタ
端子７１及びコレクタ端子７２が生じる。この場合第２
の補助構造１６はエミッタ端子７１及びコレクタ端子７
２を覆い、一方第１の補助構造１２はベース端子７３を
覆う。従って第１の補助構造１２と第２の補助構造１６
との間隔はベース端子７３とエミッタ端子７１との間隔
である。従ってこの間隔は上記実施例においては第１の
補助層１４の層厚によってのみ調節される。第１の補助
層１４の層厚は３％〜５％の精度で５００〜１０ｎｍの
範囲で生成可能である。
１６と共に平坦な層７を構造化するためのエッチングマ
スクとして使用する。その際ベース端子７３、エミッタ
端子７１及びコレクタ端子７２が生じる。この場合第２
の補助構造１６はエミッタ端子７１及びコレクタ端子７
２を覆い、一方第１の補助構造１２はベース端子７３を
覆う。従って第１の補助構造１２と第２の補助構造１６
との間隔はベース端子７３とエミッタ端子７１との間隔
である。従ってこの間隔は上記実施例においては第１の
補助層１４の層厚によってのみ調節される。第１の補助
層１４の層厚は３％〜５％の精度で５００〜１０ｎｍの
範囲で生成可能である。
【００３５】第１の補助構造１２及び第２の補助構造１
６に関するこの製造法に基づいた場合、垂直部分１４１
をエッチング除去することにより形成された、第１の補
助構造１２と第２の補助構造１６の間の空隙は、エミッ
タ端子７１とコレクタ端子７２の縁部に確実に配置され
る。従って平坦な層を構造化のためのエッチングマスク
として、第１の補助構造１２及び第２の補助構造１６を
使用することにより、平坦な層７をエミッタ端子７１及
びコレクタ端子７２の縁部で切断することができる。
６に関するこの製造法に基づいた場合、垂直部分１４１
をエッチング除去することにより形成された、第１の補
助構造１２と第２の補助構造１６の間の空隙は、エミッ
タ端子７１とコレクタ端子７２の縁部に確実に配置され
る。従って平坦な層を構造化のためのエッチングマスク
として、第１の補助構造１２及び第２の補助構造１６を
使用することにより、平坦な層７をエミッタ端子７１及
びコレクタ端子７２の縁部で切断することができる。
【００３６】異方性エッチングを行うことにより、露出
している酸化珪素、すなわちエッチング残部１５２、構
造化された第３の層１０及び第１の層８の露出部分を除
去する（図１０参照）。
している酸化珪素、すなわちエッチング残部１５２、構
造化された第３の層１０及び第１の層８の露出部分を除
去する（図１０参照）。
【００３７】ポリシリコンからなる第２の層９、ポリシ
リコンからなる第１の補助層１４の、露出している被覆
された部分１４２並びに同様にポリシリコンからなる平
坦な層７の露出部分を異方性エッチングする。その際第
２の層９及び被覆部分１４２は完全に除去されるが、平
坦な層７はベース領域１１又は酸化物島６又は絶縁領域
４の表面まで切断される（図１１参照）。ベース領域１
１上で終端点をより良好にコントロールするには、まず
第２の層９の大表面部分及び被覆された部分１４２を除
去することが有利であり、その際酸化珪素からなる第１
の層８がエッチングストッパとして作用する。その後正
確に決定された過エッチングで平坦な層７を完全に切断
する。その際エミッタ端子７１、コレクタ端子７２及び
ベース端子７３が生じる。平坦な層７を構造化する場合
、バイポーラトランジスタ以外に例えば抵抗器又は導電
路のような他の回路素子を平坦な層７から構造化するこ
ともできる。
リコンからなる第１の補助層１４の、露出している被覆
された部分１４２並びに同様にポリシリコンからなる平
坦な層７の露出部分を異方性エッチングする。その際第
２の層９及び被覆部分１４２は完全に除去されるが、平
坦な層７はベース領域１１又は酸化物島６又は絶縁領域
４の表面まで切断される（図１１参照）。ベース領域１
１上で終端点をより良好にコントロールするには、まず
第２の層９の大表面部分及び被覆された部分１４２を除
去することが有利であり、その際酸化珪素からなる第１
の層８がエッチングストッパとして作用する。その後正
確に決定された過エッチングで平坦な層７を完全に切断
する。その際エミッタ端子７１、コレクタ端子７２及び
ベース端子７３が生じる。平坦な層７を構造化する場合
、バイポーラトランジスタ以外に例えば抵抗器又は導電
路のような他の回路素子を平坦な層７から構造化するこ
ともできる。
【００３８】第１の補助構造１２と第２の補助構造１６
との間の隙間が製造上エミッタ端子７１及びコレクタ端
子７２の縁部に生じることから、形成されたベース端子
７３はｐドーピングされ、また形成されたエミッタ端子
７１及びコレクタ端子７２はｎドーピングされている。 平坦な層７を構造化する前にエミッタ端子７１及びコレ
クタ端子７２の領域からベース端子７３の領域にドナー
が拡散した場合には、この領域において支配するアクセ
プタドーピングにより補償することができる。
との間の隙間が製造上エミッタ端子７１及びコレクタ端
子７２の縁部に生じることから、形成されたベース端子
７３はｐドーピングされ、また形成されたエミッタ端子
７１及びコレクタ端子７２はｎドーピングされている。 平坦な層７を構造化する前にエミッタ端子７１及びコレ
クタ端子７２の領域からベース端子７３の領域にドナー
が拡散した場合には、この領域において支配するアクセ
プタドーピングにより補償することができる。
【００３９】全面的に酸化物層１７を析出させることに
より、ベース端子７３、エミッタ端子７１及びコレクタ
端子７２間の間隙を閉鎖する（図１２参照）。その際酸
化物層１７は第１の層８の残りの部分をも包囲する。高
温処理は例えば光学的急速回復法（ＲＯＡ）により１０
５０℃で１０秒間行うか又は炉熱処理法により９００℃
で１０分間行う。その際エミッタ端子７１からドナーが
拡散することによりエミッタ領域１８が生じる。この場
合同様にして不活性ベース１１１がベース端子７３から
拡散することにより形成される。活性ベース領域１１２
はエミッタ領域１８とボデストコレクタ１３との間に生
じる（図１２参照）。
より、ベース端子７３、エミッタ端子７１及びコレクタ
端子７２間の間隙を閉鎖する（図１２参照）。その際酸
化物層１７は第１の層８の残りの部分をも包囲する。高
温処理は例えば光学的急速回復法（ＲＯＡ）により１０
５０℃で１０秒間行うか又は炉熱処理法により９００℃
で１０分間行う。その際エミッタ端子７１からドナーが
拡散することによりエミッタ領域１８が生じる。この場
合同様にして不活性ベース１１１がベース端子７３から
拡散することにより形成される。活性ベース領域１１２
はエミッタ領域１８とボデストコレクタ１３との間に生
じる（図１２参照）。
【００４０】エミッタ端子７１、コレクタ端子７２及び
ベース端子７３の上方で酸化物層１７の接触孔を開口す
ることにより、及び公知方法で接触孔を金属化すること
により、バイポーラトランジスタを完成させる（図１３
参照）。
ベース端子７３の上方で酸化物層１７の接触孔を開口す
ることにより、及び公知方法で接触孔を金属化すること
により、バイポーラトランジスタを完成させる（図１３
参照）。
【００４１】他の実施例においては、酸化物層１７をま
ずエッチング除去工程で例えば反応性イオンエッチング
により、ベース端子７３、エミッタ端子７１及びコレク
タ端子７２の表面が露出するまで除去する。これらの露
出範囲は珪化法により珪化することができる。これは例
えば白金又はチタンを設け、引続き珪化し、未反応の金
属成分を除去することにより行う。こうしてベース端子
７３、エミッタ端子７１及びコレクタ端子７２上に選択
的に良導電性層１９を作る（図１４参照）。導電性層１
９はタングステンをＣＶＤ析出させるか又はＷＳｉＸ
をＣＶＤ析出させることにより形成することができる。
ずエッチング除去工程で例えば反応性イオンエッチング
により、ベース端子７３、エミッタ端子７１及びコレク
タ端子７２の表面が露出するまで除去する。これらの露
出範囲は珪化法により珪化することができる。これは例
えば白金又はチタンを設け、引続き珪化し、未反応の金
属成分を除去することにより行う。こうしてベース端子
７３、エミッタ端子７１及びコレクタ端子７２上に選択
的に良導電性層１９を作る（図１４参照）。導電性層１
９はタングステンをＣＶＤ析出させるか又はＷＳｉＸ
をＣＶＤ析出させることにより形成することができる。
【００４２】この方法の利点は珪化物が高温処理に曝さ
れず、従って珪化物中に化合物が生じることによりドー
パントが不動化又は分離することはない。
れず、従って珪化物中に化合物が生じることによりドー
パントが不動化又は分離することはない。
【００４３】最後に構造を例えば酸化物からなる安定化
層２０で被覆する。安定化層２０内に例えば反応性イオ
ンエッチングにより、金属被覆Ｍ２を有する接触孔Ｋ２
を開ける。金属被覆Ｍ２としては例えばＰｔＳｉ／Ｔｉ
Ｗ／Ａｌ（Ｓｉ，Ｃｕ）、ＴｉＮ／Ａｌ（Ｓｉ，Ｃｕ）
又はＷ／Ａｌ（Ｓｉ，Ｃｕ）が好ましい。完成したバイ
ポーラトランジスタは図１５に示す。
層２０で被覆する。安定化層２０内に例えば反応性イオ
ンエッチングにより、金属被覆Ｍ２を有する接触孔Ｋ２
を開ける。金属被覆Ｍ２としては例えばＰｔＳｉ／Ｔｉ
Ｗ／Ａｌ（Ｓｉ，Ｃｕ）、ＴｉＮ／Ａｌ（Ｓｉ，Ｃｕ）
又はＷ／Ａｌ（Ｓｉ，Ｃｕ）が好ましい。完成したバイ
ポーラトランジスタは図１５に示す。
【００４４】平坦な層７はドープされたポリシリコンか
らなる代わりに、エミッタ領域１８を除去する高温処理
に耐えるドープされた珪化物、例えばＷＳｉｘ からな
るか又はドープされたポリシリコン、拡散障壁層、例え
ばＴｉＮ、珪化物の組合せ層からなっていてもよい。
らなる代わりに、エミッタ領域１８を除去する高温処理
に耐えるドープされた珪化物、例えばＷＳｉｘ からな
るか又はドープされたポリシリコン、拡散障壁層、例え
ばＴｉＮ、珪化物の組合せ層からなっていてもよい。
【００４５】第１の層８、第２の層９、第３の層１０、
第１の補助層１４、第２の補助層１５は上記の各物質の
代わりに他の互いに選択的にエッチング可能の物質から
なっていてもよい。
第１の補助層１４、第２の補助層１５は上記の各物質の
代わりに他の互いに選択的にエッチング可能の物質から
なっていてもよい。
【００４６】ｎｐｎトランジスタに関して記載した本発
明の製造法はそのままｐｎｐトランジスタに転用するこ
とができる。
明の製造法はそのままｐｎｐトランジスタに転用するこ
とができる。
【００４７】ドープされたポリシリコンからなるベース
端子７３の電気抵抗は、アクセプタ、例えば硼素を付加
的に注入することによって減少させることができる。こ
の注入に際して、ｎドープされた平坦な層７の領域を遮
断するのに、非臨界的な写真技術により製造されるマス
クを使用する。この工程は平坦な層７の構造化後及びエ
ミッタ領域１８を作るための高温処理工程前に行う。
端子７３の電気抵抗は、アクセプタ、例えば硼素を付加
的に注入することによって減少させることができる。こ
の注入に際して、ｎドープされた平坦な層７の領域を遮
断するのに、非臨界的な写真技術により製造されるマス
クを使用する。この工程は平坦な層７の構造化後及びエ
ミッタ領域１８を作るための高温処理工程前に行う。
【図１】本発明の第１工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図２】本発明の第２工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図３】本発明の第３工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図４】本発明の第４工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図５】本発明の第５工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図６】本発明の第６工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図７】本発明の第７工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図８】本発明の第８工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図９】本発明の第９工程におけるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図１０】本発明の第１０工程におけるバイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１１】本発明の第１１工程におけるバイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１２】本発明の第１２工程におけるバイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１３】本発明方法により製造され完成したバイポー
ラトランジスタの断面図である。
ラトランジスタの断面図である。
【図１４】本発明方法により製造された、ベース端子、
エミッタ端子及びコレクタ端子の珪化後におけるバイポ
ーラトランジスタの断面図である。
エミッタ端子及びコレクタ端子の珪化後におけるバイポ
ーラトランジスタの断面図である。
【図１５】図１４に基づく完成したバイポーラトランジ
スタの断面図である。
スタの断面図である。
１ 基板
７ 平坦な層
８ 第１の層
９ 第２の層
１０ 第３の層
１１ ベース領域
１２ 第１の補助構造
１３ ポデストコレクタ
１４ 第１の補助層
１５ 第２の補助層
１６ 第２の補助構造
１８ エミッタ領域
７１ エミッタ端子
７２ コレクタ端子
７３ ベース端子
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4022892.4 | 1990-07-18 | ||
| DE4022892 | 1990-07-18 |
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| Publication Number | Publication Date |
|---|---|
| JPH04233236A true JPH04233236A (ja) | 1992-08-21 |
| JP3242127B2 JP3242127B2 (ja) | 2001-12-25 |
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ID=6410547
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| EP (1) | EP0467081B1 (ja) |
| JP (1) | JP3242127B2 (ja) |
| DE (1) | DE59108732D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
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|---|---|---|---|---|
| WO1993008599A1 (en) * | 1991-10-23 | 1993-04-29 | Microunity Systems Engineering, Inc. | Bipolar junction transistor exhibiting improved beta and punch-through characteristics |
| JPH06132298A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5369042A (en) * | 1993-03-05 | 1994-11-29 | Texas Instruments Incorporated | Enhanced performance bipolar transistor process |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3326990B2 (ja) * | 1994-09-26 | 2002-09-24 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| US6333235B1 (en) * | 2000-04-12 | 2001-12-25 | Industrial Technologyresearch Institute | Method for forming SiGe bipolar transistor |
| US6617220B2 (en) * | 2001-03-16 | 2003-09-09 | International Business Machines Corporation | Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base |
| KR100684906B1 (ko) * | 2006-01-03 | 2007-02-22 | 삼성전자주식회사 | 바이폴라 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 |
| US9099489B2 (en) * | 2012-07-10 | 2015-08-04 | Freescale Semiconductor Inc. | Bipolar transistor with high breakdown voltage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322882A (en) * | 1980-02-04 | 1982-04-06 | Fairchild Camera & Instrument Corp. | Method for making an integrated injection logic structure including a self-aligned base contact |
| JPS56160034A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Impurity diffusion |
| JPS59161867A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| US4997776A (en) * | 1989-03-06 | 1991-03-05 | International Business Machines Corp. | Complementary bipolar transistor structure and method for manufacture |
| JP3024143B2 (ja) * | 1989-06-19 | 2000-03-21 | ソニー株式会社 | 半導体装置の製法 |
| US5024971A (en) * | 1990-08-20 | 1991-06-18 | Motorola, Inc. | Method for patterning submicron openings using an image reversal layer of material |
-
1991
- 1991-06-10 US US07/712,563 patent/US5217909A/en not_active Expired - Lifetime
- 1991-06-18 EP EP91109976A patent/EP0467081B1/de not_active Expired - Lifetime
- 1991-06-18 DE DE59108732T patent/DE59108732D1/de not_active Expired - Fee Related
- 1991-07-15 JP JP19997191A patent/JP3242127B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
| JP4532131B2 (ja) * | 2003-02-07 | 2010-08-25 | 三星電子株式会社 | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59108732D1 (de) | 1997-07-10 |
| US5217909A (en) | 1993-06-08 |
| EP0467081A2 (de) | 1992-01-22 |
| EP0467081A3 (en) | 1993-03-31 |
| JP3242127B2 (ja) | 2001-12-25 |
| EP0467081B1 (de) | 1997-06-04 |
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