JPH0376556B2 - - Google Patents
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- JPH0376556B2 JPH0376556B2 JP5437184A JP5437184A JPH0376556B2 JP H0376556 B2 JPH0376556 B2 JP H0376556B2 JP 5437184 A JP5437184 A JP 5437184A JP 5437184 A JP5437184 A JP 5437184A JP H0376556 B2 JPH0376556 B2 JP H0376556B2
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- JP
- Japan
- Prior art keywords
- circuit
- phase
- signal
- input
- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000008929 regeneration Effects 0.000 claims description 3
- 238000011069 regeneration method Methods 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/20—Signal processing not specific to the method of recording or reproducing; Circuits therefor for correction of skew for multitrack recording
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
技術分野
オーデイオテープデツキなど、複数のトラツク
にビツト位置が同一に記録されたデイジタル記録
媒体から、マルチヘツドによりデイジタル信号を
再生する方式の時間軸補正回路に関する。
にビツト位置が同一に記録されたデイジタル記録
媒体から、マルチヘツドによりデイジタル信号を
再生する方式の時間軸補正回路に関する。
従来技術
固定ヘツド方式のデイジタルオーデイオテープ
デツキなどでは、ヘツドに対するテープ走行速度
が小さいので、高密度記録で符号伝送速度を高く
するためマルチヘツドによる再生方式をとる。マ
ルチトラツクの録音においては、テープの基準エ
ツヂからテープの幅方向にトラツクの始点を合わ
せて、一定の位置ごとに記録してゆく。しかし、
この録音テープを走行させマルチヘツドにより再
生する場合、各ヘツドの組立、取りつけの工作誤
差、テープ走行時のねじれなどで各トラツクから
検出した再生信号が時間的に合わず、ずれ、いわ
ゆるスキユーが生ずる。このため、スキユーが著
しいときは各トラツクの再生信号を同一のビツト
クロツクでデータ処理をすると、符号誤りが生ず
ることがある。そのため、各再生信号の時間軸を
何らかの手段により合わせる必要がある。スキユ
ーは個々の機械に依存し、機械的調整のみで完全
に調整することは難しく、最終的には電気的手段
て調整しなければならない。
デツキなどでは、ヘツドに対するテープ走行速度
が小さいので、高密度記録で符号伝送速度を高く
するためマルチヘツドによる再生方式をとる。マ
ルチトラツクの録音においては、テープの基準エ
ツヂからテープの幅方向にトラツクの始点を合わ
せて、一定の位置ごとに記録してゆく。しかし、
この録音テープを走行させマルチヘツドにより再
生する場合、各ヘツドの組立、取りつけの工作誤
差、テープ走行時のねじれなどで各トラツクから
検出した再生信号が時間的に合わず、ずれ、いわ
ゆるスキユーが生ずる。このため、スキユーが著
しいときは各トラツクの再生信号を同一のビツト
クロツクでデータ処理をすると、符号誤りが生ず
ることがある。そのため、各再生信号の時間軸を
何らかの手段により合わせる必要がある。スキユ
ーは個々の機械に依存し、機械的調整のみで完全
に調整することは難しく、最終的には電気的手段
て調整しなければならない。
一般的に、デイジタル信号の時間軸の誤差補正
は、メモリを利用して、書込み読出しを行ない、
読出し時間を揃える方法によるが、このようなメ
モリ方式はメモリ容量が大きいこと、回路構成が
複雑になることから、トラツク数が多い場合は問
題が多い。
は、メモリを利用して、書込み読出しを行ない、
読出し時間を揃える方法によるが、このようなメ
モリ方式はメモリ容量が大きいこと、回路構成が
複雑になることから、トラツク数が多い場合は問
題が多い。
発明の開示
本発明は、複数のトラツクに記録されたデイジ
タル記録媒体から、記録されたデイジタル信号を
マルチヘツドにより同時に再生するときに、各再
生信号の時間的なずれ、スキユー、をメモリを利
用した書込み読出し法によらず、簡単な回路で補
正する回路を提供することにある。
タル記録媒体から、記録されたデイジタル信号を
マルチヘツドにより同時に再生するときに、各再
生信号の時間的なずれ、スキユー、をメモリを利
用した書込み読出し法によらず、簡単な回路で補
正する回路を提供することにある。
本発明のスキユー補正回路は、複数のトラツク
に記録されているデイジタル記録媒体のトラツク
再生信号のうちの、特定の１トラツクの再生信号
に対してビツト再生回路を、その他のトラツクの
各再生信号に対して個別的に位相同期ループ回路
を設けた回路である。この各位相同期ループ回路
は、位相比較器・ループフイルタ・電圧制御発振
器および電圧制御発振器の出力がクロツク入力と
なるシフトレジスタとを有し、位相比較器の一方
の入力端子に、前記特定トラツクのビツト再生回
路の出力であるビツトクロツクが共通に入力する
とともに、他方の入力端子に、前記シフトレジス
タに入力された当該トラツクの再生信号が遅延さ
れた出力信号となつて入力し、位相同期ループを
形成する。前記特定トラツクの再生信号と、前記
各位相同期ループ回路の前記シフトレジスタの出
力信号とがスキユーのない再生データ群として、
本発明のスキユー補正回路から送出される。
に記録されているデイジタル記録媒体のトラツク
再生信号のうちの、特定の１トラツクの再生信号
に対してビツト再生回路を、その他のトラツクの
各再生信号に対して個別的に位相同期ループ回路
を設けた回路である。この各位相同期ループ回路
は、位相比較器・ループフイルタ・電圧制御発振
器および電圧制御発振器の出力がクロツク入力と
なるシフトレジスタとを有し、位相比較器の一方
の入力端子に、前記特定トラツクのビツト再生回
路の出力であるビツトクロツクが共通に入力する
とともに、他方の入力端子に、前記シフトレジス
タに入力された当該トラツクの再生信号が遅延さ
れた出力信号となつて入力し、位相同期ループを
形成する。前記特定トラツクの再生信号と、前記
各位相同期ループ回路の前記シフトレジスタの出
力信号とがスキユーのない再生データ群として、
本発明のスキユー補正回路から送出される。
本発明によれば、各位相同期ループ回路の発振
周波数を高くとれば、シフトレジスタに入力する
そのトラツクの再生信号は細かい時間精度で遅延
することができる。位相同期ループ回路は、この
遅延されたトラツクの再生信号と特定の１トラツ
クの再生信号から抽出したすべての位相比較器に
共通なビツトクロツクとを位相比較器によつて位
相比較をなし、特定の１トラツクの再生信号に、
その他のすべての再生信号とがビツト的に位相が
同一になるように同期させる動作をする。
周波数を高くとれば、シフトレジスタに入力する
そのトラツクの再生信号は細かい時間精度で遅延
することができる。位相同期ループ回路は、この
遅延されたトラツクの再生信号と特定の１トラツ
クの再生信号から抽出したすべての位相比較器に
共通なビツトクロツクとを位相比較器によつて位
相比較をなし、特定の１トラツクの再生信号に、
その他のすべての再生信号とがビツト的に位相が
同一になるように同期させる動作をする。
本発明では、シフトレジスタによる遅延を行な
つて、各トラツクの再生信号は特定トラツクの再
生信号と１ビツト遅れ、あるいは２ビツト遅れで
位相を合わせる。しかし、このビツト遅れはデー
タの記憶内容が各々独立であることが通常である
から何ら問題がない。ビツト的に同位相になれ
ば、データのデイジタル処理を容易に行なうこと
ができる。なお、ビツトクロツクを取り出すため
に、記録内容に無関係な特別の信号を１トラツク
分用意するようにしてもよい。
つて、各トラツクの再生信号は特定トラツクの再
生信号と１ビツト遅れ、あるいは２ビツト遅れで
位相を合わせる。しかし、このビツト遅れはデー
タの記憶内容が各々独立であることが通常である
から何ら問題がない。ビツト的に同位相になれ
ば、データのデイジタル処理を容易に行なうこと
ができる。なお、ビツトクロツクを取り出すため
に、記録内容に無関係な特別の信号を１トラツク
分用意するようにしてもよい。
上述のように、本発明の回路構成は極めて簡単
であり、大容量のメモリ、および複雑なメモリ駆
動回路を要せず、しかも電圧制御発振器の周波数
を高くしシフトレジスタの段階を適当に定めれば
極めて高い精度で、スキユーをなくすことができ
る。
であり、大容量のメモリ、および複雑なメモリ駆
動回路を要せず、しかも電圧制御発振器の周波数
を高くしシフトレジスタの段階を適当に定めれば
極めて高い精度で、スキユーをなくすことができ
る。
発明を実施するための最良の形態
以下、第１図、第２図を参照して本発明の実施
例を説明する。第１図は、デイジタルオーデイオ
テープでｋ個のトラツクで記録され、これをｋ個
の磁気ヘツドで再生する場合の回路ブロツク図を
示す。信号a1，a2，……akは添字の番号の各ヘツ
ドからの再生孤立波信号である。これらの信号は
前置増幅・波形等化・識別再生されて、デイジタ
ル再生信号a10，……ak0として本発明のスキユー
補正回路に入力する。いまトラツク１の段の再生
信号a10に対してビツト再生回路１を設けるもの
とする。ビツト再生回路１は通常の位相同期ルー
プ回路（以下ではPLL回路という）で、位相比
較器１１、ループフイルタ（低域波器）１２、
電圧制御発振器１３から構成されている。第２図
のタイムチヤートに示すように、再生信号a10か
らビツトクロツクφが抽出される。また再生信号
a10はそのまゝ第１段の再生データ〔a10〕として
出力される。第２段〜第ｋ段の各段に通常の
PLL回路と異なるが、原理的には位相同期ルー
プを構成する回路２，３，……ｋが設けられる
（以下では変形PLL回路という）。第２段の変形
PLL回路２について説明すると、位相比較器２
１、ループフイルタ２２、電圧制御発振器２３と
接続され、この電圧制御発振器２３の発振出力
AOSCがＮビツトのシフトレジスタ２４にクロツク
信号として入力する。こゝでシフトレジスタ２４
には第２段の再生信号a20が入力しているので、
再生信号a20はＮ段シフトして、発振出力AOSCの
周期をＮ倍した時間だけ遅延し再生データ〔a20〕
としてこの変形PLL回路２から送出されるとと
もに、内部的には位相比較器２１の一方の入力端
子に入る。位相比較器２１の他方の入力端子に
は、第１段のビツト再生回路１で抽出されたビツ
トクロツクφが入力されている。従つてビツトク
ロツクφと再生データ〔a20〕が同位相でないと、
位相比較器２１で位相差が検出され、電圧制御発
振器２３は発振周波数を変え、シフトレジスタ２
４の遅延量が変わる。その結果シフトレジスタ２
４に入力した再生信号a20の遅延時間が変わつて
位相比較器２１に入力するのでビツトクロツクφ
と再生データ〔a20〕とが同期することになる。
第２図の再生信号a20の各ビツトの信号をA1，
A2，……とすると再生データ〔a20〕は再生デー
タ〔a10〕に１ビツトおくれた時点でビツト的に
同期する。第３段目の再生信号a30についても同
様に、その各ビツトの信号B1，B2，……は再生
データ〔a10〕に同期する。ただしこのときはス
キユーが大きいので２ビツトおくれた時点で同期
している。発振出力AOSC，BOSCは第２図で図上で
見易いように誇張して間隔を広く示している。電
圧制御発振器２３，２３，……の自走発振周波数
を共通に定めて、その前後で、周波数が変動して
同期をとるが、シフトレジスタ２４，３４、の段
数を同一にとつておくので、前記のようにビツト
クロツクφに対して１ビツト、ないし２ビツトで
同期がとられる。
例を説明する。第１図は、デイジタルオーデイオ
テープでｋ個のトラツクで記録され、これをｋ個
の磁気ヘツドで再生する場合の回路ブロツク図を
示す。信号a1，a2，……akは添字の番号の各ヘツ
ドからの再生孤立波信号である。これらの信号は
前置増幅・波形等化・識別再生されて、デイジタ
ル再生信号a10，……ak0として本発明のスキユー
補正回路に入力する。いまトラツク１の段の再生
信号a10に対してビツト再生回路１を設けるもの
とする。ビツト再生回路１は通常の位相同期ルー
プ回路（以下ではPLL回路という）で、位相比
較器１１、ループフイルタ（低域波器）１２、
電圧制御発振器１３から構成されている。第２図
のタイムチヤートに示すように、再生信号a10か
らビツトクロツクφが抽出される。また再生信号
a10はそのまゝ第１段の再生データ〔a10〕として
出力される。第２段〜第ｋ段の各段に通常の
PLL回路と異なるが、原理的には位相同期ルー
プを構成する回路２，３，……ｋが設けられる
（以下では変形PLL回路という）。第２段の変形
PLL回路２について説明すると、位相比較器２
１、ループフイルタ２２、電圧制御発振器２３と
接続され、この電圧制御発振器２３の発振出力
AOSCがＮビツトのシフトレジスタ２４にクロツク
信号として入力する。こゝでシフトレジスタ２４
には第２段の再生信号a20が入力しているので、
再生信号a20はＮ段シフトして、発振出力AOSCの
周期をＮ倍した時間だけ遅延し再生データ〔a20〕
としてこの変形PLL回路２から送出されるとと
もに、内部的には位相比較器２１の一方の入力端
子に入る。位相比較器２１の他方の入力端子に
は、第１段のビツト再生回路１で抽出されたビツ
トクロツクφが入力されている。従つてビツトク
ロツクφと再生データ〔a20〕が同位相でないと、
位相比較器２１で位相差が検出され、電圧制御発
振器２３は発振周波数を変え、シフトレジスタ２
４の遅延量が変わる。その結果シフトレジスタ２
４に入力した再生信号a20の遅延時間が変わつて
位相比較器２１に入力するのでビツトクロツクφ
と再生データ〔a20〕とが同期することになる。
第２図の再生信号a20の各ビツトの信号をA1，
A2，……とすると再生データ〔a20〕は再生デー
タ〔a10〕に１ビツトおくれた時点でビツト的に
同期する。第３段目の再生信号a30についても同
様に、その各ビツトの信号B1，B2，……は再生
データ〔a10〕に同期する。ただしこのときはス
キユーが大きいので２ビツトおくれた時点で同期
している。発振出力AOSC，BOSCは第２図で図上で
見易いように誇張して間隔を広く示している。電
圧制御発振器２３，２３，……の自走発振周波数
を共通に定めて、その前後で、周波数が変動して
同期をとるが、シフトレジスタ２４，３４、の段
数を同一にとつておくので、前記のようにビツト
クロツクφに対して１ビツト、ないし２ビツトで
同期がとられる。
各再生信号のうち再生信号a10はそのまゝ再生
データ〔a10〕として、その他の信号は各段のシ
フトレジスタ２４，３４，……の出力信号を再生
データ〔a20〕，〔a30〕，……として送出す。
データ〔a10〕として、その他の信号は各段のシ
フトレジスタ２４，３４，……の出力信号を再生
データ〔a20〕，〔a30〕，……として送出す。
前述したように各トラツクの信号の記録内容は
互に関係がなく、ビツト同期がなされていればよ
い。なおテープ走行方向に対するジツタにはビツ
トクロツク再生回路１で対処すればよい。すなわ
ち電圧制御発振器１３を水晶発振器として、水晶
発振精度になすことができる。そのとき他の再生
データ〔a20〕，〔a30〕，……もジツタを除去でき
ることになる。
互に関係がなく、ビツト同期がなされていればよ
い。なおテープ走行方向に対するジツタにはビツ
トクロツク再生回路１で対処すればよい。すなわ
ち電圧制御発振器１３を水晶発振器として、水晶
発振精度になすことができる。そのとき他の再生
データ〔a20〕，〔a30〕，……もジツタを除去でき
ることになる。
図面は実施例を示し、第１図は回路ブロツク
図、第２図はタイムチヤートの１部を示した図で
ある。 １……ビツト再生回路、２〜ｋ……変形PLL
（位相同期ループ）回路、１１，２１，〜ｋ１…
…位相比較器、１２，２２，〜ｋ２……ループフ
イルタ、１３，２３，〜ｋ３……電圧制御発振
器、２４，３４，〜ｋ４……シフトレジスタ。
図、第２図はタイムチヤートの１部を示した図で
ある。 １……ビツト再生回路、２〜ｋ……変形PLL
（位相同期ループ）回路、１１，２１，〜ｋ１…
…位相比較器、１２，２２，〜ｋ２……ループフ
イルタ、１３，２３，〜ｋ３……電圧制御発振
器、２４，３４，〜ｋ４……シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数のトラツクにビツト位置が同一に記録さ
れたデイジタル記録媒体から、マルチヘツドによ
り複数のトラツクのデイジタル信号を同時に再生
する方式において、 特定の１トラツクの再生信号に対してビツト再
生回路を、その他のトラツクの各再生信号に対し
て個別的に位相同期ループ回路を設けた回路であ
つて、 前記各位相同期ループ回路は、位相比較器・ル
ープフイルタ・電圧制御発振器および該電圧制御
発振器の出力がクロツク入力となるシフトレジス
タとを有し、前記位相比較器の一方の入力端子
に、前記ビツト再生回路の出力であるビツトクロ
ツクが共通に入力するとともに、他方の入力端子
に前記シフトレジスタに入力された当該トラツク
の再生信号が遅延された出力信号となつて入力
し、位相同期ループが形成されることによつて、
前記特定トラツクの再生信号と前記各位相同期ル
ープ回路の前記シフトレジスタの出力信号とがス
キユーのない再生データ群として送出されること
を特徴とするマルチヘツド再生信号のスキユー補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437184A JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437184A JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201577A JPS60201577A (ja) | 1985-10-12 |
| JPH0376556B2 true JPH0376556B2 (ja) | 1991-12-05 |
Family
ID=12968805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5437184A Granted JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201577A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206769A (en) * | 1990-04-20 | 1993-04-27 | International Business Machines Corporation | Method for controlling a plurality of phase-lock loops from a common frequency control |
| US5138282A (en) * | 1990-04-20 | 1992-08-11 | International Business Machines Corporation | Plural phase-lock loops sharing a common frequency control |
| EP0608014A3 (en) * | 1993-01-20 | 1995-02-15 | Philips Electronics Nv | Device for reproducing n digital signals from n adjacent tracks on a recording medium. |
-
1984
- 1984-03-23 JP JP5437184A patent/JPS60201577A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201577A (ja) | 1985-10-12 |
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