JPH023980A - 縦型電界効果トランジスタ - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は縦型電界効果トランジスタ（ＭＯＳＦＥＴ）に
係る。
係る。
（従来の技術）
従来より知られている縦型ＭＯ８ＦＥＴとしては、例え
ば第８図に示されている如き構造のものがある。これは
、ＵＭＯ３ＦＥＴと称されている構造のものであり、ｎ
＋型或いはｐ＋型の基板１と、ｎ″′型のドレイン領域
２と、ｐ型のチャネル領域３と、ｎ＋型のソース領域４
と、ゲート電極５と、絶縁膜６と、ソース電極７と、フ
ィールドＳｉＯ□層８と、ゲートＳｉＯ２層（ゲート酸
化Ｍ）９とを有しており、前記ゲート電極５は、ソース
領域４とチャネル領域３とドレイン領域２の三つの領域
を貫通するＵ溝の内側壁に沿って設けられ、これに沿っ
てチャネル領域３に生じる反転層によるチャネル１０の
発生を制御するようになっている。
ば第８図に示されている如き構造のものがある。これは
、ＵＭＯ３ＦＥＴと称されている構造のものであり、ｎ
＋型或いはｐ＋型の基板１と、ｎ″′型のドレイン領域
２と、ｐ型のチャネル領域３と、ｎ＋型のソース領域４
と、ゲート電極５と、絶縁膜６と、ソース電極７と、フ
ィールドＳｉＯ□層８と、ゲートＳｉＯ２層（ゲート酸
化Ｍ）９とを有しており、前記ゲート電極５は、ソース
領域４とチャネル領域３とドレイン領域２の三つの領域
を貫通するＵ溝の内側壁に沿って設けられ、これに沿っ
てチャネル領域３に生じる反転層によるチャネル１０の
発生を制御するようになっている。
この構造のＭＯＳＦＥＴに於ては、ソース領域４よりド
レイン領域２へ電流をチャネル１０によってそれらの貫
層方向、即ち図にて垂直方向に流すことができ、これに
より微細加工により面積の増加をきたすことなく素子の
オン抵抗が低下すると云う利点が得られ、このｔＪＭＯ
３ＦＥＴは他の縦型ＭＯ３ＦＥＴであるＵＭＯＳＦＥＴ
よりも微細化限界が高いと云われている。
レイン領域２へ電流をチャネル１０によってそれらの貫
層方向、即ち図にて垂直方向に流すことができ、これに
より微細加工により面積の増加をきたすことなく素子の
オン抵抗が低下すると云う利点が得られ、このｔＪＭＯ
３ＦＥＴは他の縦型ＭＯ３ＦＥＴであるＵＭＯＳＦＥＴ
よりも微細化限界が高いと云われている。
上述の１ＭＯ８ＦＥＴに於て、基板１の導電型がｐ＋型
にされると、謂ゆるＩＧＢＴ（伝導度変調型ＭＯ３ＦＥ
Ｔ）と称されている型式のＭＯＳＦＥＴになる。このＩ
ＧＢＴは、特にｎ−型のドレイン領域２の比抵抗を高く
する必要がある高耐圧デバイスのオン抵抗を低下せしめ
るために有効な構造のものであり、従来より種々発表さ
れている。
にされると、謂ゆるＩＧＢＴ（伝導度変調型ＭＯ３ＦＥ
Ｔ）と称されている型式のＭＯＳＦＥＴになる。このＩ
ＧＢＴは、特にｎ−型のドレイン領域２の比抵抗を高く
する必要がある高耐圧デバイスのオン抵抗を低下せしめ
るために有効な構造のものであり、従来より種々発表さ
れている。
（発明が解決しようとする課題）
しかしながら、上述の如き従来の縦型ＭＯ３ＦＥＴにも
木質的な欠点がある。これは、ソース領域４とチャネル
領域３とドレイン領域２とにより寄生のｎｐｎ型トラン
ジスタが形成されることである。この寄生ｎｐｎ型トラ
ンジスタが動作すると、ＭＯＳＦＥＴは本来の動作を行
えなくなり、これはデバイス破壊の原因になる。
木質的な欠点がある。これは、ソース領域４とチャネル
領域３とドレイン領域２とにより寄生のｎｐｎ型トラン
ジスタが形成されることである。この寄生ｎｐｎ型トラ
ンジスタが動作すると、ＭＯＳＦＥＴは本来の動作を行
えなくなり、これはデバイス破壊の原因になる。
上述の縦型ＭＯ８ＦＥＴに於ける寄生バイポーラ効果に
ついて第９図〜第１２図を用いて詳しく説明する。
ついて第９図〜第１２図を用いて詳しく説明する。
第９−１図は第８図に示された１ＭＯ８ＦＥＴと同じ１
ＭＯ８ＦＥＴの要部を拡大して示している。尚、第９−
１図に於て、第１図に対応する部分は第１図に付した符
号と同一の符号により示されている。第９−１図に示さ
れている１ＭＯ８ＦＥＴは、ｎ＋型の基板１をドレイン
電極とする通常型の０ＭＯ３ＦＥＴであり、これは、ド
レイン領域２とチャネル領域３とソース領域４とによる
ｎｐｎ型トランジスタＱｐと、ベース抵抗ｒＢと、ドレ
イン領域２とチャネル領域３との間のｐｎ接合容量Ｃ４
とを含んでいる。またこれはソース電極７の真下にてチ
ャネル領域３とドレイン領域２とによるダイオードＤｉ
を有している。従ってこのＵＭＯＳＦＥＴの等価回路は
第９−２図の如く示される。
ＭＯ８ＦＥＴの要部を拡大して示している。尚、第９−
１図に於て、第１図に対応する部分は第１図に付した符
号と同一の符号により示されている。第９−１図に示さ
れている１ＭＯ８ＦＥＴは、ｎ＋型の基板１をドレイン
電極とする通常型の０ＭＯ３ＦＥＴであり、これは、ド
レイン領域２とチャネル領域３とソース領域４とによる
ｎｐｎ型トランジスタＱｐと、ベース抵抗ｒＢと、ドレ
イン領域２とチャネル領域３との間のｐｎ接合容量Ｃ４
とを含んでいる。またこれはソース電極７の真下にてチ
ャネル領域３とドレイン領域２とによるダイオードＤｉ
を有している。従ってこのＵＭＯＳＦＥＴの等価回路は
第９−２図の如く示される。
第９−２図より明らかな如く、寄生ｎｐｎ型トランジス
タＱｐのベースはベース抵抗ｒｎを通じてソース電極７
に結ばれるから、トランジスタＱｐは定常時にはオフ状
態をとり、ドレイン−ソース間の電流バスはＭＯＳＦＥ
Ｔの本来のチャネルだけにて制御される。しかし第１０
−１図に示されている如く、誘導負荷をスイッチングす
る時に発生ずるスパイク電圧、或いは第１０−２図に示
されている如く、モータＭのブリッジ駆動等にて発生す
る転流ノイズは、上述の寄生ｎｐｎ型トランジスタＱｐ
を動作させるトリガとなる。スパイク電圧、転流ノイズ
は、ρｎ接合容１Ｃ」を通ってベース抵抗１”ａに変位
電流を流し込む他に、これらの電圧がドレイン領域２と
チャネル領域３とのｐｎ接合の耐圧（ＱｐのＢＶｃｎ−
に等しい）を越える時には、アバランシェブレークダウ
ンを引き起し、これもまたベース抵抗ｒａに多大な電流
を流し、寄生ｎｐｎ型トランジスタＱｐを動作させるよ
うになる。−度、寄生ｎｐｎ型トランジスタＱｐが動作
すると、第１１図に示されている如く、それの安全動作
領域ＡＳＯはバイポーラの二次降伏制限によりＭＯＳＦ
ＥＴのそれよりはるかに小さいから、エネルギーが大き
い時には瞬時に素子破壊が生じる虞れがある。
タＱｐのベースはベース抵抗ｒｎを通じてソース電極７
に結ばれるから、トランジスタＱｐは定常時にはオフ状
態をとり、ドレイン−ソース間の電流バスはＭＯＳＦＥ
Ｔの本来のチャネルだけにて制御される。しかし第１０
−１図に示されている如く、誘導負荷をスイッチングす
る時に発生ずるスパイク電圧、或いは第１０−２図に示
されている如く、モータＭのブリッジ駆動等にて発生す
る転流ノイズは、上述の寄生ｎｐｎ型トランジスタＱｐ
を動作させるトリガとなる。スパイク電圧、転流ノイズ
は、ρｎ接合容１Ｃ」を通ってベース抵抗１”ａに変位
電流を流し込む他に、これらの電圧がドレイン領域２と
チャネル領域３とのｐｎ接合の耐圧（ＱｐのＢＶｃｎ−
に等しい）を越える時には、アバランシェブレークダウ
ンを引き起し、これもまたベース抵抗ｒａに多大な電流
を流し、寄生ｎｐｎ型トランジスタＱｐを動作させるよ
うになる。−度、寄生ｎｐｎ型トランジスタＱｐが動作
すると、第１１図に示されている如く、それの安全動作
領域ＡＳＯはバイポーラの二次降伏制限によりＭＯＳＦ
ＥＴのそれよりはるかに小さいから、エネルギーが大き
い時には瞬時に素子破壊が生じる虞れがある。
第１２−１図は、ｐ＋型の基板１′を有する１ＭＯ８Ｆ
ＥＴ、即ちＩＧＢＴを示しており、これは上述の寄生ｎ
ｐｎ型トランジスタＱｐに加え、基板１′とドレイン領
域２とチャネル領域３とによる寄生ｐｎｐ型トランジス
タＱｎを含んでいる。
ＥＴ、即ちＩＧＢＴを示しており、これは上述の寄生ｎ
ｐｎ型トランジスタＱｐに加え、基板１′とドレイン領
域２とチャネル領域３とによる寄生ｐｎｐ型トランジス
タＱｎを含んでいる。
このトランジスタＱｎは、第１２−２図の等価回路でも
明らかな如く、もう一つのトランジスタＱｐとサイリス
タ結合（正帰還結合）しているから、上述の如きトリガ
によりトランジスタＱｐが動作すると、たちまち寄生サ
イリスタによりラッチアップが生じ、ターンオフできな
くなる。
明らかな如く、もう一つのトランジスタＱｐとサイリス
タ結合（正帰還結合）しているから、上述の如きトリガ
によりトランジスタＱｐが動作すると、たちまち寄生サ
イリスタによりラッチアップが生じ、ターンオフできな
くなる。
（発明の目的）
本発明は、従来の縦型ＭＯ３ＦＥＴに於ける上述の如き
不具合に鑑み、寄生バイポーラ効果がなく、誤動作する
ことのない改良された縦型ＭＯ８ＦＥＴを提供すること
を目的としている。
不具合に鑑み、寄生バイポーラ効果がなく、誤動作する
ことのない改良された縦型ＭＯ８ＦＥＴを提供すること
を目的としている。
（課題を解決するための手段）
上述の如き目的は、本発明によれば、ソース領域をｎ型
半導体より金属或いはシリサイドに置き換えることによ
り達成され、本発明による縦型電界効果トランジスタは
、第一導電型のドレイン領域と、第二導電型のチャネル
領域と、前記チャネル領域を貫通して前記ドレイン領域
に達する溝を有し、前記溝の内側壁にゲート絶縁膜を介
して設けられたゲート電極によって前記チャネル領域の
電導状態を制御する縦型電界効果トランジスタに於て、
前記チャネル領域の一部にオーミック接合され且前記ゲ
ート絶縁膜に接するように設けられた金属或いはシリサ
イド製のソース電極を有し、前記ソース電極自体が電界
効果トランジスタのソース領域とされていることを特徴
としている。
半導体より金属或いはシリサイドに置き換えることによ
り達成され、本発明による縦型電界効果トランジスタは
、第一導電型のドレイン領域と、第二導電型のチャネル
領域と、前記チャネル領域を貫通して前記ドレイン領域
に達する溝を有し、前記溝の内側壁にゲート絶縁膜を介
して設けられたゲート電極によって前記チャネル領域の
電導状態を制御する縦型電界効果トランジスタに於て、
前記チャネル領域の一部にオーミック接合され且前記ゲ
ート絶縁膜に接するように設けられた金属或いはシリサ
イド製のソース電極を有し、前記ソース電極自体が電界
効果トランジスタのソース領域とされていることを特徴
としている。
（実施例）
以下に添付の図を参照して本発明を実施例について詳細
に説明する。
に説明する。
第１図及び第２図は本発明による縦型電界効果トランジ
スタ（ＭＯＳＦＥＴ＞の一つの実施例を示している。尚
、第１図及び第２図に於ても第８図に対応する部分は第
８図に付した符号と同一の符号により示されている。
スタ（ＭＯＳＦＥＴ＞の一つの実施例を示している。尚
、第１図及び第２図に於ても第８図に対応する部分は第
８図に付した符号と同一の符号により示されている。
本発明による縦型ＭＯ３ＦＥＴが従来型のものと異なっ
ているところは、従来のソース領域４に代えて金属或い
はシリサイドにより構成されたソース電極１１がゲート
酸化Ｍ９に直接接触している点である。ソース電極１１
はチャネル領域３とオーミック接合されており、チャネ
ル領域３に生じるチャネル１０はソース電極１１より直
接放出される電子によって形成されるようになる。
ているところは、従来のソース領域４に代えて金属或い
はシリサイドにより構成されたソース電極１１がゲート
酸化Ｍ９に直接接触している点である。ソース電極１１
はチャネル領域３とオーミック接合されており、チャネ
ル領域３に生じるチャネル１０はソース電極１１より直
接放出される電子によって形成されるようになる。
横型ＭＯ８ＦＥＴに於ては、既にショットキーソース型
のデバイスが提案されているが、しかしこれは平面上に
てゲートとソースとの間を絶縁するため、該両者のオフ
セットが避けられず、このため素子のオン電圧、しきい
値電圧が高くなるという問題がある。
のデバイスが提案されているが、しかしこれは平面上に
てゲートとソースとの間を絶縁するため、該両者のオフ
セットが避けられず、このため素子のオン電圧、しきい
値電圧が高くなるという問題がある。
これに対し本発明による縦ａＭｏｓＦＥｒに於ては、縦
溝の内側壁面に形成されたＳｉ酸化膜を絶縁膜として使
用しているから、オフセットを無くすことが可能になり
、しかもソース領域からドレイン領域に至るまでの酸化
膜は後述の製造プロセスからして明らかになるように、
シリコン基板そのものを酸化した極めて良貰の酸化膜で
あることが大きな利点となる。
溝の内側壁面に形成されたＳｉ酸化膜を絶縁膜として使
用しているから、オフセットを無くすことが可能になり
、しかもソース領域からドレイン領域に至るまでの酸化
膜は後述の製造プロセスからして明らかになるように、
シリコン基板そのものを酸化した極めて良貰の酸化膜で
あることが大きな利点となる。
第３−１図及び第３−２図はＭＯＳＦＥＴのオン状態時
とオン状態時のエネルギーバンド図である。
とオン状態時のエネルギーバンド図である。
ゲート電極■。３がしきい値電圧Ｖｔｈより低い時、即
ちＶｏｓ＜Ｖｉｈである時にはＭＯＳＦＥＴはオン状態
を示す。この時には、第３−１図に示されている如く、
金属ソースＭ（ソース電極１１）とチャネル領域Ｐ（３
）との間にはφＢｎのバリヤが存在し、チャネル領域Ｐ
に対し電子の注入が行われない。従ってこの時にはチャ
ネル領域Ｐは非導通状態を保ち、ソース電極１１とドレ
イン領域２との間にて電流は流れない。
ちＶｏｓ＜Ｖｉｈである時にはＭＯＳＦＥＴはオン状態
を示す。この時には、第３−１図に示されている如く、
金属ソースＭ（ソース電極１１）とチャネル領域Ｐ（３
）との間にはφＢｎのバリヤが存在し、チャネル領域Ｐ
に対し電子の注入が行われない。従ってこの時にはチャ
ネル領域Ｐは非導通状態を保ち、ソース電極１１とドレ
イン領域２との間にて電流は流れない。
ゲート電圧■。３がしきい値電圧Ｖｔｈより高い時、即
ちＶ。ｓ＞Ｖｔｈである時にはＭＯＳＦＥＴはオン状態
を示す。この時には、第３−２図に示されている如く、
チャネル領域Ｐのポテンシャルが低下し、ソース電極１
１よりチャネル領域Ｐに電子が直接注入され、これによ
りチャネル領域Ｐに反転層によるチャネル１．０が形成
される。チャネル１０はソース電極１１とドレイン領域
２とを接続する導通路となり、ソース電極１１とドレイ
ン領域２との間にて電流が流れる。
ちＶ。ｓ＞Ｖｔｈである時にはＭＯＳＦＥＴはオン状態
を示す。この時には、第３−２図に示されている如く、
チャネル領域Ｐのポテンシャルが低下し、ソース電極１
１よりチャネル領域Ｐに電子が直接注入され、これによ
りチャネル領域Ｐに反転層によるチャネル１．０が形成
される。チャネル１０はソース電極１１とドレイン領域
２とを接続する導通路となり、ソース電極１１とドレイ
ン領域２との間にて電流が流れる。
基板１がＰ＋型基板により構成され、ＭＯＳＦＥＴがＩ
ＧＢＴをなしている場合には、基板１よリドレイン領域
２へ正孔が注入されて伝導度変調が生じ、オン抵抗が更
に低下するようになる。第４図はこのＭＯＳＦＥＴの静
特性を示している。
ＧＢＴをなしている場合には、基板１よリドレイン領域
２へ正孔が注入されて伝導度変調が生じ、オン抵抗が更
に低下するようになる。第４図はこのＭＯＳＦＥＴの静
特性を示している。
本発明によるＭＯＳＦＥＴは、Ｎ＋拡散層によるソース
領域を使用していないから、寄生バイポーラトランジス
タを含まない。従って本発明によるＭＯＳＦＥＴの等価
回路は、第５−１図或いは第５−２図にて示され、理想
的なＭＯＳＦＥＴ或いはＩＧＢＴになる。本発明による
ＭＯＳＦＥＴは寄生バイポーラトランジスタを含まない
から、第６図に示されている如く、素子の安全動作領域
ＡＳＯがＭＯ３本来の広い領域になる。
領域を使用していないから、寄生バイポーラトランジス
タを含まない。従って本発明によるＭＯＳＦＥＴの等価
回路は、第５−１図或いは第５−２図にて示され、理想
的なＭＯＳＦＥＴ或いはＩＧＢＴになる。本発明による
ＭＯＳＦＥＴは寄生バイポーラトランジスタを含まない
から、第６図に示されている如く、素子の安全動作領域
ＡＳＯがＭＯ３本来の広い領域になる。
ＩＧＢＴに於ては、寄生バイポーラトランジスタを含ま
ないことから、ラッチアップ耐電が格段に向上し、これ
に加えてＮ−ドレイン領域２に対して正孔を充分に注入
することができるので、オン抵抗が従来のものに比して
著しく低下するようになる。尚、従来のＩＧＢＴに於て
は、ラッチアップの回避のために正孔注入を抑制したり
、ライフタイムキラーにより正孔濃度を制御しており、
オン抵抗を犠牲にしていた。
ないことから、ラッチアップ耐電が格段に向上し、これ
に加えてＮ−ドレイン領域２に対して正孔を充分に注入
することができるので、オン抵抗が従来のものに比して
著しく低下するようになる。尚、従来のＩＧＢＴに於て
は、ラッチアップの回避のために正孔注入を抑制したり
、ライフタイムキラーにより正孔濃度を制御しており、
オン抵抗を犠牲にしていた。
また本発明によるＭＯＳＦＥＴに於ては、ソースＮ＋拡
散が不要であるから、生産性も改善され、製造コストの
低減が図られる。
散が不要であるから、生産性も改善され、製造コストの
低減が図られる。
次に第７図（ａ）〜（ｊ）を用いて第１図に示されてい
る如き本発明によるＭＯＳＦＥＴの製造手順の一例にに
ついて説明する。
る如き本発明によるＭＯＳＦＥＴの製造手順の一例にに
ついて説明する。
（ａ）図に示されている如く、先ずｎ＋基板、或いはｐ
＋基板上にｎ−層をエピタキシャル成長させなウェハを
準備し、その上にＳｉＯ□膜を熱酸化により最大１００
０人程度以下成長させ、更にその上に５ｉｙＮ４膜をＣ
Ｖ−Ｄ法により堆積させ、溝形成用のマスクパターンを
形成する。尚、ｎ−層の比抵抗及び厚さはデバイスの要
求ドレイン耐圧に応じて選定されればよく、要求ドレイ
ン耐圧が１００Ｖ程度の場合には比抵抗は１０Ω１、厚
さは１０μｍ程度であってよい。
＋基板上にｎ−層をエピタキシャル成長させなウェハを
準備し、その上にＳｉＯ□膜を熱酸化により最大１００
０人程度以下成長させ、更にその上に５ｉｙＮ４膜をＣ
Ｖ−Ｄ法により堆積させ、溝形成用のマスクパターンを
形成する。尚、ｎ−層の比抵抗及び厚さはデバイスの要
求ドレイン耐圧に応じて選定されればよく、要求ドレイ
ン耐圧が１００Ｖ程度の場合には比抵抗は１０Ω１、厚
さは１０μｍ程度であってよい。
次に（ｂ）図に示されている如く、反応性イオンエツチ
ングの手法によりｎ−層にほぼ垂直な溝を切る。この講
の深さは２，５μｍ程度であってよい。溝をライトエッ
チし、ダメージ層の除去を行つ。
ングの手法によりｎ−層にほぼ垂直な溝を切る。この講
の深さは２，５μｍ程度であってよい。溝をライトエッ
チし、ダメージ層の除去を行つ。
次に（Ｃ）図に示されている如く、溝の内側壁面をドラ
イ酸化し、ゲート酸化膜（９）を成長させる。
イ酸化し、ゲート酸化膜（９）を成長させる。
ゲート酸化膜の厚さは１０００人程度以下であってよい
。尚、Ｓｉ３Ｎ４Ｍにより被覆されている部分は酸化さ
れない。
。尚、Ｓｉ３Ｎ４Ｍにより被覆されている部分は酸化さ
れない。
次に（ｄ）図に示されている如く、多結晶ＳｉをＣＶ−
Ｄ法によって堆積し、多結晶Ｓｉにより溝を埋める。
Ｄ法によって堆積し、多結晶Ｓｉにより溝を埋める。
次に（ｅ）図に示されている如く、多結晶Ｓｉをエッチ
バックし、溝内にのみ多結晶Ｓｉが残存するようにする
。
バックし、溝内にのみ多結晶Ｓｉが残存するようにする
。
次にＵ）図に示されている如く、５ｔｉＮ４層をマスク
として多結晶Ｓｉのみを選択酸化する。
として多結晶Ｓｉのみを選択酸化する。
この酸化層の厚さは５０００人程度以下ってよい。
次に（ｇ）図に示されている如く、熱リン酸により５ｉ
５Ｎａ層を除去し、続けてチャネル領域形成予定部の５
ｆＯ２をエツチングしてｎ−層のＳｉ表面を露出させる
。
５Ｎａ層を除去し、続けてチャネル領域形成予定部の５
ｆＯ２をエツチングしてｎ−層のＳｉ表面を露出させる
。
次に（ｈ）図に示されている如く、ｎ−層のＳｉ表面を
ライトエッチし、溝の酸化膜を充分露出させる。ここで
、エツチング液として、ヒドラジン等のアルカリ系溶液
を使用すれば、ＳｉＯ２だけを残してＳｉを除去できる
。
ライトエッチし、溝の酸化膜を充分露出させる。ここで
、エツチング液として、ヒドラジン等のアルカリ系溶液
を使用すれば、ＳｉＯ２だけを残してＳｉを除去できる
。
次に（ｉ）図に示されている如く、ｎ−層に対してＢ＋
（ボロン）をイオン注入し、拡散することにより、チ
ャネル領域（３）を形成する。このチャネル領域（３）
の厚さは２μｍ程度であってよい。
（ボロン）をイオン注入し、拡散することにより、チ
ャネル領域（３）を形成する。このチャネル領域（３）
の厚さは２μｍ程度であってよい。
この工程はデバイスのしきい値電圧Ｖｔｈを決定するも
のであり、表面不純物濃度が所望の値になるようにイオ
ン注入拡散条件を決める。尚、拡散深さはドレイン耐圧
でチャネル領域３がバンチスルーしない程度に定められ
ればよい。
のであり、表面不純物濃度が所望の値になるようにイオ
ン注入拡散条件を決める。尚、拡散深さはドレイン耐圧
でチャネル領域３がバンチスルーしない程度に定められ
ればよい。
次にｌ）図に示されている如く、ゲート電極（５）であ
る多結晶Ｓｉ上の酸化膜の一部を開口（第２図にて符号
１２により示す）してから電極金属を蒸着し、ソース電
極（１１）とゲート用配線電極（第２図にて符号５′に
より示す）とを形成する。この後にソース電極（１１）
とチャネル領域（３）をなすＳｉとをオーミック接合さ
せるための熱処理を行つ。
る多結晶Ｓｉ上の酸化膜の一部を開口（第２図にて符号
１２により示す）してから電極金属を蒸着し、ソース電
極（１１）とゲート用配線電極（第２図にて符号５′に
より示す）とを形成する。この後にソース電極（１１）
とチャネル領域（３）をなすＳｉとをオーミック接合さ
せるための熱処理を行つ。
ここで電極金属はチャネル領域との間にシリサイド合金
層やｐ型、ｎ型の遷移領域を形成するが、この遷移領域
は可及的に薄いことが望ましい。なぜならば、この遷移
領域が厚くなると、しきい値電圧Ｖｔｈが大きく変化し
、またオフセット電圧の原因となるからである。
層やｐ型、ｎ型の遷移領域を形成するが、この遷移領域
は可及的に薄いことが望ましい。なぜならば、この遷移
領域が厚くなると、しきい値電圧Ｖｔｈが大きく変化し
、またオフセット電圧の原因となるからである。
従って電極金属は、Ｗ、Ｔｉ、Ｐｔ等の高融点金属であ
ることが好ましい。
ることが好ましい。
上述の製造手順例に於ては、熱処理後も金属を存在させ
ているが、シリサイド層だけを残存させ、金属を除去し
、新たにＡＩ等により前記シリサイド層の一部だけ配線
電極を取り出しても同等の効果が得られる。この場合に
はシリサイド層がソースとして機能する。
ているが、シリサイド層だけを残存させ、金属を除去し
、新たにＡＩ等により前記シリサイド層の一部だけ配線
電極を取り出しても同等の効果が得られる。この場合に
はシリサイド層がソースとして機能する。
金属によっては、Ｓｉとの仕事関数の差が過大で、チャ
ネル領域（３）に対して直接にオーミック接合を取りに
くい場合があるが、この場合にはチャネル領域の一部に
高濃度拡散層を設ければよい。
ネル領域（３）に対して直接にオーミック接合を取りに
くい場合があるが、この場合にはチャネル領域の一部に
高濃度拡散層を設ければよい。
またソース領域となるゲート近傍のソース電極（１１）
は、例えばショットキー接合の如きバリヤが存在しても
ゲート電圧による表面電位変調効果によって容易にその
バリヤが取り除けるため、問題はない。
は、例えばショットキー接合の如きバリヤが存在しても
ゲート電圧による表面電位変調効果によって容易にその
バリヤが取り除けるため、問題はない。
（発明の効果）
上述の如く、本発明によるＭＯＳＦＥＴに於ては、ソー
ス領域が金属或いはシリサイドよりなるソース電極自体
により与えられているから、寄生バイポーラ効果が生じ
ることなく、ＭＯＳＦＥＴの性能が最大に発揮されるよ
うになり、しかも製造プロセスが簡単であるなめ、製造
コストの低減が図られる。
ス領域が金属或いはシリサイドよりなるソース電極自体
により与えられているから、寄生バイポーラ効果が生じ
ることなく、ＭＯＳＦＥＴの性能が最大に発揮されるよ
うになり、しかも製造プロセスが簡単であるなめ、製造
コストの低減が図られる。
またゲート酸化膜がＳｉ基板自体の一部を酸化した膜に
より構成されると、良質のゲート酸化膜が得られ、ＭＯ
ＳＦＥＴの性能が向上するようになる。
より構成されると、良質のゲート酸化膜が得られ、ＭＯ
ＳＦＥＴの性能が向上するようになる。
第１図は本発明によるＭＯＳＦＥＴの一つの実施例を示
す構造図、第２図はその平面図、第３−１図及び第３−
２図はエネルギーバンド図、第４図は本発明によるＭＯ
ＳＦＥＴの静特性を示すグラフ、第５−１図及び第５−
２図は各々本発明によるＭＯＳＦＥＴの等価回路図、第
６図は本発明によるＭＯＳＦＥＴの安全動作領域を示す
グラフ、第７図（ａ）〜（ｊ）は本発明によるＭＯＳＦ
ＥＴの製造手順の一例を示す工程図、第８図は従来より
知られる１ＭＯ３ＦＥＴを示す構造図、第９−１図は第
８図に示された１ＭＯ３ＦＥＴの寄生デバイスを示す構
造図、第９−２図はその等価回路図、第１０−１図及び
第１０−２図は各々ＵＭＯ３ＦＥＴの使用例を示すブロ
ック線図、第１１図はデバイスの安全動作領域を示すグ
ラフ、第１２−１図はＵＭＯ８ＩＧＢＴの寄生デバイス
を示す構造図、第１２−２図はその等価回路図である。 １・・・基板 ２・・・ドレイン領域 ３・・・チャネル領域 ４・・・ソース領域 ５・・・ゲート電極 ６・・・絶縁膜 ７・・・ソース電極 ８・・・フィールドＳｉＯ□層 ９・・・ゲート５ｉＱ２層（ゲート酸化膜）１０・・・
チャネル １１・・・ソース電極 特許出願人 日産自動車株式会社
す構造図、第２図はその平面図、第３−１図及び第３−
２図はエネルギーバンド図、第４図は本発明によるＭＯ
ＳＦＥＴの静特性を示すグラフ、第５−１図及び第５−
２図は各々本発明によるＭＯＳＦＥＴの等価回路図、第
６図は本発明によるＭＯＳＦＥＴの安全動作領域を示す
グラフ、第７図（ａ）〜（ｊ）は本発明によるＭＯＳＦ
ＥＴの製造手順の一例を示す工程図、第８図は従来より
知られる１ＭＯ３ＦＥＴを示す構造図、第９−１図は第
８図に示された１ＭＯ３ＦＥＴの寄生デバイスを示す構
造図、第９−２図はその等価回路図、第１０−１図及び
第１０−２図は各々ＵＭＯ３ＦＥＴの使用例を示すブロ
ック線図、第１１図はデバイスの安全動作領域を示すグ
ラフ、第１２−１図はＵＭＯ８ＩＧＢＴの寄生デバイス
を示す構造図、第１２−２図はその等価回路図である。 １・・・基板 ２・・・ドレイン領域 ３・・・チャネル領域 ４・・・ソース領域 ５・・・ゲート電極 ６・・・絶縁膜 ７・・・ソース電極 ８・・・フィールドＳｉＯ□層 ９・・・ゲート５ｉＱ２層（ゲート酸化膜）１０・・・
チャネル １１・・・ソース電極 特許出願人 日産自動車株式会社
Claims (1)
- 【特許請求の範囲】 １、第一導電型のドレイン領域と、第二導電型のチャネ
ル領域と、前記チャネル領域を貫通して前記ドレイン領
域に達する溝を有し、前記溝の内側壁にゲート絶縁膜を
介して設けられたゲート電極によって前記チャネル領域
の電導状態を制御する縦型電界効果トランジスタに於て
、 前記チャネル領域の一部にオーミック接合され且前記ゲ
ート絶縁膜に接するように設けられた金属或いはシリサ
イド製のソース電極を有し、前記ソース電極自体が電界
効果トランジスタのソース領域とされていることを特徴
とする縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153768A JPH023980A (ja) | 1988-06-22 | 1988-06-22 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153768A JPH023980A (ja) | 1988-06-22 | 1988-06-22 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023980A true JPH023980A (ja) | 1990-01-09 |
Family
ID=15569711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153768A Pending JPH023980A (ja) | 1988-06-22 | 1988-06-22 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023980A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620588A2 (en) * | 1993-04-01 | 1994-10-19 | Philips Electronics Uk Limited | A method of manufacturing a recessed insulated gate field-effect semiconductor device |
| US5508534A (en) * | 1994-02-24 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Trench gate type insulated gate bipolar transistor |
| EP1120834A3 (en) * | 1994-02-21 | 2001-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6441434B1 (en) * | 2000-03-31 | 2002-08-27 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact and method |
| US6525381B1 (en) | 2000-03-31 | 2003-02-25 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact using shallow-doped source, and method |
| JP2012009522A (ja) * | 2010-06-23 | 2012-01-12 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US8393334B2 (en) | 2008-06-02 | 2013-03-12 | Philip Morris Usa Inc. | Smoking article with transparent section |
| JP2014053633A (ja) * | 2013-10-28 | 2014-03-20 | Rohm Co Ltd | トレンチ型半導体素子の製造方法 |
| CN105470304A (zh) * | 2014-09-26 | 2016-04-06 | 丰田合成株式会社 | 半导体装置及其制造方法 |
| ITUB20154024A1 (it) * | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
-
1988
- 1988-06-22 JP JP63153768A patent/JPH023980A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620588A3 (en) * | 1993-04-01 | 1996-08-14 | Philips Electronics Uk Ltd | Method for producing a field effect semiconductor component with an insulated gate inserted. |
| EP0620588A2 (en) * | 1993-04-01 | 1994-10-19 | Philips Electronics Uk Limited | A method of manufacturing a recessed insulated gate field-effect semiconductor device |
| EP1120834A3 (en) * | 1994-02-21 | 2001-08-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US6323508B1 (en) | 1994-02-21 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and manufacturing method thereof |
| US5508534A (en) * | 1994-02-24 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Trench gate type insulated gate bipolar transistor |
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| US6790750B1 (en) | 2000-03-31 | 2004-09-14 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator body-source contact and method |
| US8393334B2 (en) | 2008-06-02 | 2013-03-12 | Philip Morris Usa Inc. | Smoking article with transparent section |
| JP2012009522A (ja) * | 2010-06-23 | 2012-01-12 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US8421145B2 (en) | 2010-06-23 | 2013-04-16 | Mitsubishi Electric Corporation | Power semiconductor device |
| JP2014053633A (ja) * | 2013-10-28 | 2014-03-20 | Rohm Co Ltd | トレンチ型半導体素子の製造方法 |
| CN105470304A (zh) * | 2014-09-26 | 2016-04-06 | 丰田合成株式会社 | 半导体装置及其制造方法 |
| ITUB20154024A1 (it) * | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
| EP3151282A1 (en) * | 2015-09-30 | 2017-04-05 | STMicroelectronics S.r.l. | A vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
| US9711640B2 (en) | 2015-09-30 | 2017-07-18 | Stmicroelectronics S.R.L. | Vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
| US9882045B2 (en) | 2015-09-30 | 2018-01-30 | Stmicroelectronics S.R.L. | Vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
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