JPH023935A - 自己整合形シリサイドと低濃度ドープドレンを備えるｍｏｓ装置の製法 - Google Patents

自己整合形シリサイドと低濃度ドープドレンを備えるｍｏｓ装置の製法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ ｌ豆旦正玉遣１ 本発明は一般に金属二酸化シリコン半導体（ＭＯＳ）装
置、より詳細には自己整合形シリサイドと低濃度トープ
ドレンを有するＭＯＳ装置の構造に係る。
先行技術の説明 ＭＯ３製造技術の最近の進歩により、ＭＯＳ装置はます
ます小型化されて、装置密度および装置速度の増大が図
られている。このようにＭＯＳ装置が小型化されるのに
伴って、ソース・ドレン領域およびホットキャリヤ注入
領域におけるシート抵抗の高さに関心が寄せられるよう
になった。
すなわち、装置が小型化されるに従って、ソース・ドレ
ン領域の接合深さも寄生効果を最小化するために浅くな
って行く。ソース・ドレン接合深さが浅くなることによ
る直接の結果の１つに、ソース・ドレン領域のシート抵
抗の増大がある。
装置小型化によるもう１つの結果は、金属層を設けてソ
ース・ドレン領域に接触をとる時の接合の完全性に関す
るものであり、接合が浅くなるに従って、ソース・ドレ
ン領域から基板への電流漏れを少なくすることが難かし
くなる。
ソース・ドレン領域のシート抵抗を低減するために開発
された装置構造として自己整合形シリサイド構造として
知られるものがある。この構造では金属シリサイド膜を
ソース・ドレン領域の他、ポリシリコンゲートにも形成
する。従来の自己整合形シリサイド構造の構成方法にお
いては、ソース・ドレン領域とポリシリコン領域をシリ
サイド化する前に二酸化シリコン側壁スペーサを形成す
る。この方法では側壁スペーサのエツチングによって側
壁スペーサで被覆したくないソース・ドレン領域は露出
しておき、この領域をシリサイド化できるようにする。
ところが接合が既に形成されているために、ソース・ド
レン領域のシリコンをエツチングし過ぎると、接合深さ
が浅くなる結果となる。その上、シリサイド形成中にソ
ース・ドレン領域の上部シリコン層がシリサイドによっ
て消費されるため、接合深さがさらに浅くなってしまう
。そのため、従来の製造方法で満足のいく自己整合形シ
リサイドＭＯＳ装置を製造するためには、所望のシリコ
ン領域の二酸化シリコン全部を、接合部まで届くエツチ
ングを行うことなく除去しなければならない。
有効チャネル長として知られるＭＯＳトランジスタのソ
ース・ドレン間距離を小さくすることによってＭＯ３集
積回路の性能を強化することも行われている。ところが
、ドレン・ソース間印加電圧はチャネル長の縮小と関係
なく一定のままであり、その結果チャネル領域に形成さ
れる電界が犬きくなる。このように高い電界はシリコン
と二酸化シリコンの界面を通してチャネル領域にキャリ
ヤ（電子または正孔）を注入し、キャリヤを酸化物の中
に閉じ込める能力を有する。二酸化シリコンがＭＯＳ装
置のゲート絶縁体を形成するため、ゲート酸化物の中に
閉込められた電荷が装置の電気特性に影響を及ぼす。ド
レン・ソース間電圧を長く印加するほど、より多くの電
荷が閉込められるため、このことは装置の信頼性の面か
ら見た場合特に重要な問題である。
チャネルと高濃度にドープしたソース・ドレン領域との
間に低濃度ドープ領域を挿入した低濃度トープドレン（
ＬＤＤ）構造を用いることによってこの現象を緩和する
ことができる。低濃度ドープ領域はチャネル領域のピー
ク電界を低減する効果があるため、それによってホット
キャリヤ注入の問題を軽減することができるのである。
ＬＤＤ構造を実施する一般的な方法の１つに、側壁スペ
ーサの形成を要するために５ｗ５−ｔ、ｔ＋Ｄ（側壁ス
ペーサ低濃度トープドレン）構造と呼ばれるものがある
。
５ＷＳ−ＬＤＤ装置の構成は、ポリシリコンゲートに隣
接して側壁スペーサの形成を要する。
この側壁スペーサの形成は、２回のイオン注入工程、す
なわち１回めの低濃度注入と２回めの高濃度注入により
低４度領域と高濃度領域を形成する工程と工程の間に行
われる。５ＷＳ−ＬＤＤ構造をＣＭＯ３（相補形ＭＯＳ
）技術において実施した場合、ドーパントの各極性に対
して２回のリソグラフィー工程、すなわち各注入に対し
て１回ずつ必要になる。非ＬＤＤ構造の場合、注入を１
回しか要さないため、このようなリソグラフィー工程も
１回で良い。
上述のような接合の完全性６問題が存在する結果、シリ
サイド化後に接合を形成するべく不純物をシリサイドの
中にまたはこれを通して注入する方法が提案されている
。その後に熱ＩＡ埋を行なう間に、シリサイド中の不純
物がシリコンの中に拡散して接合を形成する。また、自
己整合シリサイドの特長をＬＤＤ構造と組合せてＭＯＳ
装置の用途を拡充することが望ましい。自己整合形シリ
サイドをＣＭＯ５装置において５ＷＳ−ＬＤＤ構造と共
に実施した場合、ドーパントの各極性に対してもう１回
ずつリソグラフィー工程を増やして装置を製造する必要
がある。
要約すると、自己整合形シリサイド構造および低濃度ト
ープドレンＭＯ５構造の製造に関して認められる問題点
あるいは欠点は次の３点になる； （１）自己整合形シリサイド構造を実施する場合、側壁
スペーサのエツチングを厳密に制御する必要がある （２）ＣＭｏｓにおいて５ＷＳ−ＬＤＤ構造を実施する
場合、リソグラフィー工程が余分に必要になる・ （３）金属の堆積またはシリサイドの形成後に接合を形
成する自己整合形シリサイドＬＤＤ構造を実施する場合
、リソグラフィー工程が余分に必要になる。
［発明の要旨］ 本発明の一般的目的は、上記の問題の１つまたはそれ以
上を緩和または解決した小形ＭＯ３装置を製造するため
の改良された方法を提供することである。
本発明の別の目的は、側壁スペーサのエツチング処理の
融通性を大きくできる自己整合形シリサイドＭＯＳ構造
の製造方法を提供することである。
本発明の別の目的は、側壁スペーサと低濃度トープドレ
ン（ＳＷＳ−ＬＤＤ）の特長を備えたＣＭＯ３構造を構
成することができ、しかも各ソース・ドレンドーパント
の極性に対して１回しかリソグラフィー処理を要さない
方法を提供することである。
本発明のさらに別の目的は、各ソース・ドレンドーパン
トの極性に関して１回のリソグラフィー処理で、接合形
成前にシリサイドの形成またはシリサイドを形成する金
属の堆積を行なうＣＭＯＳ自己整合形シリサイド低濃度
トープドレン構造の製造方法を提供することである。
本発明の一実２ｉｉ！ｉ態様では、側壁スペーサ材料を
堆積する前に材料層の成長または堆積を行う。この層の
材料は側壁スペーサ材料およびシリコン基板と異なるエ
ツチング特性を有するものであり、その後に側壁スペー
サのエツチングを行なう際、この材料がエツチング遮断
層として働く。シリコン基板および側壁スペーサ材料に
対して実質的に低いエツチング速度を有する異なる第２
エツチングを施して、側壁スペーサによって被覆されて
いない領域の材料を除去する。
本発明の第２実施態様では、側壁スペーサ材料を堆積す
る前にポリシリコンゲートの形成と第１層の成長を行な
う。第１層の材料はシリコン基板および側壁スペーサ材
料と異なるエツチング特性を有する材料とする。後で側
壁スペーサのエツチングを行なう際に、この材料がエツ
チング遮断層として作用する。次に、シリコン基板およ
び側壁スペーサ材料に対して実質的に低いエツチング速
度を有する第２の異なるエツチングを施して、側壁スペ
ーサによって被覆されていない領域の第１層材料を除去
する。露出したシリコン基板の上に第２Ｎ材料を、第１
層よりイオン注入遮断能力が小さくなる厚さまで成長す
る。その後側壁スペーサを除去し、リソグラフィーによ
りイオン注入を行なう領域を形成した後に同じ極性のイ
オン注入を２回続けて行なう。これら２回の注入により
、それぞれ高濃度領域と低濃度領域を形成する。
本発明の第３実施態様では、ポリシリコンゲートを形成
した後、側壁スペーサ材料の堆積前に第１層材料を堆積
する。この第１層材料は、シリコン基板および側壁スペ
ーサ材料のエツチング特性と異なるエツチング特性を有
する材料である。後に側壁スペーサのエツチングを行な
う際に、この材料がエツチング遮断層として働く。シリ
コン基板および側壁スペーサに対して実質的に低いエツ
チング速度を有する異なる第２エツチングを施して、側
壁スペーサによって被覆されていない領域からこの材料
を除去する。シリコンおよびポリシリコン領域にシリサ
イドを選択的に形成し、側壁スペーサをエツチング除去
する。このエツチング環境に耐えられないある種のシリ
サイドについては、第２材料層を側壁スペーサ上を除く
シリサイドの上に選択的に成長することができる。また
、この第２材料はエツチング特性が側壁スペーサ材料と
異なるものとする。エツチングにより側壁スペーサを除
去する際に、この第２材料が形成されたシリサイド層を
保護するエツチング遮断層として作用する。リソグラフ
ィーを行なって適宜に領域を形成し、同じ極性のドーパ
ントイオン注入を２回続けて行なって、それぞれ低濃度
領域と高濃度領域を形成する。
上述の目的およびこれ以後に明らかとなる目的を達成す
るために、本発明は実質的に特許請求の範囲に定義し、
添付図面を参照しながら次に詳細に説明するようなＭＯ
５装置を製造するための改良された方法に係る。
［好適実施態様の詳細な説明］ 添付図面を参照すると、第１図（ａ）に本発明の一実施
態様による自己整合形シリサイドＭＯ３集積回路の製法
の初期段階が示されている。図示のように、二酸化シリ
コン膜１２をシリコン基板１０の上面に成長させる。従
来の方法により、二酸化シリコン膜１２上にポリシリコ
ンゲート１４を形成し、拡散またはイオン注入によりソ
ース・ドレン領域１６を基板１０に形成する。基板ｌＯ
とポリシリコンゲート１４との間に挟まれた二酸化シリ
コン膜１２は周知のように、完成されたＭＯ５装置のゲ
ート絶縁膜として作用する。
次に基板ｌＯの露出面およびポリシリコンゲート１４の
上に二酸化シリコン層２０を成長させる。第１図（ａ）
では従来通り１回の注入拡散による接合を示しているが
、本発明の方法はその他の形式の接合にも適用すること
ができる。二酸化シリコン層２０は加熱成長させても良
いし、あるいは化学蒸着（ＣＶＤ）法により堆積しても
良い。二酸化シリコン層２０を熱成長する場合の厚さは
、ポリシリコンおよびシリコン基板を消費し過ぎない程
度に薄く、しかもその後の側壁スペーサのエツチングに
おいて良好なエツチング遮断機能を果せる程度に厚くす
る。二酸化シリコンＪｉ１２０をＣＶＤ法により堆積す
る場合、ポリシリコンおよびシリコンの消費に関する問
題はない。この目的上、二酸化シリコン層２０の厚さは
１５０〜２０００人の範囲が適当である。
次に後に側壁スペーサとなる窒化シリコン層２３を堆積
する。窒化シリコン層２３の厚さは、必要とする側壁ス
ペーサの幅によって決定されるが、ポリシリコンと側壁
の角度やポリシリコンの厚さといった他の要素も関係す
る。実際的用途では窒化シリコン層２３の厚さを１００
０人またはそれ以上にする必要がある。
窒化シリコンの堆積後、第１図（ｂ）に示すように、窒
化シリコンの指向性エツチングを行なって窒化シリコン
側壁スペーサ２４を形成する。この工程はプラズマエツ
チング装置または反応性イオンエツチング装置において
行なうのが望ましい。
エツチング方法は窒化シリコンに対して十分に高いエツ
チング速度を有し、酸化物に対して十分に低いエツチン
グ速度を有するものでなければならない（窒化シリコン
と二酸化シリコン間の選択性が良いことを要する）。平
面状表面の窒化シリコンが完全に除去された時点でエツ
チングを停止する必要がある。
このようなエツチング工程は平面形プラズマエツチング
装置において２段階式エツチング技術を用いて実施する
ことができ、この時第１段階の条件を圧力３２５ミリト
ル、電力１７５ワツト、アルゴンガス流量１０１０５ｃ
、６フツ化硫黄（５Ｆａ）流量６０ｓｃｃｍとし、第２
段階の条件を、圧力３２５ミリトル、電力１００ワツト
、アルゴン流量６　ｓｅｃｍ、　ＳＦ６流量３０ｓｃｃ
ｍ、クロロジフルオロメタン（Ｃ１１ＣＪ２ｈ）流量ｓ
　ｓｃｃｍとする。
次に二酸化シリコンのエツチングを行なう。このエツチ
ングは、二酸化シリコンとシリコン、および二酸化シリ
コンと窒化シリコンの選択性を非常に高くしなければな
らないが、例えば緩衝フッ化水素酸を用いた湿式エツチ
ングによりこれを達成することができる。第１図（Ｃ）
　　に示すように、このエツチングによって、窒化シリ
コン側壁スペーサ２４で被覆されていないポリシリコン
ゲート１４およびソース・ドレン領域１６上の二酸化シ
リコン２０を完全に除去する。第１図（Ｃ）から分かる
ように、窒化シリコン側壁スペーサ２４に被覆されてい
る二酸化シリコン層の部分はエツチング後もそのまま残
る。
次に、チタンのようなシリサイド形成金属２５（タング
ステン、コバルト等の金属も使用可能）を第１図（Ｃ）
の構造の全面に従来の手段によって堆積して、第１図（
ｄ）に示す構造を得る。金属層２５の下層のシリコンと
金属を加熱反応させ、選択的エツチングを行なって、未
反応の金属は除去するが反応金属をほとんど除去しない
ようにする。
第１図（ｅ）に示す最終的な構造では、窒化シリコン側
壁スペーサ２４によって被覆されていないボリシリコン
ゲート１４およびソース・ドレン領域１６の全面にシリ
サイド層２６を形成する。
第１図（ａ）〜（ｅ）　に示した製法では、従来の自己
整合形シリサイド法と異なり、二酸化シリコン層２０を
付加的に成長し、二酸化シリコンではなく窒化シリコン
の側壁スペーサを使用している。従来の製法では、側壁
スペーサのエツチングを行なう際に、二酸化シリコンと
シリコン間のエツチングの選択性と均等性を最適化する
だけでなく、堆積される二酸化シリコンの均等性も最適
化しなければならない。これに対して第１図の方法では
、側壁スペーサを形成する窒化シリコンおよびシリコン
とはエツチング特性の異なる材料である二酸化シリコン
の層を付加的に設けているため、選択性と均等性を独立
して制御することが可能である。窒化シリコンと二酸化
シリコンとの間のエツチング選択性はある程度維持しな
ければならないが、これはシリコンデバイスの製造分野
で周知の技術であり、しかも主としてエツチングの均等
性にのみ注意を集中すれば良いので窒化シリコン側壁ス
ペーサのエツチング工程の選択幅が大きくなる。最初に
十分な二酸化シリコンを堆積しておく限り、二酸化シリ
コンはいずれ除去するのであるから窒化シリコンと二酸
化シリコンの間の選択性は余り重要ではない。特に、そ
の後に行なう二酸化シリコンのエツチングはｋＪ！　？
ｉフッ化水素酸のような化学物質を用いて二酸化シリコ
ンとシリコン間の選択性を非常に高くすることからもこ
のことが言える。
本発明では、第１図（ａ）〜（ｅ）の実施態様のように
、ソース・ドレン接合領域において除去される上部シリ
コン層の量か加熱成長させる二酸化シリコン層２０によ
って決定されるため、非常に精密に制御することができ
る。酸化シリコンを成長させることには、ソース・ドレ
ン接合をドライブ・インするという付随的な効果もある
。ＣＶＤ法で二酸化シリコン層２０を堆積すると、それ
ほどシリコンの損失が生じない。これに対して従来の方
法の場合、除去されるシリコン層の量は側壁スペーサの
エツチングによって決定されるが、この場合二酸化シリ
コンの堆積の均等性およびｆｆ１ｌＪ壁スペーサのエツ
チングの均等性との折り合いを必要とするため、制御が
容易ではない。
第２図に示した本発明の方法を用いると、各ソース・ド
レンドーパントの極性に対してリソグラフィーを１回行
なってＣＭＯ３５ＷＳ−ＬＤＤ構造を製造することがで
きる。この方法の目的は、ソース・ドレン領域に注入を
行なう前にソース・ドレン領域の上に２　ｆｉｌ類の厚
さを有する層を形成することにある。側壁スペーサを形
成するまでの手順は第１図に示した第１実施態様の方法
と同じであるが、第２図の方法では側壁スペーサの形成
前にソース・ドレンドーパントの導入を行なわない点で
異なる。
第２図のＭＯ５装置の製法の初期段階を示したのが第２
図（ａ）である。第２図（ａ）に示すように、二酸化シ
リコンのような絶縁材料層１２をシリコン基板ｌＯの上
に形成し、基板１０とポリシリコンゲート１４を分離す
る。第１実施態様の方法と同じように二酸化シリコン層
２０と窒化シリコン側壁スペーサ２４を形成する。
窒化シリコンに対して高い選択性を有する二酸化シリコ
ンのエツチングを行なう。この時、プラズマエツチング
や反応性イオンエツチングがエツチング速度の制御性に
優れるのでこれらの方法の何れかによるのが望ましい。
このエツチングによって、窒化シリコンに保護されてい
ない二酸化シリコンを除去し、第２図（ｂ）　に示すよ
うに厚さを１００Å〜１８００人と薄くした二酸化シリ
コン層２８を残す。別の方法として、窒化シリコンによ
って被覆されていない二酸化シリコンを緩衝フッ化水素
酸のような化学物質を用いた湿式化学エツチング技術に
よって完全に除去しても良い。その後再び二酸化シリコ
ン層を１００Å〜１８００人の厚さに成長させて第２図
（ｂ）と同じ構造を形成する。側壁スペーサの堆積前に
堆積する第１層の材料と再成長させる材料とを同じにす
る必要はない。
エッチバック方式と再成長方式では後者の方が望ましい
。再成長の方が窒化シリコンの側壁スペーサによって被
覆されていない二酸化シリコン２８の厚さをより精密に
制御できるためである。この工程の結果、ポリシリコン
側壁１−１４の上部にさらに二酸化シリコン層３０が形
成される。第２図（ｂ）　　に示すように、この段階で
ソース・ドレン形成領域の上の二酸化シリコン層の厚さ
が２　ｆｆｆｌ類になる。一方の厚さの二酸化シリコン
層は窒化シリコン側壁スペーサ２４の下にあって第２図
（ａ）の二酸化シリコン層２０と同じ厚さであり、初期
成長堆積条件によって決定される。他方の厚さの二酸化
シリコン層２８は窒化シリコン側壁スペーサによって被
覆されておらず、層２２より薄くしなければならないか
、その厚さは上述のようなエツチング法または再成長法
によって制御される。
次に窒化シリコンのエツチングを行なって、窒化シリコ
ン側壁スペーサを完全に除去する。このエツチングは高
温リン酸エツチングまたはプラズマエツチングによって
行なうことができる。リソグラフィー処理を行なって（
不図示）、その後に注入を行なう領域を形成した後、ソ
ース・ドレンのイオン注入を連続して行なう。熱アニー
ルを行なった後の装置構造を第２図（ｃ）　に示す。一
方のイオン注入は低濃度として、低濃度ドープ領域３２
および高濃度ドープ領域３４の両方をドープする。
他方のイオン注入は高濃度として、主として高濃度ドー
プ領域３４を形成する。注入条件を最適化して、ソース
・ドレン領域の上の厚さの異なる二酸化シリコンを利用
する。この選択は、極性が同じであるが侵入深さ（到達
圧１１１１ｔ）が相当具なる２　ｆｆ！類の化学種（例
えばｎ形の場合は砒素と燐など）を用いることによって
達成できる。また、同じ化学種を用いて注入エネルギー
を変えることによって侵入深さを変えても、同じ効果を
あげることができる。
実際の注入条件は、各ドープ領域の所要のシート抵抗、
構造体のもつホットキャリヤ注入免疫も決定する低濃度
ドープ領域の表面濃度なども考慮して決定される。イオ
ン注入条件はまた、その後に行なう熱アニールによって
も影響を受ける。熱アニールは、低濃度ドープ領域に十
分な横方向の動きを与えて、ポリシリコン側壁の上の二
酸化シリコン１８の幅を超えて拡げるために行なうもの
である。後に挙げた要件は二酸化シリコン層２０の最初
の厚さを決定する際にも関係して来るものである。
２回の注入を連続して行なうため、他の領域にマスクを
施すために必要なリソグラフィー工程は１回だけで良い
。このことはソース・ドレン領域の上に厚さの異なる二
酸化シリコンを形成した後に窒化シリコン側壁スペーサ
を完全に除去することによって達成される。ＣＭＯＳ技
術において５ＷＳ−ＬＤＤ構造をｎ形、ｐ形両方のトラ
ンジスタに実施しようとする時、どちらの形式のトラン
ジスタについても１回のリソグラフィー工程を少なくで
きることが理解されよう。
第３図は本発明の第３実施態様による方法を示しており
、この方法はソース・ドレンドーパントをシリサイド化
後に導入する自己整合形シリサイド構造の構成に係る。
この方法では、本発明の第２実施態様に関連して第２図
（ａ）　に示し、上で説明したような構造を獲得し、窒
化シリコン側壁スペーサによって被覆されていない二酸
化シリコンを完全に除去する。この二酸化シリコンの除
去はプラズマ反応性イオンエツチングによっても、また
好適にはフッ化水素酸を用いた湿式化学エツチング法に
よって行なうことができる。その結果獲得される構造を
示したのが第３図（ａ）であり、二酸化シリコンＰｉ２
２が窒化シリコン側壁スペーサ２４によって被覆されて
いる。酸化ゲート絶縁膜１２がポリシリコンゲート１４
とシリコン基板ｌＯの間に介在する。次に露出されてい
るシリコン領域およびポリシリコンゲートを覆ってシリ
サイドが形成される。これは従来の技術、すなわちチタ
ン等の金属層を堆積し、該金属を加熱焼結した後、選択
的な湿式エツチングにより未反応の金属を除去してチタ
ン・シリサイドを形成する方法によって達成することが
できる。その他、タングステンまたはコバルトのような
金属をこの段階で使用すると、コバルト・シリサイドま
たはタングステン・シリサイド等を形成することもでき
る。また、必要であればタングステンを選択的に堆積し
ても良い。
このシリサイド化の後に得られる自己整合形シリサイド
構造を示したのが第３図（ｂ）である。
次に、酸化を行なってシリサイドの上に二酸化シリコン
層を成長させるが、窒化シリコン側壁上にはほとんど成
長させない。この二酸化シリコン層の厚さは、その後に
行なう窒化シリコン側壁スペーサの除去の間チタン・シ
リサイドを保護し得る程度としなければならない。この
目的のためには、１００Å以上とする必要がある。酸化
を行なった後、燐酸エツチングやプラズマエツチング等
によりウェーハをエツチングにかけて窒化シリコン側壁
スペーサを除去するが、シリサイドおよびポリシリコン
ゲートは二酸化シリコン層で保護されるため、これらが
エツチングを受けることはない。次に低濃度イオン注入
と高濃度イオン注入を行なう。その後の熱処理により、
第３図（Ｃ）に示すように低濃度ドープ領域３２と高濃
度ドープ領域３４がそれぞれ形成される。
窒化シリコン側壁スペーサの除去を行なう際に、エツチ
ング速度の非常に低い他のシリサイドについてはさらに
保護用二酸化シリコン層３６を設ける必要はない。但し
、二酸化シリコン層３６には、ドーパントが続いてシリ
サイド層２６に注入されて焼なましを受けた後、ドーパ
ントの外方拡散を防止するという他の利益を与える。シ
リサイド層２６の厚さはソース／ドレン領域に所望のシ
ート抵抗によって決定されると共に、高濃度ドープ接合
３４を形成するためのその後のイオン注入および焼なま
し条件によっても決定される。また、チタン・シリサイ
ドの厚さはその後に行なう高濃度イオン注入における遮
断力が最初の二酸化シリコン層２２よりも実質的に小さ
くするようにするのが望ましい。第２の二酸化シリコン
層３６に関するもう１つの考慮すべき点は、チタン・シ
リサイド層２６と合わせた時の厚さが、次に行なわれる
高濃度イオン注入におけるイオン注入遮断力が第１の二
酸化シリコン層２２の遮断能力より小さくしなければな
らないということである。これを満足するには、１００
Å〜２０００人のチタン・シリサイド層と二酸化シリコ
ンを合わせた厚さと、厚さ１５０Å〜２０００人の二酸
化シリコンとを結合させた厚さを、二酸化シリコン層２
２と二酸化シリコン層３６の厚さを１００Å〜２０００
人の範囲とした厚さとの上に重ねた厚さが上記制約にあ
てはまる。
イオン注入条件の選択は上記の厚さに関して最適化する
必要がある。高濃度イオン注入量の大半が低濃度ドープ
領域３２上の二酸化シリコン層２２によって遮断される
ようにしなければならない。また、相当量のドーパント
が少なくとも二酸化シリコン層３６に侵入してシリサイ
ド層２６の中に留るか、あるいは層２６と３６の両方を
通過するようにしなければならない。この目的を達成す
ると同時にこのような最適化の融通性を大きくするため
に、窒化シリコン側壁スペーサを完全に除去した後にプ
ラズマエツチングまたは反応性イオンエツチングを用い
て第２二酸化シリコン層をエッチバックすると良い。イ
オンの大半がシリサイド中に残る場合、その後に行なう
熱処理を最適化して、ドーパントをシリサイド下層のシ
リコンにドライブ・インさせる必要がある。低濃度イオ
ン注入は注入量の大半が少なくとも二酸化シリコン層２
２を通過するようにしなければならない。この特定例で
は、ｎ形ドーパントとして高濃度注入に砒素を用い、低
濃度注入に燐を用いている。シリサイド形成後に窒化シ
リコン側壁スペーサを除去するため、各ソース・ドレン
ドーパントの極性に関して１回のリソグラフィー工程を
行なうだけで、イオン注入によって低濃度ドープ領域と
高濃度ドープ領域の両方を形成することができる。
以上、３つの実施態様に関連して説明して来たように、
本発明の方法はＭＯ３装置の製造に関して上で挙げた目
的を達成するものである。また、ここに示した本発明の
方法の実施態様に変更を加えても、必ずしも本発明の精
神および目的から逸脱するものではない。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の第１実施態様による自
己整合形シリサイドＭＯＳ装置の製法の各段階を示す断
面図である。 第２図（ａ）〜（Ｃ）は本発明の第２実施態様による５
ＷＳ−ＬＤＤ　　ＭＯＳ装置の製法の各段階を示す断面
図である。 第３図（ａ）〜（Ｃ）は本発明の第３実施態様による自
己整合形シリサイドＬＤＤ　　ＭＯＳ装置の製法の各段
階を示す断面図である。 １０・・・シリコン基板、 １４・・・ポリシリコンゲート、 １６・・・ソース・ドレン領域、 ２０・・・二酸化シリコン層、 ２４・・・側壁スペーサ、 ２６・・・シリサイド層、 ２８・・・二酸化シリコン層、 ３２・・・低４度ドープ領域、 ３４・・・高１農度ドープ領域

Claims (1)

  1. 【特許請求の範囲】 １）ＭＯＳ集積回路の製造方法であって、 基板上にポリシリコンゲート領域を形成する段階と、 前記基板にソース・ドレン領域を形成する段階と、 前記ポリシリコンゲートおよび前記基板表面の少なくと
    も一部分を覆って、前記シリコン基板とエッチング特性
    の異なる第１材料を堆積する段階と、 前記第１材料とエッチング特性の異なる第２材料を堆積
    し、第１エッチングにより前記ポリシリコンゲートの周
    囲に該第２材料から成る側壁スペーサを形成する段階と
    、 前記側壁スペーサによって被覆されていない前記第１材
    料の露出部分をエッチング除去する段階と、 前記ポリシリコンゲートおよび前記基板の露出部分の上
    に金属を堆積し、これを加熱反応させて前記金属のシリ
    サイドを形成する段階とを含んで成る方法。 ２）前記第１材料が二酸化シリコンであり、前記第２材
    料、すなわち側壁スペーサ材料が窒化シリコンである請
    求項１に記載の方法。 ３）チタンとタングステンとコバルトとから成る群から
    前記金属が選択される請求項１または２に記載の方法。 ４）前記二酸化シリコン層を１５０Å〜２０００Åの厚
    さに加熱成長せしめ、前記窒化シリコン層を化学蒸着法
    により少なくとも１０００Åの厚さに堆積する請求項２
    に記載の方法。 ５）前記側壁スペーサ材料としての窒化シリコンをプラ
    ズマエッチングまたは反応性イオンエッチングの何れか
    によってエッチングし、湿式フッ化水素エッチングによ
    って前記二酸化シリコン層の露出部分の除去を行なう請
    求項２に記載の方法。 ６）ＭＯＳ構造の構成方法であって、 シリコン基板を提供する段階と、 前記基板にソース・ドレン領域を形成する前にポリシリ
    コンゲートを前記基板上に形成する段階と、 前記ポリシリコンゲートおよび前記基板表面の少なくと
    も一部分を覆って、前記シリコン基板とエッチング特性
    の異なる第１材料から成る第１層を堆積する段階と、 前記第１材料とエッチング特性の異なる第２材料から成
    る第２層を堆積する段階と、 前記第１材料から成る前記第１層をエッチング遮断層と
    して用いてエッチングを行ない、前記ポリシリコンゲー
    トの周りに側壁スペーサを形成する段階と、 異なるエッチングを行なって、少なくとも前記第２層に
    被覆されていない前記第１層部分を除去することによっ
    て前記第１層より厚さの薄い第３層を形成する段階と、 その後前記第２層を除去する段階と、 前記第１層および第３層を通して同極性の不純物イオン
    の低濃度注入と高濃度注入を連続して行なうことにより
    、前記基板の表面にソース・ドレン領域を形成する段階
    とを含んで成る方法。 ７）前記第１材料が二酸化シリコンであり、前記第２材
    料が窒化シリコンである請求項６に記載の方法。 ８）前記側壁スペーサによって被覆されていない前記第
    １層部分を部分的に除去することによって、前記第２層
    を形成する請求項６または７に記載の方法。 ９）前記第２層によって被覆されていない前記第１層を
    全て除去した後、前記第１層より小さい厚さまで新たな
    材料を選択的に堆積または成長させることによって前記
    第３層を形成する請求項６または７に記載の方法。 １０）前記新たな材料が前記第１材料を含んでいる請求
    項９に記載の方法。 １１）前記第１層を１５０Å〜２０００Åの厚さまで加
    熱成長させ、前記第２材料を化学蒸着法により少なくと
    も１０００Åの厚さまで堆積する請求項６または７に記
    載の方法。 １２）前記第１層を１５０Å〜２０００Åの厚さまで加
    熱成長させ、前記第２層の厚さを前記第１層より小さく
    、１００Å〜１８００Åとする請求項８または９に記載
    の方法。 １３）前記第１層部分の部分的除去を、プラズマエッチ
    ングまたは反応性イオンエッチングの何れかによって行
    なう請求項８に記載の方法。 １４）前記第１層部分の除去を湿式フッ化水素酸エッチ
    ングによって行なう請求項９に記載の方法。 １５）前記側壁スペーサの除去を、湿式燐酸エッチング
    またはプラズマエッチングの何れかによって行なう請求
    項１３または１４に記載の方法。 １６）ＭＯＳ集積回路の製造方法であって、シリコン基
    板を提供する段階と、 前記基板の表面にソース・ドレン領域を形成する前に、
    ポリシリコンゲート・を前記基板表面の上に形成する段
    階と、 前記ポリシリコンゲートおよび前記基板の露出表面の少
    なくとも一部分を覆って、前記シリコン基板とエッチン
    グ特性の異なる第１材料を堆積する段階と、 前記第１材料とエッチング特性の異なる第２材料を堆積
    し、前記第１層をエッチング遮断層として用いてエッチ
    ングを行なうことにより前記ポリシリコンゲートの周り
    に側壁スペーサを形成する段階と、 前記側壁スペーサによって被覆されていない前記基板表
    面領域とポリシリコンゲート領域を除去する段階と、 金属を堆積した後前記金属を前記基板およびポリシリコ
    ンゲートの露出面と反応させることによって、前記金属
    のシリサイド層を、前記シリサイド層のイオン注入遮断
    能力が前記第１層より小さくなる厚さまで形成する段階
    と、 その後前記側壁スペーサを除去する段階と、前記シリサ
    イド層および前記第１層を通して同じドーパントの低濃
    度イオン注入と高濃度イオン注入を連続して行なうこと
    により、前記基板表面にソース・ドレン領域を形成する
    段階とを含んで成る方法。 １７）前記側壁スペーサの除去段階の前に、前記側壁ス
    ペーサ上を除く前記シリサイド層の上に第２層を形成す
    る段階を含んで成り、前記第２層と前記シリサイド層と
    を組合せた時のイオン注入遮断能力が前記第１層より小
    さくなるように前記第２層と前記シリサイド層とを合わ
    せた厚さを決定する請求項１６に記載の方法。 １８）前記第１層が二酸化シリコンであり、前記側壁ス
    ペーサの材料が窒化シリコンである請求項１６に記載の
    方法。 １９）チタンとコバルトとタングステンとから成る群か
    ら前記金属を選択する請求項１８に記載の方法。 ２０）前記第１層および第２層が何れも二酸化シリコン
    であり、前記側壁スペーサ材料が窒化シリコンである請
    求項１７に記載の方法。 ２１）チタンとコバルトとタングステンとから成る群か
    ら前記金属を選択する請求項２０に記載の方法。 ２２）前記第１二酸化シリコン層を１５０Å〜２０００
    Åの厚さに加熱成長せしめ、前記窒化シリコン側壁スペ
    ーサを化学蒸着法により少なくとも１０００Åの厚さま
    で堆積する請求項１８に記載の方法。 ２３）前記シリサイド層の厚さを１００Å〜２０００Å
    とする請求項２２に記載の方法。 ２４）前記第１二酸化シリコン層を１５０Å〜２０００
    Åの厚さまで加熱成長せしめ、前記窒化シリコン側壁ス
    ペーサを化学蒸着法により少なくとも１０００Åの厚さ
    まで堆積し、前記第２二酸化シリコン層を１００Å〜２
    ０００Åの厚さまで加熱成長せしめる請求項２０に記載
    の方法。 ２５）前記シリサイド層の厚さを１００Å〜２０００Å
    とする請求項２４に記載の方法。 ２６）前記窒化シリコン側壁スペーサのエッチングをプ
    ラズマエッチングまたは反応性イオンエッチングの何れ
    かによって行ない、前記第１二酸化シリコン層の除去を
    湿式フッ化水素酸エッチングによって行ない、前記窒化
    シリコン側壁スペーサの除去を燐酸エッチングまたはプ
    ラズマエッチングの何れにかによって行なう請求項１８
    に記載の方法。 ２７）前記窒化シリコン側壁スペーサのエッチングをプ
    ラズマエッチングまたは反応性イオンエッチングの何れ
    かによって行ない、前記第１二酸化シリコン層の除去を
    湿式フッ化水素酸エッチングによって行ない、前記窒化
    シリコン側壁スペーサの除去を燐酸エッチングまたはプ
    ラズマエッチングの何れかによって行なう請求項２０に
    記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05504869A (ja) * 1990-03-27 1993-07-22 シマテク，インコーポレイテッド 進歩したソース／ドレイン構造用の階段状側壁スペーサ
US6404343B1 (en) 1999-06-25 2002-06-11 Act Lsi Inc. Water leakage monitoring apparatus

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
US5202272A (en) * 1991-03-25 1993-04-13 International Business Machines Corporation Field effect transistor formed with deep-submicron gate
DE69636818T2 (de) * 1995-06-19 2007-11-08 Interuniversitair Micro-Elektronica Centrum Vzw Verfahren zur selbst-justierten Herstellung von implantierten Gebieten
US6762085B2 (en) * 2002-10-01 2004-07-13 Chartered Semiconductor Manufacturing Ltd. Method of forming a high performance and low cost CMOS device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6269560A (ja) * 1985-09-24 1987-03-30 Hitachi Ltd 半導体装置の製造方法
JPS62118578A (ja) * 1985-11-18 1987-05-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62229976A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 半導体装置およびその製造方法
JPS62274665A (ja) * 1986-05-22 1987-11-28 Nec Corp 半導体装置の製造方法
JPS63124468A (ja) * 1986-11-04 1988-05-27 インテル・コーポレーション 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199221A (en) * 1981-06-02 1982-12-07 Toshiba Corp Manufacture of semiconductor device
JPS58158972A (ja) * 1982-03-16 1983-09-21 Toshiba Corp 半導体装置の製造方法
JPS59106172A (ja) * 1982-12-07 1984-06-19 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 電界効果トランジスタの製造方法
US4727038A (en) * 1984-08-22 1988-02-23 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device
US4859618A (en) * 1986-11-20 1989-08-22 Sumitomo Electric Industries, Ltd. Method of producing the gate electrode of a field effect transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6269560A (ja) * 1985-09-24 1987-03-30 Hitachi Ltd 半導体装置の製造方法
JPS62118578A (ja) * 1985-11-18 1987-05-29 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62229976A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 半導体装置およびその製造方法
JPS62274665A (ja) * 1986-05-22 1987-11-28 Nec Corp 半導体装置の製造方法
JPS63124468A (ja) * 1986-11-04 1988-05-27 インテル・コーポレーション 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05504869A (ja) * 1990-03-27 1993-07-22 シマテク，インコーポレイテッド 進歩したソース／ドレイン構造用の階段状側壁スペーサ
US6404343B1 (en) 1999-06-25 2002-06-11 Act Lsi Inc. Water leakage monitoring apparatus

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Publication number Publication date
GB2214349B (en) 1991-06-26
CA1294061C (en) 1992-01-07
GB2214349A (en) 1989-08-31
GB8900029D0 (en) 1989-03-01
JP2733082B2 (ja) 1998-03-30

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