JPH02239651A - 半導体装置およびその実装方法 - Google Patents
半導体装置およびその実装方法Info
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- JPH02239651A JPH02239651A JP1060436A JP6043689A JPH02239651A JP H02239651 A JPH02239651 A JP H02239651A JP 1060436 A JP1060436 A JP 1060436A JP 6043689 A JP6043689 A JP 6043689A JP H02239651 A JPH02239651 A JP H02239651A
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置技術に関し、特に、半導体チップ
を収容するパッケージ構造技術に関するものである。
を収容するパッケージ構造技術に関するものである。
近年、電子装置の小形化、高機能化の観点から、配線基
板上に実装されるＬＳＩパッケージの高密度実装化が進
められている。そして、ＬＳＩパッケージの高密度実装
化に伴い、ＬＳＩパッケージには、ＬＳＩチップを外部
環境から保謹したり、ＬＳＩチップのハンドリングを可
能にしたりするという基本的な機能の他に高密度実装化
のための様々な機能が要求されている。
板上に実装されるＬＳＩパッケージの高密度実装化が進
められている。そして、ＬＳＩパッケージの高密度実装
化に伴い、ＬＳＩパッケージには、ＬＳＩチップを外部
環境から保謹したり、ＬＳＩチップのハンドリングを可
能にしたりするという基本的な機能の他に高密度実装化
のための様々な機能が要求されている。
ＬＳＩパッケージ構造については、日経マグロウヒル社
発行、「日経エレクトロニクス別冊Ｎα２．マイクロデ
バイセズ、１９８４年６月ｌ１日」Ｐ１２９〜１６８に
記載があり、ＤＩＰに代表されるビン挿入形のパッケー
ジやＱＦＰやＳＯＪに代表される面実装形のパッケージ
について、それらの構造やそれらを構成するパフケージ
材料等、様々な角度から多様化するパッケージ構造につ
いて説明されている。
発行、「日経エレクトロニクス別冊Ｎα２．マイクロデ
バイセズ、１９８４年６月ｌ１日」Ｐ１２９〜１６８に
記載があり、ＤＩＰに代表されるビン挿入形のパッケー
ジやＱＦＰやＳＯＪに代表される面実装形のパッケージ
について、それらの構造やそれらを構成するパフケージ
材料等、様々な角度から多様化するパッケージ構造につ
いて説明されている。
ところで、従来、このようなＬＳＩパッケージを配線基
板上に実装するには、片面、両面いずれの実装方式でも
、複数のＬＳＩパッケージを配線基板の平面上、水平方
向に実装していた。
板上に実装するには、片面、両面いずれの実装方式でも
、複数のＬＳＩパッケージを配線基板の平面上、水平方
向に実装していた。
ところが、複数のＬＳＩパッケージを配線基板の平面上
、水平方向に実装する従来の技術においては、実装が水
平方向に展開されるため、ＬＳＩパッケージの大面積化
、配線基板に構成される回路機能の拡張、あるいは記憶
容量の増加に伴って、配線基板の面積も大面積化しなけ
ればならなかった。
、水平方向に実装する従来の技術においては、実装が水
平方向に展開されるため、ＬＳＩパッケージの大面積化
、配線基板に構成される回路機能の拡張、あるいは記憶
容量の増加に伴って、配線基板の面積も大面積化しなけ
ればならなかった。
また、配線基板上に回路が構成された後、その配線基板
の回路機能を拡張したり、あるいはメモリ製品であれば
記憶容量を増加させたりすることはできなかった。した
がって、例えばメモリ製品の場合、記憶容量を増加させ
るには、複数の配線基板を用意しなければならず、配線
基板を組み込む電子装置も大形化していた。
の回路機能を拡張したり、あるいはメモリ製品であれば
記憶容量を増加させたりすることはできなかった。した
がって、例えばメモリ製品の場合、記憶容量を増加させ
るには、複数の配線基板を用意しなければならず、配線
基板を組み込む電子装置も大形化していた。
本発明は上記課題に着目してなされたものであり、その
目的は、ＬＳＩパッケージの実装密度を向上させること
のできる技術を提供することにある。
目的は、ＬＳＩパッケージの実装密度を向上させること
のできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、半導体チップを収容するパッケージの一面に
凸部を形成し、かつ他面に凹部を形成するとともに、前
記凸部、および凹部の形成されたパッケージ面に前記半
導体チップと導通ずる外部端子を配匿することによって
、一のパッケージの前記凸部と、他のパッケージの前記
凹部とを嵌め合わせ、これらパッケージの同一信号、お
よび同一電源電圧用の外部端子同士を導通させるパッケ
ージ構造を備える半導体装匿である。
凸部を形成し、かつ他面に凹部を形成するとともに、前
記凸部、および凹部の形成されたパッケージ面に前記半
導体チップと導通ずる外部端子を配匿することによって
、一のパッケージの前記凸部と、他のパッケージの前記
凹部とを嵌め合わせ、これらパッケージの同一信号、お
よび同一電源電圧用の外部端子同士を導通させるパッケ
ージ構造を備える半導体装匿である。
また、半導体装置を配線基板上に複数実装する際、前記
一のパッケージの凸部と他のパッケージの凹部とを嵌合
することによって、これらパッケージを備える半導体装
置同士を着脱自在に接合する半導体装置の実装方法であ
る。
一のパッケージの凸部と他のパッケージの凹部とを嵌合
することによって、これらパッケージを備える半導体装
置同士を着脱自在に接合する半導体装置の実装方法であ
る。
さらに、半導体装置を配線基板上に複数実装する際、前
記パッケージ同士を嵌合することによって、これらパッ
ケージを備える半導体装置を配線基板の実装面に対して
垂直な方向に積み重ねる半導体装置の実装方法である。
記パッケージ同士を嵌合することによって、これらパッ
ケージを備える半導体装置を配線基板の実装面に対して
垂直な方向に積み重ねる半導体装置の実装方法である。
上記した第１の手段によれば、複数の半導体装置を、各
半導体装置を構成するパッケージ同士が密着した状態で
導通させることができるため、半導体装置間の間隔が短
くなり、実装密度を向上させることが可能となる。
半導体装置を構成するパッケージ同士が密着した状態で
導通させることができるため、半導体装置間の間隔が短
くなり、実装密度を向上させることが可能となる。
第２の手段によれば、半導体装置の着脱が可能になるた
め、故障した半導体装置のみを取り替えたり、半導体装
置の着脱により回路機能や記憶容量等を適宜変えたりす
ることが可能となる。
め、故障した半導体装置のみを取り替えたり、半導体装
置の着脱により回路機能や記憶容量等を適宜変えたりす
ることが可能となる。
第３の手段によれば、半導体装置の実装が、配線基板の
実装面に対して水平方向に展開されるのみならず、実装
面に対して垂直な方向にも展開されるため、従来と同じ
実装面積であっても従来よりも実装数を増加させること
が可能である。
実装面に対して水平方向に展開されるのみならず、実装
面に対して垂直な方向にも展開されるため、従来と同じ
実装面積であっても従来よりも実装数を増加させること
が可能である。
〔実施例１〕
第１図は本発明の一実施例である半導体装置のパフケー
ジ外観を示す斜視図、第２図は第１図の■一■線断面図
、第３図はこの半導体装置を複数積み重ねた状態を示す
断面図、第４図はこの半導体装置を配線基板上に実装し
た状態を示す斜視図、第５図は配線基板上における半導
体装置の積み重ね状態を示す斜視図である。
ジ外観を示す斜視図、第２図は第１図の■一■線断面図
、第３図はこの半導体装置を複数積み重ねた状態を示す
断面図、第４図はこの半導体装置を配線基板上に実装し
た状態を示す斜視図、第５図は配線基板上における半導
体装置の積み重ね状態を示す斜視図である。
まず、本実施例ｌの半導体装置の構造を第１図〜第３図
により説明する。
により説明する。
本実施例１の半導体装置１ａは、第１図に示すように、
パッケージ２ａの上面の中央部に、例えば四角柱状の凸
部３ａが形成され、かつ第２ｒ！！Ｊに示すように、パ
ッケージ２ａの裏面に凹部４ａが形成された樹脂モール
ド型のパッケージ構造となっている。
パッケージ２ａの上面の中央部に、例えば四角柱状の凸
部３ａが形成され、かつ第２ｒ！！Ｊに示すように、パ
ッケージ２ａの裏面に凹部４ａが形成された樹脂モール
ド型のパッケージ構造となっている。
凸１３ａの形成されたパッケージ２ａの上面には、４２
アロイ等からなる複数の外部リード（外郎端子＞５３が
パッケージ２ａの周辺方向に沿って並設されている。そ
して、これら外部リード５ａは、パッケージ２ａの側面
に沿って垂直に折曲し、さらに凹部４ａの形成されたパ
ッケージ２ａの裏面にＪ字状に回り込み、その先端がパ
ッケージ２ａの裏面に形成された溝部６ａに保持されて
いる。
アロイ等からなる複数の外部リード（外郎端子＞５３が
パッケージ２ａの周辺方向に沿って並設されている。そ
して、これら外部リード５ａは、パッケージ２ａの側面
に沿って垂直に折曲し、さらに凹部４ａの形成されたパ
ッケージ２ａの裏面にＪ字状に回り込み、その先端がパ
ッケージ２ａの裏面に形成された溝部６ａに保持されて
いる。
一方、第２図に示すように、外部リード５ａと一体成型
されてなる内部リード７は、パッケージ２ａの内部に埋
設されており、その一端は、金、あるいは銅等からなる
ボンディングワイヤ８を介して所定の集積回路が構成さ
れた半導体チップ９の図示しないボンディングパッドと
電気的に接続されている。この半導体チップ９は、例え
ばエポヰシ樹脂からなる接合剤１０により、４２１ロイ
等からなるグイパッドｌｌ上に接合されている。
されてなる内部リード７は、パッケージ２ａの内部に埋
設されており、その一端は、金、あるいは銅等からなる
ボンディングワイヤ８を介して所定の集積回路が構成さ
れた半導体チップ９の図示しないボンディングパッドと
電気的に接続されている。この半導体チップ９は、例え
ばエポヰシ樹脂からなる接合剤１０により、４２１ロイ
等からなるグイパッドｌｌ上に接合されている。
パノケージ２ａの上記した凹部４ａは、このパッケージ
２ａと同一形状の他のパッケージ２ａのの凸部３ａを嵌
め合わせた際、その凸部３ａを保持できる形状、および
寸法となっているため、第３図に示すように、各パッケ
ージ２ａの凸ｆｌ’ｔｓ３ａと凹部４ａとを嵌合して固
定し、複数の半導体装置１ａ，ｌａ同士を積み重ねるこ
とが可能な構造となっている。
２ａと同一形状の他のパッケージ２ａのの凸部３ａを嵌
め合わせた際、その凸部３ａを保持できる形状、および
寸法となっているため、第３図に示すように、各パッケ
ージ２ａの凸ｆｌ’ｔｓ３ａと凹部４ａとを嵌合して固
定し、複数の半導体装置１ａ，ｌａ同士を積み重ねるこ
とが可能な構造となっている。
そして、本実施例１の半導体装置１ａは、同一信号、お
よび同一電源電圧用の外部リード５ａの一部がパッケー
ジ２ａの上面と、パッケージ２ａの裏面とに配置されて
いるため、複数の半導体装ｌｆｌａ．ｌａをパッケージ
２ａの高さ方向に積み重ねた際、各半導体装！１１ａの
同一の外部リード５ａ，５ａ同士が電気的に接続される
構造となっている。
よび同一電源電圧用の外部リード５ａの一部がパッケー
ジ２ａの上面と、パッケージ２ａの裏面とに配置されて
いるため、複数の半導体装ｌｆｌａ．ｌａをパッケージ
２ａの高さ方向に積み重ねた際、各半導体装！１１ａの
同一の外部リード５ａ，５ａ同士が電気的に接続される
構造となっている。
なお、パッケージ２ａの上面の一隅には、複数のパッケ
ージ２ａ，２ａ同士を積み重ねる際、極性や接続する外
部リード５ａ，５ａ同士を間違えないように、目印Ｍが
刻設されている。
ージ２ａ，２ａ同士を積み重ねる際、極性や接続する外
部リード５ａ，５ａ同士を間違えないように、目印Ｍが
刻設されている。
このようなパッケージ構造の半導体装置を製造するには
、例えば次のようにする。
、例えば次のようにする。
すなわち、まず、リードフレームにおけるグイバッド１
１上に半導体チップ９を接合し、半導体チップ９のボン
ディングパッドとリードフレームの内部リード７とをワ
イヤボンディング８によって接合した後、このリードフ
レームを所定の金型に収めて半導体チップ９を樹脂によ
ってモールドしパッケージ２ａを形成する。
１上に半導体チップ９を接合し、半導体チップ９のボン
ディングパッドとリードフレームの内部リード７とをワ
イヤボンディング８によって接合した後、このリードフ
レームを所定の金型に収めて半導体チップ９を樹脂によ
ってモールドしパッケージ２ａを形成する。
次いで、樹脂が硬化した後、樹脂から露出する外部リー
ド５ａを所定長で切断し、パッケージ２ａを上記リード
フレームの外枠から分離した後、外部リード５ａをパッ
ケージ２ａの側面に沿って垂直に折曲し、さらにパッケ
ージ２ａの裏面に形成された溝Ｎ６ａで保持させる。
ド５ａを所定長で切断し、パッケージ２ａを上記リード
フレームの外枠から分離した後、外部リード５ａをパッ
ケージ２ａの側面に沿って垂直に折曲し、さらにパッケ
ージ２ａの裏面に形成された溝Ｎ６ａで保持させる。
次に、本実施例ｌの半導体装Ｉｔ１の実装方法を第４図
、および第５図により説明する。なお、配線基板のラン
ド上に半導体装置１ａを実装する方法（第４図により説
明）は従来技術と同じである。
、および第５図により説明する。なお、配線基板のラン
ド上に半導体装置１ａを実装する方法（第４図により説
明）は従来技術と同じである。
まず、配線基板１２上にメタルマスクを用いた印刷方式
等によりクリームはんだ（図示せず）を塗布し、その後
、半導体装置１ａをバキューム・ピックアップ（図示せ
ず）等により吸着し、この半導体装置１ａの外部リード
５ａと配線基板１２のランドｌ３とを位置合わせした状
態で、この半導体装置１ａを上記したクリームはんだに
軽く押し込む。なお、半導体装置１ａの吸着、およびク
リームはんだへの押し込み等は、例えば全てプログラム
・コントロールにより自動的に行われる。
等によりクリームはんだ（図示せず）を塗布し、その後
、半導体装置１ａをバキューム・ピックアップ（図示せ
ず）等により吸着し、この半導体装置１ａの外部リード
５ａと配線基板１２のランドｌ３とを位置合わせした状
態で、この半導体装置１ａを上記したクリームはんだに
軽く押し込む。なお、半導体装置１ａの吸着、およびク
リームはんだへの押し込み等は、例えば全てプログラム
・コントロールにより自動的に行われる。
その後、リフローはんだ付け法、あるいはＶＰＳ （Ｖ
ａｐｏｒ Ｐｈａｓｅ ｒｅｆｌｏｗ Ｓｏｌｄｅｒｉ
ｎｇ） 法等により、はんだを溶かしはんだ付けを行
い、配線基板１２上に半導体装置ｌａを実装する（第４
図）。
ａｐｏｒ Ｐｈａｓｅ ｒｅｆｌｏｗ Ｓｏｌｄｅｒｉ
ｎｇ） 法等により、はんだを溶かしはんだ付けを行
い、配線基板１２上に半導体装置ｌａを実装する（第４
図）。
次に、配線基板ｌ２に実装された半導体装置ｌａのパッ
ケージ２ａの目印Ｍ《第４図参照》と、その上に積み重
ねて実装する半導体装置１ａのパッケージ２ａの目印Ｍ
とを合わせた状態で、下方のパッケージ２ａの凸部３ａ
と、その上に積み重ねて実装するパッケージ２ａの凹部
４ａ（第２図参照》とを嵌め合わせる。
ケージ２ａの目印Ｍ《第４図参照》と、その上に積み重
ねて実装する半導体装置１ａのパッケージ２ａの目印Ｍ
とを合わせた状態で、下方のパッケージ２ａの凸部３ａ
と、その上に積み重ねて実装するパッケージ２ａの凹部
４ａ（第２図参照》とを嵌め合わせる。
そして、下方のパッケージ２ａの上面に位置する外部リ
ード５ａとその上方に積み重ねるパッケージ２ａの裏面
に位置する外部リード５ａとが確実に導通状態となるよ
うに上方のパッケージ２ａを押し込み、半導体装置１ａ
を配線基板ｌ２の実装面Ａに対して垂直な方向に積み重
ねる（第５図）。
ード５ａとその上方に積み重ねるパッケージ２ａの裏面
に位置する外部リード５ａとが確実に導通状態となるよ
うに上方のパッケージ２ａを押し込み、半導体装置１ａ
を配線基板ｌ２の実装面Ａに対して垂直な方向に積み重
ねる（第５図）。
この際、本実施例ｌでは、半導体装置１ａ．１ａ同士を
着脱自在の状態にしておくが、パッケージ２ａの凸部３
ａｓまたは凸部３ａを嵌め込む凹部４ａにエポキシ樹脂
等の接着剤を塗布し、これらパッケージ２ａ，２ａ同士
を接着し、半導体装置１ａ，ｌａ同士を確実に固定して
も良い。
着脱自在の状態にしておくが、パッケージ２ａの凸部３
ａｓまたは凸部３ａを嵌め込む凹部４ａにエポキシ樹脂
等の接着剤を塗布し、これらパッケージ２ａ，２ａ同士
を接着し、半導体装置１ａ，ｌａ同士を確実に固定して
も良い。
このように本実施例１によれば、以下の効果を得ること
ができる。
ができる。
（１）．パッケージ２ａ，２ａを密着した状態で半導体
装置１ａ，ｌａ同士を導通することができるため、半導
体装置１ａ，ｌａ間の間隔が短《なり、実装密度を高密
度化することができる。
装置１ａ，ｌａ同士を導通することができるため、半導
体装置１ａ，ｌａ間の間隔が短《なり、実装密度を高密
度化することができる。
（２）．半導体装置１ａを配線基板ｌ２の実装面Ａに対
して水平な方向に実装するのみならず、実装面Ａに対し
て垂直な方向に積み重ね実装することができるため、従
来と同じ実装面積であっても、従来よりも多くの半導体
装置１ａを実装することが可能となる。
して水平な方向に実装するのみならず、実装面Ａに対し
て垂直な方向に積み重ね実装することができるため、従
来と同じ実装面積であっても、従来よりも多くの半導体
装置１ａを実装することが可能となる。
（３）．積み重ねた複数の半導体装置１ａ同士を着脱自
在の状態に固定しておけば、故障した半導体装置１ａの
みを取り替えたり、半導体装置１ａの着脱により回路機
能や記憶容量等を適宜変えたりすることが可能となる。
在の状態に固定しておけば、故障した半導体装置１ａの
みを取り替えたり、半導体装置１ａの着脱により回路機
能や記憶容量等を適宜変えたりすることが可能となる。
（４）．上記（１）により、各パッケージ２ａ，２ａ間
の配線長が従来技術に比べて短くなるため、信号の伝達
速度を高速にすることが可能となる。
の配線長が従来技術に比べて短くなるため、信号の伝達
速度を高速にすることが可能となる。
（５）．上記（１）． （４）により、配線長が短くな
るため、外来ノイズの影響を受けにくくなり、信頼性の
高い信号の授受が可能となる。
るため、外来ノイズの影響を受けにくくなり、信頼性の
高い信号の授受が可能となる。
〔実施例２〕
第６図は本発明の他の実施例を示す半導体装置のパッケ
ージ外観を示す斜視図、第７図は第６図で示した半導体
装置の積み重ね状態を示す斜視図、第８図は第６図で示
した半導体装置を配線基板上に実装した状態を示す斜視
図である。
ージ外観を示す斜視図、第７図は第６図で示した半導体
装置の積み重ね状態を示す斜視図、第８図は第６図で示
した半導体装置を配線基板上に実装した状態を示す斜視
図である。
第６図に示すように、本実施例２の半導体装置１ｂは、
パフケージ２ｂの上面の一部に四角柱状の凸部３ｂが形
成され、かつパッケージ２ｂの裏面に凹部４ｂが形成さ
れた樹脂モールド形のパッケージ構造となっている。
パフケージ２ｂの上面の一部に四角柱状の凸部３ｂが形
成され、かつパッケージ２ｂの裏面に凹部４ｂが形成さ
れた樹脂モールド形のパッケージ構造となっている。
凸部３ｂには、コ字状に折曲した複数の外部リード５ｂ
が、パッケージ２ｂの長手力向に並設されている。そし
て、外部リード５ｂの一端は、パッケージ２ｂの上面に
形成された溝ａｔｓ６ｂにより保持されている。
が、パッケージ２ｂの長手力向に並設されている。そし
て、外部リード５ｂの一端は、パッケージ２ｂの上面に
形成された溝ａｔｓ６ｂにより保持されている。
パッケージ２ｂの上面の四隅には、小凸部３Ｃが形成さ
れており、これと同一形状のパッケージ構造の他の半導
体装置１ｂを積み重ねた際、その固定度を高め、かつ接
続される外部リード５ｂの位置がずれてしまうことを防
止する構造となっている。
れており、これと同一形状のパッケージ構造の他の半導
体装置１ｂを積み重ねた際、その固定度を高め、かつ接
続される外部リード５ｂの位置がずれてしまうことを防
止する構造となっている。
一方、凹部４ｂにおける一側面には、複数の外部リード
５ｂが、パッケージ２ｂの長手力向に沿って並設されて
いる。
５ｂが、パッケージ２ｂの長手力向に沿って並設されて
いる。
また、パフケージ２ｂの裏面の四隅には、パッケージ２
ｂ，２ｂを嵌め合わせた際、上記した小凸部３Ｃを嵌め
込むための小凹部４Ｃ（第１０図）が形成されている。
ｂ，２ｂを嵌め合わせた際、上記した小凸部３Ｃを嵌め
込むための小凹部４Ｃ（第１０図）が形成されている。
なお、凸１１’ｌｓ３ｂの一端には、複数の半導体装置
１ｂ，１ｂ同士を積み重ねる際、極性等を間違えないよ
うにするために目印Ｍが刻設されている。
１ｂ，１ｂ同士を積み重ねる際、極性等を間違えないよ
うにするために目印Ｍが刻設されている。
本実施例２においても第７図に示すようにパッケージ２
ｂ，２ｂの凸部３ｂと凹部４ｂとを嵌合し、これらパフ
ケージ２ｂ，２ｂを固定して半導体装置１ｂ，ｌｂ同士
を積み重ねることが可能な構造となっている。そして、
凸部３ｂと凹部４ｂに形成された外部リード５ｂ，５ｂ
が電気的に接続される構造となっている。
ｂ，２ｂの凸部３ｂと凹部４ｂとを嵌合し、これらパフ
ケージ２ｂ，２ｂを固定して半導体装置１ｂ，ｌｂ同士
を積み重ねることが可能な構造となっている。そして、
凸部３ｂと凹部４ｂに形成された外部リード５ｂ，５ｂ
が電気的に接続される構造となっている。
ところで、このようなパッケージ構造の半導体装置１ｂ
を配線基板上に実装するには、第８図に示すように、例
えば予め配線基板ｌ２上にソケット１４ａを接続してお
き、このソケット１４ａに半導体装置１ｂを実装する。
を配線基板上に実装するには、第８図に示すように、例
えば予め配線基板ｌ２上にソケット１４ａを接続してお
き、このソケット１４ａに半導体装置１ｂを実装する。
ソケッ｝１４ａは、断面凸状となっており、その凸状部
１５の形状や寸法は、上記したパフケージ２ｂの凹部４
ｂと嵌合した際、パッケージ２ｂを固定できるように設
計されている。ソケット■４ａの凸状部１５の一側面に
は、パッケージ２ｂを嵌合した際、パッケージ２ｂの凹
部４ｂに形成された外部リード５ｂと電気的な導通を取
るための複数の接触子１６が並設されている。接触子１
６は、パッケージ２ｂを嵌合した際、窪みＩｌｆＳ１７
の方向に押されるため、凹部４ｂに形成された外部リー
ド５ｂ（第６図参照）を押さえる方向に付勢される。な
お、接触子ｌ６は、４２７ロイ等からなりその表面に金
等のメッキが施されている。
１５の形状や寸法は、上記したパフケージ２ｂの凹部４
ｂと嵌合した際、パッケージ２ｂを固定できるように設
計されている。ソケット■４ａの凸状部１５の一側面に
は、パッケージ２ｂを嵌合した際、パッケージ２ｂの凹
部４ｂに形成された外部リード５ｂと電気的な導通を取
るための複数の接触子１６が並設されている。接触子１
６は、パッケージ２ｂを嵌合した際、窪みＩｌｆＳ１７
の方向に押されるため、凹部４ｂに形成された外部リー
ド５ｂ（第６図参照）を押さえる方向に付勢される。な
お、接触子ｌ６は、４２７ロイ等からなりその表面に金
等のメッキが施されている。
また、ソケッ｝１４ａの肩邪に形成された小凸状部１８
は、パッケージ２ｂの裏面の四隅に形成された小凹部４
ｃ（第１０図》に嵌め合わせるための突起部である。
は、パッケージ２ｂの裏面の四隅に形成された小凹部４
ｃ（第１０図》に嵌め合わせるための突起部である。
なお、半導体装置１ｂの積み重ね方法は、実施例１と同
じである。
じである。
本実施例２によれば、実施例ｌの（１）〜（５）の効果
の他に、複数の半導体装置１ｂを配線基板１２の実装面
に対して垂直な方向に実装した際、最下方の半導体装置
１ｂも自由に取り替えることができる効果がある。
の他に、複数の半導体装置１ｂを配線基板１２の実装面
に対して垂直な方向に実装した際、最下方の半導体装置
１ｂも自由に取り替えることができる効果がある。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１，２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例１，２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
例えば、前記実施例ｌにおいては、一つのパッケージの
面に一つの凸部を形成した場合について説明したが、こ
れに限定されるものではなく、例えば一つのパッケージ
面に複数の凸部を形成するとともに、これと嵌合するパ
ッケージ面に凸部に対応する複数の凹部を形成しても良
い。
面に一つの凸部を形成した場合について説明したが、こ
れに限定されるものではなく、例えば一つのパッケージ
面に複数の凸部を形成するとともに、これと嵌合するパ
ッケージ面に凸部に対応する複数の凹部を形成しても良
い。
また、前記実施例１，２においては、凸部を四角柱状と
した場合について説明したが、これに限定されるもので
はなく、例えば第９図に示すように半導体装置１ｃを構
成するパッケージ２Ｃの上面の一部にテーバ状の凸部３
ｄを形成しても良い。
した場合について説明したが、これに限定されるもので
はなく、例えば第９図に示すように半導体装置１ｃを構
成するパッケージ２Ｃの上面の一部にテーバ状の凸部３
ｄを形成しても良い。
また、前記実施例２においては、半導体装置を配線基板
に実装する際、予め配線基板にパッケージの凹部用のソ
ケットを実装した場合について説明したが、これに限定
されるものではな《、例えば第ｌＯ図に示すように、ソ
ケッｌ−１４ｂに凹状の挿入部１９を設け、この挿入部
１９にパッケージ２ｂの凸１ｍ３ｂを嵌合し、半導体装
置１ｂを配線基板１２上に実装しても良い。
に実装する際、予め配線基板にパッケージの凹部用のソ
ケットを実装した場合について説明したが、これに限定
されるものではな《、例えば第ｌＯ図に示すように、ソ
ケッｌ−１４ｂに凹状の挿入部１９を設け、この挿入部
１９にパッケージ２ｂの凸１ｍ３ｂを嵌合し、半導体装
置１ｂを配線基板１２上に実装しても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である樹脂モールド形のパ
ッケージを備える半導体装置に適用した場合について説
明したが、これに限定されず種々適用可能であり、例え
ばセラミック形のパッケージを備える半導体装置に適用
しても良い。
をその背景となった利用分野である樹脂モールド形のパ
ッケージを備える半導体装置に適用した場合について説
明したが、これに限定されず種々適用可能であり、例え
ばセラミック形のパッケージを備える半導体装置に適用
しても良い。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、第１に、複数の半導体装置を、各半導体装置
を構成するパッケージ同士を密着した状態で導通するこ
とができるため、半導体装置間の間隔が短くなり、実装
密度を向上させることが可能となる。
を構成するパッケージ同士を密着した状態で導通するこ
とができるため、半導体装置間の間隔が短くなり、実装
密度を向上させることが可能となる。
第２に、半導体ｉ置の着脱が可能になるため、故障した
半導体装置のみを取り替えたり、半導体装置の着脱によ
り回路機能や記憶容量等を適宜変えたりすることが可能
となる。
半導体装置のみを取り替えたり、半導体装置の着脱によ
り回路機能や記憶容量等を適宜変えたりすることが可能
となる。
第３に、半導体装置の実装が配線基板の実装面に対して
水平な方向のみならず、実装面に対して垂直な方向に展
開されるため、従来と同じ実装面積であっても従来より
多くの半導体装置を実装することが可能となる。
水平な方向のみならず、実装面に対して垂直な方向に展
開されるため、従来と同じ実装面積であっても従来より
多くの半導体装置を実装することが可能となる。
第１図は゛本発明の一実施例である半導体装筐のパフケ
ージ外観を示す斜視図、 第２図は第，１図の■−■線断面図、 第３図はこの半導体装置を複数積み重ねた状態を示す断
面図、 第４図はこの半導体装置を配線基板上に実装した状態を
示す斜視図、 第５図は配線基板上における半導体装置の積み重ね状態
を示す斜視図、 第６図は本発明の他の実施例を示す半導体装置のパッケ
ージ外観を示す斜視図、 第７図は第６図に示した半導体装置の積み重ね状態を示
す斜視図、 第８図は第６図に示した半導体装置を配線基板上に実装
した状態を示す斜視図、 第９図は実施例のさらに他の実施例である半導体装置の
パッケージ外観を示す斜視図、第１０図は実施例２で示
したコネクタの変形例を示す斜視図である。 ｌａ，ｌｂ，ｌｃ−・・半導体装胃、２ａ．２ｂ，２ｃ
−− ・パッケージ、３ａ，３ｂ，３ｄ・・・凸部、３
Ｃ・・・小凸部、４ａ，４ｂ・・・凹部、４Ｃ・・・小
凹部、５ａ，５ｂ・・・外部リード（外部端子）、６ａ
．６ｂ・・・溝部、７・・・内部リード、８・・・ボン
ディングワイヤ、９・・・半導体チップ、１０・・・接
合剤、１１・・・グイパッド、ｌ２・・・配線基板、ｌ
３・・・ランド、１４ａ．１４ｂ・・・ソケット、ｌ５
・・・凸状部、ｌ６・・・接触子、ｌ７・・・窪み部、
１８・・・小凸状部、１９・・・挿入部、Ａ・・・実装
面、Ｍ・・・目印。 代理人 弁理士 筒 井 大 和 第 １ 図 第２図 ＃ ３ 図 第 図 第 図
ージ外観を示す斜視図、 第２図は第，１図の■−■線断面図、 第３図はこの半導体装置を複数積み重ねた状態を示す断
面図、 第４図はこの半導体装置を配線基板上に実装した状態を
示す斜視図、 第５図は配線基板上における半導体装置の積み重ね状態
を示す斜視図、 第６図は本発明の他の実施例を示す半導体装置のパッケ
ージ外観を示す斜視図、 第７図は第６図に示した半導体装置の積み重ね状態を示
す斜視図、 第８図は第６図に示した半導体装置を配線基板上に実装
した状態を示す斜視図、 第９図は実施例のさらに他の実施例である半導体装置の
パッケージ外観を示す斜視図、第１０図は実施例２で示
したコネクタの変形例を示す斜視図である。 ｌａ，ｌｂ，ｌｃ−・・半導体装胃、２ａ．２ｂ，２ｃ
−− ・パッケージ、３ａ，３ｂ，３ｄ・・・凸部、３
Ｃ・・・小凸部、４ａ，４ｂ・・・凹部、４Ｃ・・・小
凹部、５ａ，５ｂ・・・外部リード（外部端子）、６ａ
．６ｂ・・・溝部、７・・・内部リード、８・・・ボン
ディングワイヤ、９・・・半導体チップ、１０・・・接
合剤、１１・・・グイパッド、ｌ２・・・配線基板、ｌ
３・・・ランド、１４ａ．１４ｂ・・・ソケット、ｌ５
・・・凸状部、ｌ６・・・接触子、ｌ７・・・窪み部、
１８・・・小凸状部、１９・・・挿入部、Ａ・・・実装
面、Ｍ・・・目印。 代理人 弁理士 筒 井 大 和 第 １ 図 第２図 ＃ ３ 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップを収容するパッケージの一面に凸部を
形成し、かつ他面に凹部を形成するとともに、前記凸部
、および凹部の形成されたパッケージ面に前記半導体チ
ップと導通する外部端子を配置することによって、一の
パッケージの前記凸部と、他のパッケージの前記凹部と
を嵌め合わせ、これらパッケージの同一信号、および同
一電源電圧用の外部端子同士を導通させるパッケージ構
造を備えることを特徴とする半導体装置。 ２、請求項１記載の半導体装置を配線基板上に複数実装
する際、前記一のパッケージの凸部と他のパッケージの
凹部とを嵌合することによって、これらパッケージを備
える半導体装置同士を着脱自在に接合することを特徴と
する半導体装置の実装方法。 ３、請求項１記載の半導体装置を配線基板上に複数実装
する際、前記パッケージ同士を嵌合することによって、
これらパッケージを備える半導体装置を配線基板の実装
面に対して垂直な方向に積み重ねることを特徴と半導体
装置の実装方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043689A JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
| KR1019900003253A KR0145696B1 (ko) | 1989-03-13 | 1990-03-12 | 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치 |
| US07/915,761 US5266834A (en) | 1989-03-13 | 1992-07-21 | Semiconductor device and an electronic device with the semiconductor devices mounted thereon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043689A JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239651A true JPH02239651A (ja) | 1990-09-21 |
| JP2885414B2 JP2885414B2 (ja) | 1999-04-26 |
Family
ID=13142212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043689A Expired - Fee Related JP2885414B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体装置、その実装方法および電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885414B2 (ja) |
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| JPS5712754U (ja) * | 1980-06-26 | 1982-01-22 |
-
1989
- 1989-03-13 JP JP6043689A patent/JP2885414B2/ja not_active Expired - Fee Related
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