JPH02121019A - Logic circuit device - Google Patents

Logic circuit device

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JPH02121019A
JPH02121019A JP63275376A JP27537688A JPH02121019A JP H02121019 A JPH02121019 A JP H02121019A JP 63275376 A JP63275376 A JP 63275376A JP 27537688 A JP27537688 A JP 27537688A JP H02121019 A JPH02121019 A JP H02121019A
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JP
Japan
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processing
logic circuit
clock
voltage
circuit
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Application number
JP63275376A
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Japanese (ja)
Inventor
Yoshinori Baba
馬場 義紀
Akio Takeuchi
竹内 明夫
Mitsugi Edakawa
枝川 貢
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Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Publication date
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Abstract

PURPOSE:To make the processing speed and the power consumption of a logic circuit other than CMOS controllable by calculating an expected processing time every lapse of prescribed time, and changing the voltage of a power circuit and the clock period of a clock generation circuit according to this expected processing time. CONSTITUTION:Computer system is constituted of a processing device 101 provided with a processing speed determining part 104, a power source 201 constituted so that its output voltage is variable, an a clock generator 301 constituted so that its output clock period is variable. Here, the expected processing time is calculated every lapse of the prescribed time, and the voltage of the power source 201 and the clock period of the clock generator 301 are changed according to such an expected processing time. Thus, a logic circuit device whose processing speed and the power consumption are controllable can be obtained even in the case of the logic circuit other than the CMOS.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路装置に関し、特に処理量に合せて消費
電力と処理速度とを制御可能とした論理回路装置に関す
る。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic circuit device, and more particularly to a logic circuit device whose power consumption and processing speed can be controlled in accordance with the amount of processing.

〔従来の技術〕[Conventional technology]

従来のこの種の装置においては1例えば、特開昭62−
166419号公報に開示されている如く、CMO8技
術による論理回路の低消費電力化を実現するものが知ら
れていた。この装置は、CMO8技術による論理回路の
低消費電力化は、クロック周期に直接関係するため、キ
ーボード入力待ち状態の如く、論理回路の処理量が少な
いときにクロック周期を遅くすることにより、消費電力
を削減するというものであった。
In conventional devices of this type, for example, Japanese Patent Application Laid-Open No. 1986-
As disclosed in Japanese Patent Publication No. 166419, there has been known a device that realizes low power consumption of a logic circuit using CMO8 technology. This device uses CMO8 technology to reduce the power consumption of logic circuits, which is directly related to the clock cycle. The idea was to reduce the

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術は、消費電力がクロック周期の変更のみで
は変わらない論理回路については適用することができな
いという問題があった。例えば。
The above conventional technology has a problem in that it cannot be applied to logic circuits whose power consumption does not change only by changing the clock cycle. for example.

ECL回路を用いた論理回路では、クロック周期と関係
なく電力が消費されるため、適用できないというもので
あった。
A logic circuit using an ECL circuit consumes power regardless of the clock cycle, and therefore cannot be applied.

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、CMO8以外の論理回路についても、処理速度と
消費電力を制御可能とする論理回路装置を提供すること
にある。
The present invention has been made in view of the above circumstances, and its purpose is to solve the above-mentioned problems in the conventional technology and to make it possible to control the processing speed and power consumption of logic circuits other than CMO8. An object of the present invention is to provide a logic circuit device.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の上述の目的は、電源回路とクロック発生回路お
よび論理回路を有する装置において、所定時間経過毎に
予想処理時間を算出し、該予想処理時間に基づいて前記
電源回路の電圧および前記クロック発生回路のクロック
周期を変更する手段を設けて、前記論理回路の動作速度
を変更可能とした論理回路装置によって達成される。
The above-mentioned object of the present invention is to calculate an expected processing time every predetermined period of time in a device having a power supply circuit, a clock generation circuit, and a logic circuit, and to calculate the voltage of the power supply circuit and the clock generation based on the expected processing time. This is achieved by a logic circuit device that is provided with a means for changing the clock cycle of the circuit, thereby making it possible to change the operating speed of the logic circuit.

〔作用〕[Effect]

本発明に係る論理回路装置においては、電源電圧・クロ
ック周期調整回路が、高速運転から低速運転への切替え
時に、論理回路に与える電源電圧を下げるとともに、ク
ロック周期を長くするように動作する。これにより、論
理回路の消費電力を低減し、(スイッチングタイムは増
大するが)クロック周期が長くなっているため誤動作す
ることはなく、低速運転が行われる。
In the logic circuit device according to the present invention, the power supply voltage/clock cycle adjustment circuit operates to lower the power supply voltage applied to the logic circuit and lengthen the clock cycle when switching from high-speed operation to low-speed operation. As a result, the power consumption of the logic circuit is reduced, and since the clock cycle is lengthened (although the switching time is increased), malfunctions do not occur, and low-speed operation is performed.

〔実施例〕〔Example〕

以下、本発明の実施例を図面に基づいて詳細に説明する
Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図は、本発明の一実施例を示す計算機システムの構
成図である。本システムは、処理速度決定部104を有
する処理部W101と、出力電圧を可変に構成された電
源201および出力クロック周期を可変に構成されたク
ロック発生器301から構成されている。
FIG. 1 is a configuration diagram of a computer system showing an embodiment of the present invention. This system includes a processing section W101 having a processing speed determining section 104, a power supply 201 configured to have a variable output voltage, and a clock generator 301 configured to have a variable output clock cycle.

上記処理装置101は、ジョブ管理部102とジョブ処
理部103から構成され、投入されたジョブはジョブ管
理部102内のジョブキュー105に入れられた後、順
次、ジョブ処理部103に送られ処理される。ジョブ管
理部102は、上述の処理速度決定部104を有する。
The processing device 101 is composed of a job management section 102 and a job processing section 103. Submitted jobs are placed in a job queue 105 within the job management section 102, and then sequentially sent to the job processing section 103 for processing. Ru. The job management section 102 includes the processing speed determination section 104 described above.

また、処理速度決定部104は、ジョブキュー105を
監視することにより処理速度を決定し、高速処理が必要
なとき0′″、低速処理が必要なときLL 1 gの値
を、制御信号107に出力する機能を有する。
Furthermore, the processing speed determining unit 104 determines the processing speed by monitoring the job queue 105, and sets the control signal 107 to a value of 0'' when high-speed processing is required, and a value of LL 1 g when low-speed processing is required. It has a function to output.

電源201は、受信部203とDC安定化電源202か
ら構成されており、上記受信部203は、制御信号10
7を受信すると、これをDC安定化電源202に入力す
るためのアナログ信号205に変換する機能を有する。
The power source 201 is composed of a receiving section 203 and a DC stabilized power source 202, and the receiving section 203 receives the control signal 10.
7, it has a function of converting it into an analog signal 205 to be input to the DC stabilized power supply 202.

上述の受信部203が、制御信号107として((OI
Iを受信した場合、第2図に示す如く、DC安定化電源
202は出力電圧204として高速処理用電圧を出力す
る。また、受信部203が制御信号107としてrr 
1 uを受信した場合は、DC安定化電源202は出力
電圧204として低速処理用電圧を出力する。
The above-mentioned receiving unit 203 receives ((OI) as the control signal 107.
When receiving I, the DC stabilized power supply 202 outputs a high-speed processing voltage as an output voltage 204, as shown in FIG. In addition, the receiving unit 203 sends rr as the control signal 107.
1 u, the DC stabilized power supply 202 outputs the low-speed processing voltage as the output voltage 204.

前記クロック発生器301は、オシレータ302と分周
器304とセレクタ307から構成されている。
The clock generator 301 is composed of an oscillator 302, a frequency divider 304, and a selector 307.

オシレータ302の出力するクロック信号303は、分
周器304によって高速処理用クロック信号305と低
速処理用クロック信号306とに分離される。
A clock signal 303 output from the oscillator 302 is separated by a frequency divider 304 into a clock signal 305 for high-speed processing and a clock signal 306 for low-speed processing.

セレクタ307は、第2図に示す如く、前記制御信号1
07が“0″の場合、クロック信号308に高速処理用
クロック信号305を出力する。また、制御信号107
が“1”の場合、クロック信号308に低速処理用クロ
ック信号306を出力する。処理装置101は、これに
より、処理速度決定部104により定められた処理速度
により動作することができる。
The selector 307 selects the control signal 1 as shown in FIG.
When 07 is “0”, the high-speed processing clock signal 305 is output as the clock signal 308. In addition, the control signal 107
When is “1”, the low-speed processing clock signal 306 is output as the clock signal 308. The processing device 101 can thereby operate at the processing speed determined by the processing speed determination unit 104.

第3図は、前述の処理速度決定部104の処理を示すフ
ローチャートである。まず、ステップ401では、初期
状態として、制御信号107を′0″とした後、ステッ
プ402では、外部から目IAT、A、T(ターンアラ
ウンドタイム)と処理状態観測間隔を読込む。そして、
ステップ403では、システムが停止するまで、ステッ
プ404〜409を繰り返す。
FIG. 3 is a flowchart showing the processing of the processing speed determination unit 104 described above. First, in step 401, the control signal 107 is set to '0'' as an initial state, and then in step 402, the IAT, A, T (turnaround time) and processing state observation interval are read from the outside.
In step 403, steps 404 to 409 are repeated until the system is stopped.

システム稼動中は、タイマを用いて、経過時間を監視し
ており、ステップ402の処理で読込んだ処理状態観測
間隔が経過する毎に、処理速度の切替え判断を行う(ス
テップ404,409)。この切替え判断では、まず、
ジョブキュー105内の残ジョブ数から下の式(1)を
用いて、予想処理時間を算出する(ステップ405)。
While the system is in operation, a timer is used to monitor the elapsed time, and each time the processing state observation interval read in step 402 elapses, the processing speed is determined to be switched (steps 404, 409). In this switching decision, first,
The expected processing time is calculated from the number of remaining jobs in the job queue 105 using equation (1) below (step 405).

予想処理時間=低速処理時の平均処理時間×残ジョブ数
  ・・・・(1) そして、予想処理時間と目標T、A、Tとを比較しくス
テップ406)、予想処理時間〉目標T、A、Tの場合
は、高速処理のため、前述の制御信号107をIt O
Itとしくステップ407)、また、予想処理時間〉目
標T、A、Tの場合は、低速処理のため、前記制御信号
107を111”とする(ステップ408)。以上の処
理により、処理速度決定部104は、一定時間毎に処理
速度を決定し、制御信号107を制御する。
Expected processing time = average processing time during low-speed processing × number of remaining jobs (1) Then, compare the expected processing time with the targets T, A, and T (step 406), and predict the processing time > target T, A , T, for high-speed processing, the control signal 107 described above is
If the expected processing time is greater than the target T, A, or T, the control signal 107 is set to 111'' for low-speed processing (step 408). Through the above processing, the processing speed is determined. The unit 104 determines the processing speed at regular intervals and controls the control signal 107.

第4図は、ECL基本ゲートを示す図である。FIG. 4 is a diagram showing an ECL basic gate.

入力信号602と出力信号604のレベルは、′電源電
圧601の変化により、第5図のように変化する。
The levels of the input signal 602 and the output signal 604 change as shown in FIG. 5 due to changes in the power supply voltage 601.

ベース電流はコレクタ電流に比べて充分小さいため、E
CL基本ゲートを流れる電流は、コレクタ電流に近似さ
れる。コレクタ電流は、電源電圧に比例して変化するた
め、消費電力(電流量X電圧)は、電源電圧の二乗に比
例して変化する。このため、電源電圧を下げることによ
り、消費電力は減少する。
Since the base current is sufficiently small compared to the collector current, E
The current flowing through the CL basic gate is approximated to the collector current. Since the collector current changes in proportion to the power supply voltage, power consumption (current amount x voltage) changes in proportion to the square of the power supply voltage. Therefore, power consumption is reduced by lowering the power supply voltage.

第6図は、電源電圧と論理回路のスイッチングタイムと
の関係を示しており、電源電圧を下げるに従って、スイ
ッチングタイムが増大することを示している。また、第
7図(a)〜(c)は、論理回路の一例としてのインバ
ータ回路の構成および動作例を示すものである。本論理
回路は、入力フリップフロップ501から出力した信号
を出力フリップフロップ502に取込むことにより動作
する。このため、論理回路に与えられるクロック周期は
、入力フリップフロップ501がら出力フリップフロッ
プ502までの信号のデイレイ値より大きくする必要が
ある。
FIG. 6 shows the relationship between the power supply voltage and the switching time of the logic circuit, and shows that the switching time increases as the power supply voltage is lowered. Further, FIGS. 7(a) to (c) show the configuration and operation example of an inverter circuit as an example of a logic circuit. This logic circuit operates by taking in a signal output from an input flip-flop 501 to an output flip-flop 502. Therefore, the clock period given to the logic circuit needs to be larger than the delay value of the signal from the input flip-flop 501 to the output flip-flop 502.

この論理回路を、第5図、第6図に示した電圧1で動作
させる場合、配線パターン506.507によるデイレ
イ値504をrLDJとすると、第7図(b)に示す如
く、ゲート503によるデイレイ505はBであるため
、クロック信号510のクロック間隔をrB+LDJと
すれば、正常に動作する。しかし、電源電圧を、第5図
、第6図に示した電圧2とした場合には、ゲート503
によるデイレイ508は、第7図(c)に示す如くCと
なる。このとき、クロック信号511のクロック間隔が
、上記rB + L DJのままであれば回路は誤動作
するが、クロック間隔をrC+LDJとすることにより
、回路は正常に動作する。
When this logic circuit is operated at the voltage 1 shown in FIGS. 5 and 6, if the delay value 504 due to the wiring patterns 506 and 507 is rLDJ, the delay value due to the gate 503 is as shown in FIG. 7(b). Since 505 is B, if the clock interval of the clock signal 510 is set to rB+LDJ, it will operate normally. However, when the power supply voltage is set to voltage 2 shown in FIGS. 5 and 6, the gate 503
The delay 508 is C as shown in FIG. 7(c). At this time, if the clock interval of the clock signal 511 remains rB + LDJ, the circuit will malfunction, but by setting the clock interval to rC+LDJ, the circuit will operate normally.

本実施例によれば、電源電圧とクロック周期を同時に変
化させることができるため、ジョブ投入待ち状態の如く
、処理ジョブ数が減少した場合、低速低消費電力運転を
行うことが可能であり、消費電力を削減することが可能
である。
According to this embodiment, since the power supply voltage and the clock cycle can be changed simultaneously, when the number of processed jobs decreases, such as when waiting for job submission, it is possible to perform low-speed, low-power consumption operation, and the consumption can be reduced. It is possible to reduce power consumption.

なお、前述の処理状態観測間隔としては、消費電力を削
減するために意味のある時間が選定されるべきであるこ
とは言うまでもない。
It goes without saying that a meaningful time should be selected as the processing state observation interval described above in order to reduce power consumption.

〔発明の効果〕〔Effect of the invention〕

以上述べた如く、本発明によれば、所定時間経過毎に予
想処理時間を算出し、該予想処理時間に基づいて前記電
源回路の電圧および前記クロック発生回路のクロック周
期を変更する手段を設けたので、CMO8以外の論理回
路についても、処理速度と消費電力を制御可能とする論
理回路装置を実現できるという顕著な効果を奏する。
As described above, according to the present invention, there is provided means for calculating the expected processing time every predetermined time period and changing the voltage of the power supply circuit and the clock period of the clock generation circuit based on the estimated processing time. Therefore, it is possible to realize a logic circuit device in which the processing speed and power consumption of logic circuits other than the CMO 8 can be controlled.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す計算機システムの構成
図、第2図は制御信号の内容を示す図、第3図は処理速
度決定部の処理を示すフローチャート、第4図はECL
基本ゲートを示す図、第5図は電源電圧と動作レベルと
の関係を示す図、第6図は電源電圧とスイッチングタイ
ムとの関係を示す図、第7図はインバータ回路の構成お
よび動作例を示す図である。 101:処理装置、102:ジョブ管理部、103:ジ
ョブ処理部、104:処理速度決定部、105:ジョブ
キュー、107:制御信号、201:出力電圧を可変と
した電源、301:出力クロック周期を可変に構成され
たクロック発生器、303:クロック信号、304:分
周器、305:高速処理用クロック信号、306:低速
処理用クロック信号、307:セレクタ。
Fig. 1 is a configuration diagram of a computer system showing an embodiment of the present invention, Fig. 2 is a diagram showing the contents of control signals, Fig. 3 is a flowchart showing the processing of the processing speed determining section, and Fig. 4 is an ECL
Figure 5 shows the relationship between power supply voltage and operating level; Figure 6 shows the relationship between power supply voltage and switching time; Figure 7 shows the configuration and operation example of an inverter circuit. FIG. 101: processing device, 102: job management unit, 103: job processing unit, 104: processing speed determination unit, 105: job queue, 107: control signal, 201: power supply with variable output voltage, 301: output clock cycle A variably configured clock generator, 303: clock signal, 304: frequency divider, 305: clock signal for high-speed processing, 306: clock signal for low-speed processing, 307: selector.

Claims (1)

【特許請求の範囲】 1、電源回路とクロック発生回路および論理回路を有す
る装置において、所定時間経過毎に予想処理時間を算出
し、該予想処理時間に基づいて前記電源回路の電圧およ
び前記クロック発生回路のクロック周期を変更する手段
を設けたことを特徴とする論理回路装置。 2、前記電源回路の電圧および前記クロック発生回路の
クロック周期を変更する手段を、処理状態観測間隔経過
毎に予想処理時間を算出する手段と、算出した予想処理
時間および目標ターンアラウンドタイムから、前記電源
回路の電圧変更および前記クロック発生回路のクロック
周期変更のための制御信号を出力する手段とから構成し
たことを特徴とする、請求項1記載の論理回路装置。
[Scope of Claims] 1. In a device having a power supply circuit, a clock generation circuit, and a logic circuit, an expected processing time is calculated every predetermined period of time, and the voltage of the power supply circuit and the clock generation are calculated based on the expected processing time. A logic circuit device comprising means for changing the clock cycle of the circuit. 2. The means for changing the voltage of the power supply circuit and the clock period of the clock generation circuit, the means for calculating the expected processing time at each processing state observation interval, and the calculated expected processing time and target turnaround time, 2. The logic circuit device according to claim 1, further comprising means for outputting a control signal for changing the voltage of the power supply circuit and changing the clock cycle of the clock generation circuit.
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Cited By (3)

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