JP6777412B2 - 検査方法 - Google Patents

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Description

本発明の一態様は、半導体装置の検査方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
ゲインセル型の２個のトランジスタと、１個の容量素子と、で構成される記憶装置、ゲインセル型の３個のトランジスタと、１個の容量素子と、で構成される記憶装置、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成される記憶装置を不揮発性メモリとして用いる場合、書き込みを行なうトランジスタのオフ電流が極端に小さいことが求められる。オフ電流が極端に小さい範囲であっても１×１０−２３Ａが１×１０−２２Ａになればリーク電流は、１０倍となり、保持時間に影響を及ぼす。しかしながら、保持時間を用いて検査を行おうとすると、もともとオフ電流が極端に小さいことから１年や１０年といった保持時間のテストをしないとオフ電流の違いを検出できない。
オフ電流が極端に小さいことを確認する手段として、書き込みを行なうトランジスタのしきい値電圧を確認し、サブスレッショルド領域の電流電圧特性曲線の傾き（サブスレッショルドスイング値、又はＳ値といい、ドレイン電流が１桁低下するのに必要なゲート電位の低下量で定義される。）からオフ電流を推測する方法がある。記憶装置としてモジュール化した状態で書き込みを行なうトランジスタのしきい値電圧を確認する方法として、特許文献１が提案されている。
特開２０１２−８９２２４号公報
特許文献１の方法は、幾つか課題を有している。具体的には、記憶装置内に有する容量素子に電荷を保持して、検出用のアンプから読み出す際、アンプの入力端子側の配線に寄生容量が存在するために、該容量素子によって保存された電位をそのまま取り出すことができない場合がある。
該寄生容量は、周囲の配線との距離、及び立体交差する配線との層間膜厚などによって決まる。また、検出用のアンプの構成が同じであっても、記憶装置の製造ばらつきによって、該寄生容量が異なる場合がある。
さらに、記憶装置に有する容量素子の電極の面積や電極間の膜厚が製造ばらつきによって変動することで、該容量素子の保持容量も異なってくる。
アンプから出力された電位は、該寄生容量、及び該容量素子の保持容量のばらつきの影響を含んでいる。そのため、メモリセルに書き込まれた電位から書き込みトランジスタのしきい値電圧Ｖｔｈを推測することが難しい。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置、新規なモジュール、新規な電子機器、又は新規なシステムなどを提供することを課題の一とする。
本発明の一態様は、書き込みトランジスタのしきい値電圧を正確に計測できる半導体装置を提供することを課題の一とする。又は、本発明の一態様は、書き込みトランジスタのしきい値電圧を正確に計測できる検査方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の少なくとも一つについて、全ての課題を解決する必要はない。
（１）
本発明の一態様は、回路を有する半導体装置の検査方法であって、回路は第１のトランジスタと、容量素子と、保持ノードと、第１の配線とを有し、第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソース又はドレインの他方は、保持ノードに電気的に接続され、容量素子の第１の電極は、保持ノードに電気的に接続され、検査方法は、第１の書き込み動作により回路に第１の電位を書き込む第１のステップと、第１のステップを実行した回路に対して第１の読み出し動作を行い、第１の配線の電位ＶＷＢＬ１を取得する第２のステップと、第２の書き込み動作により回路に第２の電位を書き込む第３のステップと、第３のステップを実行した回路に対して第２の読み出し動作を行い、第１の配線の電位ＶＷＢＬ２を取得する第４のステップと、第１のトランジスタのしきい値電圧Ｖｔｈを算出する第５のステップと、を有し、第１の書き込み動作は、第１の配線に電位ＶＷＢを与えるステップ（Ｗ１−１）と、ステップ（Ｗ１−１）の後に、第１のトランジスタのゲートに電位ＶＧＭ１を与えて、第１の配線と保持ノードとの間を導通状態にするステップ（Ｗ１−２）と、ステップ（Ｗ１−２）の後に、第１のトランジスタを非導通状態にして、保持ノードを電気的に浮遊状態にするステップ（Ｗ１−３）と、を有し、第２の書き込み動作は、第１の配線に電位ＶＷＢを与えるステップ（Ｗ２−１）と、ステップ（Ｗ２−１）の後に、第１のトランジスタのゲートに電位ＶＧＭ２を与えて、第１の配線と保持ノードとの間を導通状態にするステップ（Ｗ２−２）と、ステップ（Ｗ２−２）の後に、第１のトランジスタを非導通状態にして、保持ノードを電気的に浮遊状態するステップ（Ｗ２−３）と、を有し、第１及び第２の読み出し動作のそれぞれは、第１の配線を第３の電位にプリチャージするステップ（Ｒ１）と、第１の配線を電気的に浮遊状態にするステップ（Ｒ２）と、第１のトランジスタをオンにして、第１の配線と保持ノードとの間を導通状態にするステップ（Ｒ３）と、を有し、電位ＶＧＭ１、及び電位ＶＧＭ２は下記式（ａ１）の関係を満たし、第５のステップは、下記式（ａ２）によりしきい値電圧Ｖｔｈを算出するステップを有する特徴とする検査方法である。
ＶＧＭ１ ＞ ＶＷＢ＋Ｖｔｈ ＞ ＶＧＭ２ （ａ１）
ＶＷＢＬ２／ＶＷＢＬ１ ＝（ＶＷＢ−Ｖｔｈ）／ＶＷＢ （ａ２）
（２）
又は、本発明の一態様は、前記（１）において、第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする検査方法である。
（３）
又は、本発明の一態様は、前記（１）又は前記（２）において、回路は、第２のトランジスタを有し、第２のトランジスタのゲートは、保持ノードに電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続されていることを特徴とする検査方法である。
（４）
又は、本発明の一態様は、前記（１）又は前記（２）において、回路は、第２のトランジスタと、第２の配線と、を有し、第２のトランジスタのゲートは、保持ノードに電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続されていることを特徴とする検査方法である。
（５）
又は、本発明の一態様は、前記（１）又は前記（２）において、回路は、第２のトランジスタと、第３のトランジスタと、を有し、第２のトランジスタのゲートは、保持ノードに電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続されていることを特徴とする検査方法である。
（６）
又は、本発明の一態様は、前記（１）又は前記（２）において、回路は、第２のトランジスタと、第３のトランジスタと、第２の配線と、を有し、第２のトランジスタのゲートは、保持ノードに電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続されていることを特徴とする検査方法である。
（７）
又は、本発明の一態様は、前記（４）又は前記（５）において、第２のトランジスタは、チャネル形成領域に単結晶シリコンを有することを特徴とする検査方法である。
（８）
又は、本発明の一態様は、前記（６）又は前記（７）において、第２のトランジスタ及び第３のトランジスタは、チャネル形成領域に単結晶シリコンを有することを特徴とする検査方法である。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な記憶装置、新規なモジュール、新規な電子機器又は新規なシステムなどを提供することができる。
本発明の一態様によって、書き込みトランジスタのしきい値電圧を正確に計測できる半導体装置を提供することができる。又は、本発明の一態様によって、書き込みトランジスタのしきい値電圧を正確に計測できる検査方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様の半導体装置の動作例を示すフローチャート。 本発明の一態様の半導体装置の動作例を示すフローチャート。 本発明の一態様の半導体装置の動作例を示すフローチャート。 本発明の一態様の半導体装置の動作例を示すフローチャート。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様の半導体装置の構成例を示すブロック図。 本発明の一態様に係るメモリセルの構成例を示す回路図。 本発明の一態様に係るメモリセルの構成例を示す回路図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 ＣＰＵの構成例を示すブロック図。 電子機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様の検査システムを用いた計算結果を示す図。 本発明の一態様の検査システムを用いた計算結果を示す図。
本明細書において、酸化物半導体をＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをＯＳトランジスタと表記する場合がある。
（実施の形態１）
本実施の形態では、開示する本発明の一態様の半導体装置について説明する。
＜構成例＞
本発明の一態様である半導体装置の構成例を図５、及び図６に示す。図５において、半導体装置１００は、メモリモジュール（図６においては、ＭＥＭＯＲＹ ＭＯＤＵＬＥと表記）であり、行デコーダ１０１（図５では、Ｒｏｗ Ｄｅｃｏｄｅｒと表記）、列デコーダ１０２（図５では、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒと表記）、メモリセルアレイ１０３、バッファ回路１０４、トランジスタＢＬＴＲ［１］乃至トランジスタＢＬＴＲ［ｎ］を有する。
メモリセルアレイ１０３は、メモリセル２００［１、１］乃至メモリセル２００［ｍ、ｎ］を有する（図５では、メモリセル２００［１、１］、メモリセル２００［１、ｎ］、メモリセル２００［ｍ、１］、メモリセル２００［ｍ、ｎ］のみ表記し、それ以外のメモリセルは省略している）。具体的には、行方向にｎ個、列方向にｍ個、合計ｎ×ｍ個のメモリセル２００［ｉ、ｊ］が行列状に設けられている（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である）。
また、半導体装置１００は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と、を有する。行デコーダ１０１は、配線ＷＬ［１］乃至配線ＷＬ［ｍ］と電気的に接続され、列デコーダ１０２は、配線ＢＬ［１］乃至配線ＢＬ［ｎ］と電気的に接続されている。配線ＷＬ［ｉ］は、メモリセル２００［ｉ、１］乃至メモリセル２００［ｉ，ｎ］と電気的に接続され、配線ＢＬ［ｊ］は、メモリセル２００［１、ｊ］乃至メモリセル２００［ｍ、ｊ］と電気的に接続されている。
バッファ回路１０４の入力端子は、トランジスタＢＬＴＲ［ｊ］のソース又はドレインの一方と電気的に接続され、バッファ回路１０４の出力端子は、端子ＳＯＵＴと電気的に接続されている。バッファ回路は、増幅度１倍のボルテージフォロワ回路、又は信号振幅に応じた増幅度に設定したオペアンプを使用するのが好ましい。
トランジスタＢＬＴＲ［ｊ］のソース又はドレインの他方は、配線ＢＬ［ｊ］と電気的に接続されている。トランジスタＢＬＴＲ［１］乃至トランジスタＢＬＴＲ［ｎ］のゲートは、列デコーダ１０２と電気的に接続されている。なお、トランジスタＢＬＴＲ［１］乃至トランジスタＢＬＴＲ［ｎ］は、トランジスタに限定せず、導通状態及び非導通状態を制御できる素子であれば、該素子に代替することができる。例えば、トランジスタ以外の電気的スイッチ、機械的スイッチ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）などを使用してもよい。
図６（Ａ）は、半導体装置１００と、検査回路５００と、が電気的に接続された構成を示している。半導体装置１００は、図５に示したメモリモジュールであり、検査回路５００は、しきい値電圧の変動量を計算する回路である。
半導体装置１００は、端子ＳＯＵＴを有している。検査回路５００は、アナログデジタル変換回路５０１（図６（Ａ）では、ＡＤＣと表記）と、デジタルシグナルプロセッサ５０２（図６（Ａ）では、ＤＳＰと表記）と、記憶装置５０３（図６（Ａ）では、Ｄａｔａ Ｍｅｍｏｒｙと表記）と、を有している。
アナログデジタル変換回路５０１は、半導体装置１００の端子ＳＯＵＴと電気的に接続されている。アナログデジタル変換回路５０１とデジタルシグナルプロセッサ５０２は、電気的に接続され、デジタルシグナルプロセッサ５０２と記憶装置５０３は、電気的に接続されている。
なお、デジタルシグナルプロセッサの代わりに、マイクロプロセッサを用いてもよい。その場合のブロック図を図６（Ｂ）に示す。マイクロプロセッサ５０４（図６（Ｂ）では、ＭＰと表記）は、アナログデジタル変換回路５０１と、記憶装置５０３と電気的に接続されている。
＜動作例＞
次に、上述の構成の動作例について、図１のフローチャートを用いて説明する。
本動作例は、大きく分けて３つのステップから成り、図１にその動作について示す。具体的には、ステップＳ１では、図２のステップＳ１−１乃至ステップＳ１−８の動作が行われ、ステップＳ２では、図３のステップＳ２−１乃至ステップＳ２−８の動作が行われ、ステップＳ３では、図４のステップＳ３−１及びＳ３−２の動作が行われる。
ステップＳ１−１乃至ステップＳ１−３は、メモリセルへの書き込み動作Ｗ１を示し、ステップＳ１−４乃至ステップＳ１−６は、メモリセルからの読み出し動作Ｒ１を示し、ステップＳ１−７及びステップＳ１−８は、書き込み動作Ｗ１及び読み出し動作Ｒ１を行って得られた電位ＶＷＢＬ１の取得動作Ｅ１を示している。
ステップＳ２−１乃至ステップＳ２−３は、メモリセルへの書き込み動作Ｗ２を示し、ステップＳ２−４乃至ステップＳ２−６は、メモリセルからの読み出し動作Ｒ２を示し、ステップＳ２−７及びステップＳ２−８は、書き込み動作Ｗ２及び読み出し動作Ｒ２を行って得られた電位ＶＷＢＬ２の取得動作Ｅ２を示している。
なお、本動作例の説明において、メモリセルアレイ１０３のメモリセル２００［ｉ、ｊ］を、図７に示すメモリセル２１０として考える。
図７は、１つのトランジスタ、及び１つの容量素子を有するメモリセルを示している。メモリセル２１０は、トランジスタＯＳＴＲ１と、保持ノードＦＮ１と、容量素子ＭＣ１を有している。
トランジスタＯＳＴＲ１のソース又はドレインの一方は、配線ＢＬと電気的に接続され、トランジスタＯＳＴＲ１のソース又はドレインの他方は、保持ノードＦＮ１と電気的に接続され、トランジスタＯＳＴＲ１のゲートは、配線ＷＬと電気的に接続されている。容量素子ＭＣ１の一方の電極は、保持ノードＦＮ１と電気的に接続され、容量素子ＭＣ１の他方の電極は、配線ＣＮＯＤＥと電気的に接続されている。
保持ノードＦＮ１は、メモリセル２１０におけるデータ保持部となっている。トランジスタＯＳＴＲ１は、保持ノードＦＮ１と配線ＢＬとを導通するスイッチとして機能する。配線ＢＬには、書き込み用信号と読み出し用信号が入出力される。配線ＷＬには、メモリセル選択用信号が入力される。配線ＣＮＯＤＥは、容量素子ＭＣ１用の配線であり、ＧＮＤ電位が入力される。なお、ＧＮＤ電位とは、接地電位のことを示している。
データの書き込み及び読み出しは、トランジスタＯＳＴＲ１を導通状態にし、保持ノードＦＮ１と配線ＢＬとを導通することで行われる。なお、本動作例における、配線ＢＬに印加する書き込み電圧をＶＷＢとする。
トランジスタＯＳＴＲ１は、酸化物半導体（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含んでいることが望ましい。チャネル形成領域に酸化物半導体を有することで、ソース−ドレイン間を流れるオフ電流（リーク電流）を極めて小さくすることができる。そのため、保持ノードＦＮ１の電圧の変動を抑えることができる。つまり、メモリセル２１０を不揮発性の記憶回路、あるいは電源供給無しで長期間データを保持することができる記憶回路として動作させることができる。
＜＜ステップＳ１＞＞
ステップＳ１では、配線ＢＬの電位ＶＷＢＬ１を出力して、記憶装置５０３に保持する動作が行われる。なお、電位ＶＷＢＬ１については、ステップＳ１−６で説明する。
ステップＳ１−１では、トランジスタＯＳＴＲ１のゲートに電位ＶＧＭ１を印加する動作が行われる。このとき、電位ＶＧＭ１は、トランジスタＯＳＴＲ１のしきい値電圧Ｖｔｈと電位ＶＷＢとの和よりも大きい電位とする。
ステップＳ１−２では、配線ＢＬに電位ＶＷＢを印加する動作が行われる。このとき、トランジスタＯＳＴＲ１のソース−ドレイン間は導通状態になり、保持ノードＦＮ１に、配線ＢＬの電位が書き込まれる。すなわち、保持ノードＦＮ１の電位は、ほぼＶＷＢとなる。
ステップＳ１−３では、トランジスタＯＳＴＲ１のゲートにＧＮＤ電位を印加する動作が行われる。このとき、トランジスタＯＳＴＲ１のソース−ドレイン間は非導通状態となり、保持ノードＦＮ１はフローティング状態となり、保持ノードＦＮ１に電位ＶＷＢが保持される。
ステップＳ１−４では、配線ＢＬをＧＮＤ電位にプリチャージする動作が行われる。
ステップＳ１−５では、配線ＢＬをフローティング状態（図２では、電気的に浮遊状態と表記）にする動作が行われる。具体的には、列デコーダ１０２の内部において、信号若しくは電圧が供給される配線と配線ＢＬとの接続を非導通状態とし、かつ配線ＢＬと接続されているトランジスタＢＬＴＲのソース−ドレイン間を非導通状態としている。
ステップＳ１−６では、トランジスタＯＳＴＲ１のゲートに電位を印加して、トランジスタＯＳＴＲ１のソース−ドレイン間を導通状態にする動作が行われる。トランジスタＯＳＴＲ１のソース−ドレイン間が導通状態となることで、保持ノードＦＮ１に保存された電荷が、配線ＢＬへ移動する。このときの配線ＢＬの電位をＶＷＢＬ１とする。配線ＢＬの電位ＶＷＢＬ１は、容量素子ＭＣ１の容量をＣｓとし、配線ＢＬの寄生容量をＣＢとして、下式で表される。
ＶＷＢＬ１＝ＶＷＢ×Ｃｓ／（ＣＢ＋Ｃｓ）
ステップＳ１−７では、配線ＢＬの電位ＶＷＢＬ１を端子ＳＯＵＴに出力する動作が行われる。具体的には、列デコーダ１０２によりトランジスタＢＬＴＲのソース−ドレイン間を導通状態にすることで、配線ＢＬの電位ＶＷＢＬ１がバッファ回路１０４の入力端子に入力され、バッファ回路１０４の出力端子から端子ＳＯＵＴへＶＷＢＬ１が出力される。
ステップＳ１−８では、検査回路５００において端子ＳＯＵＴから入力された電位ＶＷＢＬ１をデジタル変換して、記憶装置５０３に保存する動作が行われる。バッファ回路１０４の出力端子はアナログデジタル変換回路５０１の入力端子と接続されているので、アナログデジタル変換回路５０１の入力端子には、電位ＶＷＢＬ１が入力され、デジタル変換される。デジタル変換された電位ＶＷＢＬ１は、デジタルシグナルプロセッサ５０２を介して、記憶装置５０３に保存される。
＜＜ステップＳ２＞＞
ステップＳ２では、配線ＢＬの電位ＶＷＢＬ２を出力して、記憶装置５０３に保持する動作が行われる。なお、電位ＶＷＢＬ２については、ステップＳ２−６で説明する。
ステップＳ２−１では、トランジスタＯＳＴＲ１のゲートに電位ＶＧＭ２を印加する動作が行われる。このとき、電位ＶＧＭ２は、トランジスタＯＳＴＲ１のしきい値電圧Ｖｔｈと電位ＶＷＢとの和よりも小さい電位とする。
ステップＳ２−２では、配線ＢＬに電位ＶＷＢを印加する動作が行われる。このとき、トランジスタＯＳＴＲ１のソース−ドレイン間は導通状態になり、保持ノードＦＮ１に、電位が書き込まれる。トランジスタＯＳＴＲ１のゲートの電位は、トランジスタＯＳＴＲ１のしきい値電圧Ｖｔｈと電位ＶＷＢとの和よりも小さい電位となっているので、保持ノードＦＮ１に書き込まれる電位は、ＶＷＢ−Ｖｔｈとなる。
ステップＳ２−３では、トランジスタＯＳＴＲ１のゲートにＧＮＤ電位を印加する動作が行われる。このとき、トランジスタＯＳＴＲ１のソース−ドレイン間は非導通状態となり、保持ノードＦＮ１はフローティング状態となり、保持ノードＦＮ１に電位ＶＷＢ−Ｖｔｈが保持される。
ステップＳ２−４では、配線ＢＬをＧＮＤ電位にプリチャージする動作が行われる。
ステップＳ２−５では、配線ＢＬをフローティング状態（図２では、電気的に浮遊状態と表記）にする動作が行われる。具体的には、列デコーダ１０２の内部において、信号若しくは電圧が供給される配線と配線ＢＬとの接続を非導通状態とし、かつ配線ＢＬと接続されているトランジスタＢＬＴＲのソース−ドレイン間を非導通状態としている。
ステップＳ２−６では、トランジスタＯＳＴＲ１のゲートに電位を印加して、トランジスタＯＳＴＲ１のソース−ドレイン間を導通状態にする動作が行われる。トランジスタＯＳＴＲ１のソース−ドレイン間が導通状態となることで、保持ノードＦＮ１に保存された電荷が、配線ＢＬへ移動する。このときの配線ＢＬの電位をＶＷＢＬ２とする。配線ＢＬの電位ＶＷＢＬ２は、容量素子ＭＣ１の容量をＣｓとし、配線ＢＬの寄生容量をＣＢとして、下式で表される。
ＶＷＢＬ２＝（ＶＷＢ−Ｖｔｈ）×Ｃｓ／（ＣＢ＋Ｃｓ）
ステップＳ２−７では、配線ＢＬの電位ＶＷＢＬ２を端子ＳＯＵＴに出力する動作が行われる。具体的には、列デコーダ１０２によりトランジスタＢＬＴＲのソース−ドレイン間を導通状態にすることで、配線ＢＬの電位ＶＷＢＬ２がバッファ回路１０４の入力端子に入力され、バッファ回路１０４の出力端子から端子ＳＯＵＴへＶＷＢＬ２が出力される。
ステップＳ２−８では、検査回路５００において端子ＳＯＵＴからの入力された電位ＶＷＢＬ２をデジタル変換して、記憶装置５０３に保存する動作が行われる。バッファ回路１０４の出力端子はアナログデジタル変換回路５０１の入力端子と接続されているので、アナログデジタル変換回路５０１の入力端子には、電位ＶＷＢＬ２が入力され、デジタル変換される。デジタル変換された電位ＶＷＢＬ２は、デジタルシグナルプロセッサ５０２を介して、記憶装置５０３に保存される。
＜＜ステップＳ３＞＞
ステップＳ３−１では、ステップＳ１で得られたＶＷＢＬ１、及びステップＳ２で得られたＶＷＢＬ２を記憶装置５０３から読み出して、デジタルシグナルプロセッサ５０２に送信する動作が行われる。
その後、ステップＳ３−２において、デジタルシグナルプロセッサ５０２によって、ＶＷＢＬ２／ＶＷＢＬ１が計算される。
また、ステップＳ１のＶＷＢＬ１を示す式、及びステップＳ２のＶＷＢＬ２を示す式から下式が得られる。
ＶＷＢＬ２／ＶＷＢＬ１＝（ＶＷＢ−Ｖｔｈ）／ＶＷＢ
ＶＷＢＬ２／ＶＷＢＬ１はデジタルシグナルプロセッサ５０２で得られた計算値、ＶＷＢは書き込み電位であり、どちらも既知である。すなわち、ＶＷＢＬ２／ＶＷＢＬ１及びＶＷＢを代入することで、Ｖｔｈを算出することができる。これにより、容量素子ＭＣ１の保持容量及び配線ＢＬの寄生容量ＣＢのばらつきに依らないトランジスタＯＳＴＲ１のしきい値電圧Ｖｔｈを算出することができる。
ステップＳ１乃至ステップＳ３を、メモリセル２００［１、１］乃至メモリセル２００［ｍ、ｎ］に対して行うことで、メモリセルアレイ１０３の全てのトランジスタＯＳＴＲ１のしきい値電圧Ｖｔｈを取得することができる。
上述した方法を行うことで、記憶装置内の書き込みトランジスタのしきい値電圧Ｖｔｈのばらつきを把握することができる。これにより、半導体装置、又は記憶装置の評価を行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
次に、実施の形態１で説明した書き込みトランジスタのしきい値電圧の算出を行うことができる、メモリセル２１０とは別のメモリセルについて説明する。
図８（Ａ）乃至図８（Ｃ）にしきい値電圧の算出を行うことができるメモリセルの一例を示す。
＜＜メモリセルの構成例１＞＞
図８（Ａ）は、２つのトランジスタ、及び１つの容量素子を有するメモリセルを示している。メモリセル２２０は、トランジスタＯＳＴＲ２と、トランジスタＳｉＴＲ１と、保持ノードＦＮ２と、容量素子ＭＣ２を有している。
トランジスタＯＳＴＲ２のソース又はドレインの一方は、配線ＷＢＬと電気的に接続され、トランジスタＯＳＴＲ２のソース又はドレインの他方は、保持ノードＦＮ２と電気的に接続され、トランジスタＯＳＴＲ２のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＳｉＴＲ１のソース又はドレインの一方は、配線ＲＢＬと電気的に接続され、トランジスタＳｉＴＲ１のソース又はドレインの他方は、配線ＳＬと電気的に接続され、トランジスタＳｉＴＲ１のゲートは、保持ノードＦＮ２と電気的に接続されている。容量素子ＭＣ２の一方の電極は、保持ノードＦＮ２と電気的に接続され、容量素子ＭＣ２の他方の電極は、配線ＲＷＬと電気的に接続されている。
保持ノードＦＮ２は、メモリセル２２０におけるデータ保持部となっている。トランジスタＯＳＴＲ２は、保持ノードＦＮ２と配線ＷＢＬを接続するスイッチとして機能する。
配線ＷＢＬには、書き込み用信号が入力される。配線ＲＢＬには、読み出し用信号が、配線ＷＷＬには、メモリセル選択用信号が入力される。配線ＲＷＬは、容量素子ＭＣ２用の配線であり、ＧＮＤ電位が入力される。
データの書き込みは、配線ＳＬに一定電圧を与えた状態で、トランジスタＯＳＴＲ２を導通状態にし、保持ノードＦＮ２と配線ＷＢＬとを導通することで行われる。データの読み出しは、初めに配線ＲＢＬ、配線ＳＬに一定電圧を与える。保持ノードＦＮ２の電圧に応じて、トランジスタＳｉＴＲ１のソース−ドレイン間を流れる電流値が変動する。トランジスタＳｉＴＲ１のソース−ドレイン電流により、配線ＲＢＬが充電あるいは放電されるので、配線ＲＢＬの電圧を検出することで、メモリセル２２０に保持されているデータ値を読み出すことができる。
メモリセル２２０を、実施の形態１のメモリセル２００［ｉ、ｊ］として使用する場合、配線ＷＢＬを、トランジスタＢＬＴＲ［ｊ］のソース−ドレインを介して、バッファ回路１０４の入力端子に接続する構成とすればよい。
＜＜メモリセルの構成例２＞＞
図８（Ｂ）は、３つのトランジスタ、及び１つの容量素子を有するメモリセルを示している。メモリセル２３０は、トランジスタＯＳＴＲ３と、トランジスタＳｉＴＲ２と、トランジスタＳｉＴＲ３と、保持ノードＦＮ３と、容量素子ＭＣ３と、を有している。
トランジスタＯＳＴＲ３のソース又はドレインの一方は、配線ＷＢＬと電気的に接続され、トランジスタＯＳＴＲ３のソース又はドレインの他方は、保持ノードＦＮ３と電気的に接続され、トランジスタＯＳＴＲ３のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＳｉＴＲ２のソース又はドレインの一方は、配線ＲＢＬと電気的に接続され、トランジスタＳｉＴＲ２のソース又はドレインの他方は、トランジスタＳｉＴＲ３のソース又はドレインの一方と電気的に接続され、トランジスタＳｉＴＲ２のゲートは、配線ＲＷＬと電気的に接続されている。トランジスタＳｉＴＲ３のソース又はドレインの他方は、配線ＳＬと電気的に接続され、トランジスタＳｉＴＲ３のゲートは、保持ノードＦＮ３と電気的に接続されている。容量素子ＭＣ３の一方の電極は、保持ノードＦＮ３と電気的に接続され、容量素子ＭＣ３の他方の電極は、配線ＣＮＯＤＥと電気的に接続されている。
保持ノードＦＮ３は、メモリセル２３０におけるデータ保持部となっている。トランジスタＯＳＴＲ３は、保持ノードＦＮ３と配線ＷＢＬとを導通するスイッチとして機能する。配線ＣＮＯＤＥは、容量素子ＭＣ３用の配線であり、書き込み動作、及び読み出し動作時に、容量素子ＭＣ３の端子に一定の電圧を供給するための配線である。
データの書き込みは、トランジスタＯＳＴＲ３を導通状態にして、保持ノードＦＮ３と配線ＷＢＬとを導通することで行われる。データの読み出しは、初めに配線ＲＢＬ、配線ＳＬに一定電圧を与えた状態で、トランジスタＳｉＴＲ２を導通状態にすることで行われる。保持ノードＦＮ３の電圧に応じて、トランジスタＳｉＴＲ３のソース−ドレイン間を流れる電流値が変動する。トランジスタＳｉＴＲ３のソース−ドレイン電流により、配線ＲＢＬが充電あるいは放電されるので、配線ＲＢＬの電圧を検出することで、メモリセル２３０に保持されているデータ値を読み出すことができる。
メモリセル２３０を、実施の形態１のメモリセル２００［ｉ、ｊ］として使用する場合、配線ＷＢＬを、トランジスタＢＬＴＲ［ｊ］のソース−ドレインを介して、バッファ回路１０４の入力端子に接続する構成とすればよい。
＜＜メモリセルの構成例３＞＞
図８（Ｃ）は、３つのトランジスタ、及び１つの容量素子を有するメモリセルを示している。メモリセル２４０は、トランジスタＯＳＴＲ４と、トランジスタＳｉＴＲ４と、トランジスタＳｉＴＲ５と、保持ノードＦＮ４と、容量素子ＭＣ４と、を有している。また、メモリセル２４０は、メモリセル２３０の配線ＲＢＬと配線ＷＢＬを一体化して、一本の配線ＢＬにまとめた構成でもある。
トランジスタＯＳＴＲ４のソース又はドレインの一方は、配線ＢＬと電気的に接続され、トランジスタＯＳＴＲ４のソース又はドレインの他方は、保持ノードＦＮ４と電気的に接続され、トランジスタＯＳＴＲ４のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＳｉＴＲ４のソース又はドレインの一方は、配線ＢＬと電気的に接続され、トランジスタＳｉＴＲ４のソース又はドレインの他方は、トランジスタＳｉＴＲ５のソース又はドレインの一方と電気的に接続され、トランジスタＳｉＴＲ４のゲートは、配線ＲＷＬと電気的に接続されている。トランジスタＳｉＴＲ５のソース又はドレインの他方は、配線ＳＬと電気的に接続され、トランジスタＳｉＴＲ５のゲートは、保持ノードＦＮ４と電気的に接続されている。容量素子ＭＣ４の一方の電極は、保持ノードＦＮ４と電気的に接続され、容量素子ＭＣ４の他方の電極は、配線ＣＮＯＤＥと電気的に接続されている。
保持ノードＦＮ４は、メモリセル２４０におけるデータ保持部となっている。トランジスタＯＳＴＲ４は、保持ノードＦＮ４と配線ＢＬとを導通するスイッチとして機能する。配線ＣＮＯＤＥは、容量素子ＭＣ４用の配線であり、書き込み動作、及び読み出し動作時に、容量素子ＭＣ４の端子に一定の電圧を供給するための配線である。
データの書き込みは、トランジスタＯＳＴＲ４を導通状態にして、保持ノードＦＮ４と配線ＢＬとを導通することで行われる。データの読み出しは、初めに配線ＢＬ、配線ＳＬに一定電圧を与えた状態で、トランジスタＳｉＴＲ４を導通状態にすることで行われる。保持ノードＦＮ４の電圧に応じて、トランジスタＳｉＴＲ５のソース−ドレイン間を流れる電流値が変動する。トランジスタＳｉＴＲ５のソース−ドレイン電流により、配線ＢＬが充電あるいは放電されるので、配線ＢＬの電圧を検出することで、メモリセル２４０に保持されているデータ値を読み出すことができる。
メモリセル２４０を、実施の形態１のメモリセル２００［ｉ、ｊ］として使用する場合、配線ＢＬを、トランジスタＢＬＴＲ［ｊ］のソース−ドレインを介して、バッファ回路１０４の入力端子に接続する構成とすればよい。
また、メモリセル２４０と同様に、前述したメモリセル２２０についても、配線ＲＢＬと配線ＷＢＬを一体化して、一本の配線にまとめた構成のメモリセルにしても、実施の形態１に適用することができる。
トランジスタＯＳＴＲ２乃至トランジスタＯＳＴＲ４は、酸化物半導体（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含んでいることが望ましい。チャネル形成領域に酸化物半導体を有することで、ソース−ドレイン間を流れるオフ電流（リーク電流）を極めて小さくすることができる。そのため、保持ノードＦＮ２乃至保持ノードＦＮ４の電圧の変動を抑えることができる。つまり、メモリセル２２０、メモリセル２３０、及びメモリセル２４０を不揮発性の記憶回路、あるいは電源供給無しで長期間データを保持することができる記憶回路として動作させることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態に示すトランジスタＯＳＴＲ１乃至トランジスタＯＳＴＲ４に適用可能なＯＳトランジスタの構造について説明する。
＜トランジスタの構成例１＞
図９（Ａ）乃至図９（Ｃ）は、トランジスタ４００ａの上面図及び断面図である。図９（Ａ）は上面図である。図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。
トランジスタ４００ａは、基板４５０と、基板４５０上の絶縁膜４０１と、絶縁膜４０１上の導電膜４１４と、導電膜４１４を覆うように形成された絶縁膜４０２と、絶縁膜４０２上の絶縁膜４０３と、絶縁膜４０３上の絶縁膜４０４と、絶縁膜４０４上に、金属酸化物４３１、金属酸化物４３２の順で形成された積層と、金属酸化物４３２の上面及び側面と接する導電膜４２１と、同じく金属酸化物４３２の上面及び側面と接する導電膜４２３と、導電膜４２１上の導電膜４２２と、導電膜４２３上の導電膜４２４と、導電膜４２２及び導電膜４２４上の絶縁膜４０５と、金属酸化物４３１、金属酸化物４３２、導電膜４２１乃至４２４、及び絶縁膜４０５と接する金属酸化物４３３と、金属酸化物４３３上の絶縁膜４０６と、絶縁膜４０６上の導電膜４１１と、導電膜４１１上の導電膜４１２と、導電膜４１２上の導電膜４１３と、導電膜４１３を覆うように形成された絶縁膜４０７と、絶縁膜４０７上の絶縁膜４０８を有する。なお、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３をまとめて、金属酸化物４３０と呼称する。
金属酸化物４３２は半導体であり、トランジスタ４００ａのチャネルとしての機能を有する。
また、金属酸化物４３１及び金属酸化物４３２は、領域４４１及び領域４４２を有する。領域４４１は、導電膜４２１と、金属酸化物４３１、金属酸化物４３２が接する領域の近傍に形成され、領域４４２は、導電膜４２３と、金属酸化物４３１、金属酸化物４３２が接する領域の近傍に形成される。
領域４４１、領域４４２は低抵抗領域としての機能を有する。金属酸化物４３１、金属酸化物４３２は、領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物４３１、金属酸化物４３２は、領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜４２１、導電膜４２２は、トランジスタ４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜４２３、導電膜４２４は、トランジスタ４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
導電膜４１１乃至導電膜４１３は、トランジスタ４００ａの第１のゲート電極としての機能を有する。
導電膜４１１、導電膜４１３は、導電膜４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。
絶縁膜４０６は、トランジスタ４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜４１４は、トランジスタ４００ａの第２のゲート電極としての機能を有する。
導電膜４１１乃至４１３と導電膜４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜４１４は、場合によっては省略してもよい。
絶縁膜４０１乃至絶縁膜４０４は、トランジスタ４００ａの下地絶縁膜としての機能を有する。また、絶縁膜４０２乃至絶縁膜４０４は、トランジスタ４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜４０５乃至４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図９（Ｃ）に示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。上記構成をとることで、導電膜４１１の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。金属酸化物４３２の全体（バルク）にチャネルが形成されるため、ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ４００ａにおいて、ゲート電極として機能する領域は、絶縁膜４０５などに形成された開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図９（Ｂ）に示すように、導電膜４１１と導電膜４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜４１１と導電膜４２４は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
図１０（Ａ）は、トランジスタ４００ａの中央部を拡大したものである。図１０（Ａ）において、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図１０（Ａ）において、導電膜４２１と導電膜４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図１０（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
図１０（Ａ）において、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界をチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜４２２と導電膜４１１の間に形成される寄生容量、及び、導電膜４２４と導電膜４１１の間に形成される寄生容量の値は、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを、絶縁膜４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ４００ａの各構成要素について説明を行う。
＜＜金属酸化物層＞＞
まず、金属酸化物４３１乃至金属酸化物４３３に適用可能な金属酸化物について説明を行う。
トランジスタ４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
金属酸化物４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、金属酸化物４３１及び金属酸化物４３３は、金属酸化物４３２を構成する酸素以外の元素一種、又は二種以上から構成される金属酸化物である。金属酸化物４３２を構成する酸素以外の元素一種、又は二種以上から金属酸化物４３１及び金属酸化物４３３が構成されるため、金属酸化物４３１と金属酸化物４３２との界面、及び金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物４３１又は金属酸化物４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物４３１又は金属酸化物４３３が酸化ガリウムであっても構わない。
次に、金属酸化物４３１乃至金属酸化物４３３の積層により構成される金属酸化物４３０の機能及びその効果について、図１０（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１０（Ｂ）は、図１０（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１０（Ｂ）は、トランジスタ４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図１０（Ｂ）中、Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜４０４と絶縁膜４０６は絶縁体であるため、Ｅｃ４０６とＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、及びＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物４３２は、金属酸化物４３１及び金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物４３２として、金属酸化物４３１及び金属酸化物４３３よりも電子親和力の０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３のうち、電子親和力の大きい金属酸化物４３２にチャネルが形成される。
このとき、電子は、金属酸化物４３１、及び金属酸化物４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物４３１、及び金属酸化物４３３は、絶縁膜のように機能する。
金属酸化物４３１と金属酸化物４３２との間には、金属酸化物４３１と金属酸化物４３２との混合領域を有する場合がある。また、金属酸化物４３２と金属酸化物４３３との間には、金属酸化物４３２と金属酸化物４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物４３１と金属酸化物４３２の界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物４３２の上面又は下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損（ＶＯとも表記する場合がある。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物４３２のある深さにおいて、又は、金属酸化物４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物４３２の全体にチャネルが形成される。したがって、金属酸化物４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物４３３は薄いほど好ましい。金属酸化物４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物４３３は、チャネルの形成される金属酸化物４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物４３３は、ある程度の厚さを有することが好ましい。金属酸化物４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物４３３は、絶縁膜４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物４３１は厚く、金属酸化物４３３は薄いことが好ましい。金属酸化物４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネルの形成される金属酸化物４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１及び金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１及び金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１及び金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１及び金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物４３１乃至金属酸化物４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物４３１、金属酸化物４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、金属酸化物４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物４３１又は金属酸化物４３３のどちらか一方の無い２層構造としても構わない。又は、金属酸化物４３１の上もしくは下、又は金属酸化物４３３上もしくは下に、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３として例示した半導体のいずれか一を有する４層構造としても構わない。又は、金属酸化物４３１の上、金属酸化物４３１の下、金属酸化物４３３の上、金属酸化物４３３の下のいずれか二箇所以上に、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜＜基板＞＞
基板４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板４５０が伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４５０としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４５０として好適である。
＜＜下地絶縁膜＞＞
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。
絶縁膜４０１又は絶縁膜４０２は、単層構造又は積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。
又は、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。又は、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０３は、絶縁膜４０４に含まれる酸素が、導電膜４１４に含まれる金属と結びつき、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
＜＜ゲート電極＞＞
導電膜４１１乃至導電膜４１４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜４１１乃至導電膜４１４として、上述した金属酸化物４３１乃至金属酸化物４３３のいずれか一の材料を用いてもよい。ただし、上述した条件で形成した金属酸化物４３１乃至金属酸化物４３３のままでは半導体としての機能を有するため、金属酸化物４３１乃至金属酸化物４３３を導電体として機能するように、別途工程を行う必要がある。具体的には、導電膜４１１乃至導電膜４１４として、金属酸化物４３１乃至金属酸化物４３３のいずれか一を形成し、絶縁膜４０７として窒化シリコンを、ＣＶＤ法など水素を含むプラズマを用いて成膜することによって、金属酸化物４３１乃至金属酸化物４３３の抵抗を下げることができる。これにより、金属酸化物４３１乃至金属酸化物４３３を導電体として、導電膜４１１乃至導電膜４１４に用いることができる。
＜＜ソース電極、ドレイン電極＞＞
導電膜４２１乃至導電膜４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜４２１乃至導電膜４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
＜＜低抵抗領域＞＞
領域４４１、領域４４２は、例えば、導電膜４２１、導電膜４２３が、金属酸化物４３１、金属酸化物４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域４４１、領域４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、領域４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、領域４４２が低抵抗化する。
＜＜ゲート絶縁膜＞＞
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
また、例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁膜４０５は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、絶縁膜４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、いずれかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、絶縁膜４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
図１１（Ａ）、及び図１１（Ｂ）は、絶縁膜４０７を成膜する際に絶縁膜４０５、絶縁膜４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物４３０に到達する様子を描いた模式図である。図１１（Ａ）は、図９（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図１１（Ｂ）は、図９（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図１１（Ａ）、及び図１１（Ｂ）に示すように、絶縁膜４０６の側面に添加された酸素が、絶縁膜４０６の内部を拡散し、金属酸化物４３０に到達する。また、絶縁膜４０７と絶縁膜４０５の界面近傍に、酸素を過剰に含む領域４６１、領域４６２及び領域４６３が形成される場合がある。領域４６１乃至領域４６３に含まれる酸素は、絶縁膜４０５、絶縁膜４０４を経由し、金属酸化物４３０に到達する。絶縁膜４０５が酸化シリコンを含み、絶縁膜４０７が酸化アルミニウムを含む場合、領域４６１乃至領域４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜４０５、絶縁膜４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、絶縁膜４０６に酸素を添加してもよい。
絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
＜トランジスタの構成例２＞
図９に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、絶縁膜４０３を省略してもよい。その場合の例を図１２に示す。
図１２（Ａ）乃至図１２（Ｃ）は、トランジスタ４００ｂの上面図及び断面図である。図１２（Ａ）は上面図である。図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１２（Ｃ）は、図１２（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｂのチャネル幅方向と呼ぶ場合がある。
＜トランジスタの構成例３＞
図９に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至導電膜４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１３に示す。
図１３（Ａ）乃至図１３（Ｃ）は、トランジスタ４００ｃの上面図及び断面図である。図１３（Ａ）は上面図である。図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｃのチャネル幅方向と呼ぶ場合がある。
図１３（Ｂ）のトランジスタ４００ｃにおいて、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。
トランジスタ４００ｃは、図１３（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜トランジスタの構成例４＞
図１３に示すトランジスタ４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物４３１、４３２の幅を広げてもよい。その場合の例を図１４に示す。
図１４（Ａ）乃至図１４（Ｃ）は、トランジスタ４００ｄの上面図及び断面図である。図１４（Ａ）は上面図である。図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１４（Ｃ）は、図１４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｄのチャネル幅方向と呼ぶ場合がある。
トランジスタ４００ｄは、図１４に示す構成にすることで、オン電流を増大させることが可能になる。
＜トランジスタの構成例５＞
図１３に示すトランジスタ４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物４３１、４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図１５に示す。
図１５（Ａ）乃至図１５（Ｃ）は、トランジスタ４００ｅの上面図及び断面図である。図１５（Ａ）は上面図である。図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１５（Ｃ）は、図１５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｅのチャネル幅方向と呼ぶ場合がある。
トランジスタ４００ｅは、金属酸化物４３１ａ、及び金属酸化物４３２ａから成る第１のフィンと、金属酸化物４３１ｂ、及び金属酸化物４３２ｂから成る第２のフィンと、金属酸化物４３１ｃ、及び金属酸化物４３２ｃから成る第３のフィンと、を有している。
トランジスタ４００ｅは、チャネルが形成される金属酸化物４３２ａ、金属酸化物４３２ｂ、金属酸化物４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
＜トランジスタの構成例６＞
図１６（Ａ）乃至図１６（Ｄ）は、トランジスタ４００ｆの上面図および断面図である。図１６（Ａ）は、トランジスタ４００ｆの上面図であり、図１６（Ｂ）は図１６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１６（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ４００ｆもトランジスタ４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｆでは、ゲート電極を構成する導電膜４１２の側面に接して、絶縁膜４０９が設けられている。絶縁膜４０９及び導電膜４１２は、絶縁膜４０７に覆われている。絶縁膜４０７は、絶縁膜４０８に覆われている。絶縁膜４０９はトランジスタ４００ｆのサイドウォール絶縁体として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１乃至導電膜４１３の積層としてもよい。また、トランジスタの構成例１で述べたように、ゲート電極の導電膜４１１乃至導電膜４１３として、金属酸化物４３１乃至金属酸化物４３３のいずれか一を用いてもよい。この場合、金属酸化物４３１乃至金属酸化物４３３を導電体として機能させるため、トランジスタの構成例１のゲート電極で詳述した処理方法を行う必要がある。
絶縁膜４０６及び導電膜４１２は、少なくとも一部が導電膜４１４及び金属酸化物４３２と重なる。導電膜４１２のチャネル長方向の側面端部と絶縁膜４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜４０６はトランジスタ４００ｆのゲート絶縁体として機能し、導電膜４１２はトランジスタ４００ｆのゲート電極として機能し、絶縁膜４０９はトランジスタ４００ｆのサイドウォール絶縁体として機能する。
金属酸化物４３２は、金属酸化物４３３および絶縁膜４０６を介して導電膜４１２と重なる領域を有する。金属酸化物４３１の外周が金属酸化物４３２の外周と概略一致し、金属酸化物４３３の外周が金属酸化物４３１及び金属酸化物４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物４３３の外周が金属酸化物４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物４３１の外周が金属酸化物４３３の外周より外側に位置してもよいし、金属酸化物４３１の側面端部と、金属酸化物４３３の側面端部とが概略一致する形状としてもよい。
図１６（Ｄ）に図１６（Ｂ）の部分拡大図を示す。図１６（Ｄ）に示すように、金属酸化物４３０には、領域４６１ａ、４６１ｂ、４６１ｃ、４６１ｄ及び４６１ｅが形成されている。領域４６１ｂ乃至領域４６１ｅは、領域４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域４６１ｂ及び領域４６１ｃは、領域４６１ｄ及び領域４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域４６１ａは、領域４６１ｂまたは領域４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
図１６（Ｄ）に示すように、金属酸化物４３０において、領域４６１ａは導電膜４１２と概ね重なる領域であり、領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、領域４６１ａを除いた領域である。領域４６１ｂ及び領域４６１ｃにおいては、金属酸化物４３３の上面が絶縁膜４０７と接する。領域４６１ｄ及び領域４６１ｅにおいては、金属酸化物４３３の上面が絶縁膜４０９又は絶縁膜４０６と接する。つまり、図１６（Ｄ）に示すように、領域４６１ｂと領域４６１ｄの境界は、絶縁膜４０７と絶縁膜４０９の側面端部の境界と重なる部分である。領域４６１ｃと領域４６１ｅの境界についても同様である。ここで、領域４６１ｄ及び領域４６１ｅの一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部は、導電膜４１２の側面端部より距離ｄだけ導電膜４１２の内側に位置することが好ましい。このとき、絶縁膜４０６の膜厚ｔ４０６および距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
このように、金属酸化物４３０の導電膜４１２と重なる領域の一部に領域４６１ｄ及び領域４６１ｅが形成される。これにより、トランジスタ４００ｆのチャネル形成領域と低抵抗化された領域４６１ｄ及び領域４６１ｅが接し、領域４６１ｄおよび領域４６１ｅと、領域４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ４００ｆのオン電流を増大させることができる。さらに、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域４６１ｄ及び領域４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図１６（Ｄ）に示すように、領域４６１ｄと領域４６１ａの境界は、金属酸化物４３３の上面から金属酸化物４３１の下面方向に深くなるにしたがって、領域４６１ｄと領域４６１ｂの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜４１２の最も内側に近い、領域４６１ｄと領域４６１ａの境界と、導電膜４１２の一点鎖線Ａ１−Ａ２方向におけるＡ１側の側面端部との距離とする。同様に、領域４６１ｅと領域４６１ａの境界が、金属酸化物４３３上面から金属酸化物４３１の下面方向に深くなるにしたがって、領域４６１ｅと領域４６１ｃの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜４１２の最も内側に近い、領域４６１ｅと領域４６１ａの境界と、導電膜４１２の一点鎖線Ａ１−Ａ２方向におけるＡ２側の側面端部との距離とする。
この場合、例えば、金属酸化物４３１中に形成される領域４６１ｄ及び領域４６１ｅが導電膜４１２と重なる領域に形成されない場合がある。この場合、金属酸化物４３１又は金属酸化物４３２に形成される領域４６１ｄ及び領域４６１ｅの少なくとも一部が導電膜４１２と重なる領域に形成されることが好ましい。
また、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の絶縁膜４０７との界面近傍に低抵抗領域４５１及び低抵抗領域４５２が形成されることが好ましい。低抵抗領域４５１及び低抵抗領域４５２は、絶縁膜４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域４５１及び低抵抗領域４５２の一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物４３３は絶縁膜４０７と接する領域が大きいため、低抵抗領域４５１及び低抵抗領域４５２は金属酸化物４３３に形成されやすい。金属酸化物４３３における低抵抗領域４５１と低抵抗領域４５２は、金属酸化物４３３の低抵抗領域４５１及び低抵抗領域４５２ではない領域（例えば、金属酸化物４３３の導電膜４１２と重なる領域）より、絶縁膜４０７に含まれる元素の濃度が高い。
領域４６１ｂ中に低抵抗領域４５１が形成され、領域４６１ｃ中に低抵抗領域４５２が形成される。金属酸化物４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域４５１、４５２であり、次に濃度が高い領域が、領域４６１ｂ、領域４６１ｃの低抵抗領域４５１、４５２を含まない領域であり、濃度が最も低い領域が領域４６１ａであることである。添加元素とは、領域４６１ｂ、４６１ｃを形成するためのドーパント、および低抵抗領域４５１、４５２に絶縁膜４０７から添加される元素が該当する。
なおトランジスタ４００ｆでは低抵抗領域４５１、４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域４６１ｂ及び領域４６１ｃの抵抗が十分低い場合、低抵抗領域４５１及び低抵抗領域４５２を形成する必要はない。
＜トランジスタの構成例７＞
図１７（Ａ）及び図１７（Ｂ）は、トランジスタ６８０の上面図及び断面図である。図１７（Ａ）は上面図であり、図１７（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図１７（Ｂ）に相当する。なお、図１７（Ａ）及び図１７（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図１７（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。
導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。
導電膜６８９及び導電膜６８８の詳細は、図９に示す導電膜４１１乃至導電膜４１４の記載を参照すればよい。
導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値電圧を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。
半導体６８２の詳細は、図９に示す金属酸化物４３２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜６８３及び導電膜６８４の詳細は、図９に示す導電膜４２１乃至４２４の記載を参照すればよい。
絶縁膜６８１の詳細は、図９に示す絶縁膜４０６の記載を参照すればよい。
なお、図１７（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図１７（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。
例えば、絶縁膜６８５及び絶縁膜６８６として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水又は水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０のしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０のしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態に示すメモリセル２１０、メモリセル２２０、メモリセル２３０、メモリセル２４０（以下、まとめてメモリセル２００［ｉ，ｊ］と呼称する）に適用可能なデバイスの構成例について、図１８乃至図２１を用いて説明を行う。
＜＜チップ構成例１＞＞
図１８（Ａ）、及び図１８（Ｂ）に示す断面図はメモリセル２００［ｉ，ｊ］が１つのチップに形成された例を示している。図１８（Ａ）は、メモリセル２００［ｉ，ｊ］を構成するトランジスタのチャネル長方向の断面図を表している。また、図１８（Ｂ）は、メモリセル２００［ｉ，ｊ］を構成するトランジスタのチャネル幅方向の断面図を表している。
図１８（Ａ）、及び図１８（Ｂ）に示すメモリセル２００［ｉ，ｊ］は、下から順に、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を有している。
層Ｌ１は、基板７００と、基板７００に形成されたトランジスタＴｒ０と、素子分離層７０１と、導電体７１０、導電体７１１などの複数の導電体を有する。
層Ｌ２は、配線７３０、配線７３１などの複数の配線を有する。
層Ｌ３は、導電体７１２、導電体７１３などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ４は、絶縁体７０６と、トランジスタＴｒ１と、絶縁体７０２と、絶縁体７０３と、導電体７１４、７１５などの複数の導電体を有する。
層Ｌ５は、配線７３２、配線７３３などの複数の配線を有する。
層Ｌ６は、導電体７１６などの複数の導電体を有する。
層Ｌ７は、トランジスタＴｒ２と、絶縁体７０４、絶縁体７０５と、導電体７１７などの複数の導電体を有する。
層Ｌ８は、配線７３４、配線７３５などの複数の配線を有する。
層Ｌ９は、導電体７１８などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ１０は、配線７３６などの複数の配線を有する。
層Ｌ１１は、容量素子Ｃ１と、導電体７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極７５１と、第２の電極７５２と、絶縁膜７５３と、を有している。
層Ｌ１２は、配線７３７などの複数の配線を有している。
トランジスタＴｒ１、Ｔｒ２は、実施の形態３に示したＯＳトランジスタを適用することが好ましい。図１８（Ａ）、及び図１８（Ｂ）は、トランジスタＴｒ１、Ｔｒ２に、図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタ４００ｃを適用した例を示している。
トランジスタＴｒ０は、トランジスタＴｒ１、Ｔｒ２とは異なる半導体材料で形成されることが好ましい。図１８（Ａ）、及び図１８（Ｂ）では、トランジスタＴｒ０にＳｉトランジスタを適用した例を示している。
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図１８（Ａ）、及び図１８（Ｂ）では、一例として、基板７００に単結晶シリコンウェハを用いた例を示している。
図２０（Ａ）、及び図２０（Ｂ）を用いて、トランジスタＴｒ０の詳細について説明を行う。図２０（Ａ）はトランジスタＴｒ０のチャネル長方向の断面図を示し、図２０（Ｂ）はトランジスタＴｒ０のチャネル幅方向の断面図を示している。トランジスタＴｒ０は、ウェル７９２に設けられたチャネル形成領域７９３と、低濃度不純物領域７９４及び高濃度不純物領域７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域７９６と、チャネル形成領域７９３上に設けられたゲート絶縁膜７９７と、ゲート絶縁膜７９７上に設けられたゲート電極７９０と、ゲート電極７９０の側面に設けられた側壁絶縁層７９８、７９９とを有する。なお、導電性領域７９６には、金属シリサイド等を用いてもよい。
図２０（Ｂ）において、トランジスタＴｒ０はチャネル形成領域７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７９７及びゲート電極７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＴｒ０は、ＦＩＮ型トランジスタに限定されず、図２１（Ａ）、及び図２１（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図２１（Ａ）は、トランジスタＴｒ０のチャネル長方向の断面図を示し、図２１（Ｂ）はトランジスタＴｒ０のチャネル幅方向の断面図を示している。図２１に示す符号は、図２０に示す符号と同一である。
図１８（Ａ）、及び図１８（Ｂ）において、絶縁体７０２乃至絶縁体７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒ１及びトランジスタＴｒ２の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線７３０乃至配線７３７、及び、導電体７１０乃至導電体７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図１８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
実施の形態２に示すトランジスタＯＳＴＲ２乃至トランジスタＯＳＴＲ４にＯＳトランジスタを適用した場合、トランジスタＯＳＴＲ２乃至トランジスタＯＳＴＲ４は、層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態２に示すトランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５にＳｉトランジスタを適用した場合、トランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５は層Ｌ１に形成されることが好ましい。
実施の形態２に示すトランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５にＯＳトランジスタを適用した場合、トランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５は層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態１又は実施の形態２に示す容量素子ＭＣ１乃至容量素子ＭＣ４は、層Ｌ１１に形成されることが好ましい。
メモリセル２００［ｉ，ｊ］の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４又は層Ｌ７に形成してもよい。
メモリセル２００［ｉ，ｊ］の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
メモリセル２００［ｉ，ｊ］は、図１８に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
＜＜チップ構成例２＞＞
メモリセル２００［ｉ，ｊ］は、メモリセル２００［ｉ，ｊ］が有する全てのＯＳトランジスタを、同一の層に形成してもよい。その場合の例を、図１９（Ａ）、及び図１９（Ｂ）に示す。図１８と同様に、図１９（Ａ）はメモリセル２００［ｉ，ｊ］を構成するトランジスタのチャネル長方向の断面図を表し、図１９（Ｂ）はメモリセル２００［ｉ，ｊ］を構成するトランジスタのチャネル幅方向の断面図を表している。
図１９（Ａ）、及び図１９（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図１８（Ａ）、及び図１８（Ｂ）に示す断面図と相違する。図１９（Ａ）、及び図１９（Ｂ）のその他の詳細は、図１８（Ａ）、及び図１８（Ｂ）の記載を参酌する。
実施の形態１又は実施の形態２に示すトランジスタＯＳＴＲ１乃至トランジスタＯＳＴＲ４にＯＳトランジスタを適用した場合、トランジスタＯＳＴＲ１乃至トランジスタＯＳＴＲ４は、層Ｌ４に形成されることが好ましい。
実施の形態１又は実施の形態２に示すトランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５にＳｉトランジスタを適用した場合、トランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５は層Ｌ１に形成されることが好ましい。
実施の形態１又は実施の形態２に示すトランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５にＯＳトランジスタを適用した場合、トランジスタＳｉＴＲ１乃至トランジスタＳｉＴＲ５は層Ｌ４に形成されることが好ましい。
実施の形態１又は実施の形態２に示す容量素子ＭＣ１乃至容量素子ＭＣ４は、層Ｌ１１に形成されることが好ましい。
メモリセル２００［ｉ，ｊ］の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４に形成してもよい。
メモリセル２００［ｉ，ｊ］の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
メモリセル２００［ｉ，ｊ］は、図１９（Ａ）、及び図１９（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示したメモリセル及び記憶装置を用いることが可能なＣＰＵについて説明する。
図２２は、ＣＰＵの一例の構成を示すブロック図である。
図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。また、基板１１９０上の周辺部に外部接続用の複数のパッド１１８８を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２２に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２２に示すＣＰＵでは、レジスタ１１９６に、上記実施の形態に示すメモリセルを用いることが可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本発明の一態様に係る記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
図２３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２３（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２３（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図２３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイ（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の記憶装置を備えることができるＲＦタグの使用例について図２４を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２４（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２４（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２４（Ｃ）参照）、乗り物類（自転車等、図２４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２４（Ｅ）、図２４（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
＜＜酸化物半導体の構造＞＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序性は有するが長距離秩序性を有さないなどと言われている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的には非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｅ）に示す。図２５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図２６（Ｂ）および図２６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２６（Ｄ）および図２６（Ｅ）は、それぞれ図２６（Ｂ）および図２６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２７（Ｂ）に示す。図２７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図２７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図２８に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２８（Ａ）および図２８（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２９より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２９より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上かつ１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、容量素子と書き込みトランジスタを有するメモリセルにおいて、該容量素子の保持容量が変動したときの該トランジスタのしきい値電圧の計算結果を示す。
メモリセルの構成は、図７のメモリセル２１０である。容量素子ＭＣ１の保持容量を２０ｆＦとし、配線ＢＬ（ビット線ともいう）の寄生容量ＣＢを１４０ｆＦとし、配線ＢＬのプリチャージ電圧を０Ｖとし、バッファ回路１０４の増幅度を１倍とし、トランジスタＯＳＴＲ１（書き込みトランジスタともいう）への書き込み電圧ＶＷＢを２Ｖとしている。
容量素子ＭＣ１のばらつきとして、上述の保持容量に対して８０％以上かつ１２０％以下の変動範囲を与えて計算を行う。具体的には、保持容量が１６ｆＦ（８０％）の容量素子をＣＮＤ１とし、保持容量が１８ｆＦ（９０％）の容量素子をＣＮＤ２とし、保持容量が２０ｆＦ（１００％）の容量素子をＣＮＤ３とし、保持容量が２２ｆＦ（１１０％）の容量素子をＣＮＤ４とし、保持容量が２４ｆＦ（１２０％）の容量素子をＣＮＤ５とする。ＣＮＤ１乃至ＣＮＤ５の全てに対して、書き込みトランジスタのしきい値電圧Ｖｔｈが０．３Ｖ、０．４Ｖ、０．５Ｖ、０．６Ｖ、０．７Ｖ、０．８Ｖ、０．９Ｖ、１．０Ｖの場合について、後述する計算１乃至計算３の計算を行う。
＜＜計算１＞＞
上述の条件に加え、書き込みトランジスタのゲートに印加する電位ＶＧＭ１を３．３Ｖとして、実施の形態１の動作例で示したステップＳ１の書き込み、及び読み出しを行ったときの、バッファ回路の出力ＳＯＵＴ１の電位を図３０（Ａ）に示す。図３０（Ａ）の結果より、容量素子ＭＣ１の保持容量のばらつきが、バッファ回路の出力ＳＯＵＴ１の差として出力されている。また、書き込みトランジスタのしきい値電圧Ｖｔｈの影響を受けていない。
＜＜計算２＞＞
また、上述の条件に加え、書き込みトランジスタのゲートに印加する電位ＶＧＭ１を２．０Ｖとして、実施の形態１の動作例で示したステップＳ２の書き込み、及び読み出しを行ったときの、バッファ回路の出力ＳＯＵＴ２の電位を図３０（Ｂ）に示す。図３０（Ｂ）の結果より、容量素子ＭＣ１の保持容量のばらつきと、書き込みトランジスタのしきい値電圧Ｖｔｈの差が、バッファ回路の出力ＳＯＵＴ２の差として出力されている。
＜＜計算３＞＞
計算１、及び計算２により算出したＳＯＵＴ１、ＳＯＵＴ２、及び書き込み電圧ＶＷＢを用いて、実施の形態１の動作例で示したステップＳ３による書き込みトランジスタのしきい値電圧Ｖｔｈの計算を行った結果を図３１に示す（本計算結果をＶｔｈ＿ＯＵＴとする）。図３１の結果より、容量素子ＭＣ１の保持容量のばらつきや、寄生容量ＣＢに依らず、条件で設定したしきい値電圧Ｖｔｈと計算したしきい値電圧Ｖｔｈ＿ＯＵＴがほぼ一致する結果となった。
計算１乃至計算３により、容量素子ＭＣ１の保持容量のばらつき、及びビット線の寄生容量ＣＢの影響を取り除いて、書き込みトランジスタの正しいしきい値電圧Ｖｔｈを抽出することができる。つまり、すべてのメモリセルに対してステップＳ１乃至ステップＳ３の方法によって、書き込みトランジスタの正しいしきい値電圧Ｖｔｈを抽出し、半導体装置、又は記憶装置の評価を行うことができる。
本実施例で用いたメモリセルは、メモリセル２１０に限定せず、書き込みトランジスタが保持ノードの充電、及び放電を制御する構成であれば、同様の計算を行うことができる。例えば、図８（Ａ）乃至図８（Ｃ）に示す、メモリセル２２０、メモリセル２３０、メモリセル２４０に対しても同様の計算を行うことができる。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、実施の形態における各構成、及び実施例の説明について、以下に付記する。
＜実施の形態及び実施例で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成及び実施例と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、以上に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。
特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、トランジスタのオフ電流は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓにおけるオフ電流、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ電位）と呼ぶ場合がある。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
なお、本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。したがって、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。したがって、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＢＬ 配線
ＢＬ［１］ 配線
ＢＬ［ｎ］ 配線
ＢＬＴＲ［１］ トランジスタ
ＢＬＴＲ［ｎ］ トランジスタ
Ｃ１ 容量素子
ＣＮＯＤＥ 配線
ＦＮ１ 保持ノード
ＦＮ２ 保持ノード
ＦＮ３ 保持ノード
ＦＮ４ 保持ノード
Ｌ１ 層
Ｌ２ 層
Ｌ３ 層
Ｌ４ 層
Ｌ５ 層
Ｌ６ 層
Ｌ７ 層
Ｌ８ 層
Ｌ９ 層
Ｌ１０ 層
Ｌ１１ 層
Ｌ１２ 層
ＭＣ１ 容量素子
ＭＣ２ 容量素子
ＭＣ３ 容量素子
ＭＣ４ 容量素子
ＯＳＴＲ１ トランジスタ
ＯＳＴＲ２ トランジスタ
ＯＳＴＲ３ トランジスタ
ＯＳＴＲ４ トランジスタ
ＲＢＬ 配線
ＲＷＬ 配線
ＳｉＴＲ１ トランジスタ
ＳｉＴＲ２ トランジスタ
ＳｉＴＲ３ トランジスタ
ＳｉＴＲ４ トランジスタ
ＳｉＴＲ５ トランジスタ
ＳＬ 配線
Ｔｒ０ トランジスタ
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
ＷＢＬ 配線
ＷＬ 配線
ＷＬ［１］ 配線
ＷＬ［ｍ］ 配線
ＷＷＬ 配線
１００ 半導体装置
１０１ 行デコーダ
１０２ 列デコーダ
１０３ メモリセルアレイ
１０４ バッファ回路
２００ メモリセル
２００［１、１］ メモリセル
２００［１、ｎ］ メモリセル
２００［ｍ、１］ メモリセル
２００［ｍ、ｎ］ メモリセル
２００［ｉ，ｊ］ メモリセル
２１０ メモリセル
２２０ メモリセル
２３０ メモリセル
２４０ メモリセル
４００ａ トランジスタ
４００ｂ トランジスタ
４００ｃ トランジスタ
４００ｄ トランジスタ
４００ｅ トランジスタ
４００ｆ トランジスタ
４０１ 絶縁膜
４０２ 絶縁膜
４０３ 絶縁膜
４０４ 絶縁膜
４０５ 絶縁膜
４０６ 絶縁膜
４０７ 絶縁膜
４０８ 絶縁膜
４０９ 絶縁膜
４１１ 導電膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４２１ 導電膜
４２２ 導電膜
４２３ 導電膜
４２４ 導電膜
４３０ 金属酸化物
４３１ 金属酸化物
４３１ａ 金属酸化物
４３１ｂ 金属酸化物
４３１ｃ 金属酸化物
４３２ 金属酸化物
４３２ａ 金属酸化物
４３２ｂ 金属酸化物
４３２ｃ 金属酸化物
４３３ 金属酸化物
４４１ 領域
４４２ 領域
４５０ 基板
４５１ 低抵抗領域
４５２ 低抵抗領域
４６１ 領域
４６１ａ 領域
４６１ｂ 領域
４６１ｃ 領域
４６１ｄ 領域
４６１ｅ 領域
４６２ 領域
４６３ 領域
５００ 検査回路
５０１ アナログデジタル変換回路
５０２ デジタルシグナルプロセッサ
５０３ 記憶装置
５０４ マイクロプロセッサ
６８０ トランジスタ
６８１ 絶縁膜
６８２ 半導体
６８３ 導電膜
６８４ 導電膜
６８５ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６８８ 導電膜
６８９ 導電膜
７００ 基板
７０１ 素子分離層
７０２ 絶縁体
７０３ 絶縁体
７０４ 絶縁体
７０５ 絶縁体
７０６ 絶縁体
７１０ 導電体
７１１ 導電体
７１２ 導電体
７１３ 導電体
７１４ 導電体
７１５ 導電体
７１６ 導電体
７１７ 導電体
７１８ 導電体
７１９ 導電体
７３０ 配線
７３１ 配線
７３２ 配線
７３３ 配線
７３４ 配線
７３５ 配線
７３６ 配線
７３７ 配線
７５１ 第１の電極
７５２ 第２の電極
７５３ 絶縁膜
７９０ ゲート電極
７９２ ウェル
７９３ チャネル形成領域
７９４ 低濃度不純物領域
７９５ 高濃度不純物領域
７９６ 導電性領域
７９７ ゲート絶縁膜
７９８ 側壁絶縁層
７９９ 側壁絶縁層
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９４１ 第１筐体
９４２ 第２筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８８ パッド
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ

Claims (8)

  1. 回路を有し、
    前記回路は第１のトランジスタと、容量素子と、保持ノードと、第１の配線とを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記保持ノードに電気的に接続され、
    前記容量素子の第１の電極は、前記保持ノードに電気的に接続される半導体装置の検査方法であって、
    第１の書き込み動作により前記回路に第１の電位を書き込む第１のステップと、
    前記第１のステップを実行した前記回路に対して第１の読み出し動作を行い、前記第１の配線の電位ＶＷＢＬ１を取得する第２のステップと、
    第２の書き込み動作により前記回路に第２の電位を書き込む第３のステップと、
    前記第３のステップを実行した前記回路に対して第２の読み出し動作を行い、前記第１の配線の電位ＶＷＢＬ２を取得する第４のステップと、
    前記第１のトランジスタのしきい値電圧Ｖｔｈを算出する第５のステップと、を有し、
    前記第１の書き込み動作は、
    前記第１の配線に電位ＶＷＢを与える第６のステップと、
    前記第６のステップの後に、前記第１のトランジスタのゲートに電位ＶＧＭ１を与えて、前記第１の配線と前記保持ノードとの間を導通状態にする第７のステップと、
    前記第７のステップの後に、前記第１のトランジスタを非導通状態にして、前記保持ノードを電気的に浮遊状態にする第８のステップと、を有し、
    前記第２の書き込み動作は、
    前記第１の配線に前記電位ＶＷＢを与える第９のステップと、
    前記第９のステップの後に、前記第１のトランジスタのゲートに電位ＶＧＭ２を与えて、前記第１の配線と前記保持ノードとの間を導通状態にする第１０のステップと、
    前記第１０のステップの後に、前記第１のトランジスタを非導通状態にして、前記保持ノードを電気的に浮遊状態する第１１のステップと、を有し、
    前記第１の読み出し動作及び第２の読み出し動作のそれぞれは、
    前記第１の配線を第３の電位にプリチャージする第１２のステップと、
    前記第１の配線を電気的に浮遊状態にする第１３のステップと、
    前記第１のトランジスタをオンにして、前記第１の配線と前記保持ノードとの間を導通状態にする第１４のステップと、を有し、
    前記電位ＶＧＭ１、及び前記電位ＶＧＭ２は下記式（ａ１）の関係を満たし、
    前記第５のステップは、下記式（ａ２）により前記しきい値電圧Ｖｔｈを算出するステップを有する検査方法。
    ＶＧＭ１ ＞ ＶＷＢ＋Ｖｔｈ ＞ ＶＧＭ２ （ａ１）
    ＶＷＢＬ２／ＶＷＢＬ１ ＝（ＶＷＢ−Ｖｔｈ）／ＶＷＢ （ａ２）
  2. 請求項１において、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有する検査方法。
  3. 請求項１又は請求項２において、
    前記回路は、第２のトランジスタを有し、
    前記第２のトランジスタのゲートは、前記保持ノードに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されている検査方法。
  4. 請求項１又は請求項２において、
    前記回路は、第２のトランジスタと、第２の配線と、を有し、
    前記第２のトランジスタのゲートは、前記保持ノードに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されている検査方法。
  5. 請求項１又は請求項２において、
    前記回路は、第２のトランジスタと、第３のトランジスタと、を有し、
    前記第２のトランジスタのゲートは、前記保持ノードに電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続されている検査方法。
  6. 請求項１又は請求項２において、
    前記回路は、第２のトランジスタと、第３のトランジスタと、第２の配線と、を有し、
    前記第２のトランジスタのゲートは、前記保持ノードに電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されている検査方法。
  7. 請求項３又は請求項４において、
    前記第２のトランジスタは、チャネル形成領域に単結晶シリコンを有する検査方法。
  8. 請求項５又は請求項６において、
    前記第２のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に単結晶シリコンを有する検査方法。
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