JP6180670B1 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP6180670B1
JP6180670B1 JP2016571172A JP2016571172A JP6180670B1 JP 6180670 B1 JP6180670 B1 JP 6180670B1 JP 2016571172 A JP2016571172 A JP 2016571172A JP 2016571172 A JP2016571172 A JP 2016571172A JP 6180670 B1 JP6180670 B1 JP 6180670B1
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
ohmic
uneven
ohmic layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016571172A
Other languages
Japanese (ja)
Other versions
JPWO2018055688A1 (en
Inventor
福田　祐介
祐介 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6180670B1 publication Critical patent/JP6180670B1/en
Publication of JPWO2018055688A1 publication Critical patent/JPWO2018055688A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、炭化ケイ素を主成分として構成されたＮ型半導体の半導体層と、半導体層にオーミック接触され、炭化チタンを主成分として構成されたオーミック層とを備える。The semiconductor device includes an N-type semiconductor layer composed mainly of silicon carbide, and an ohmic layer composed of titanium carbide as a main component in ohmic contact with the semiconductor layer.

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

近年、炭化ケイ素（ＳｉＣ）の半導体基板を使用した半導体装置は、バンドギャップが広く高温動作が可能であるため、広く普及している。従来の炭化ケイ素の半導体基板を使用した半導体装置は、半導体基板が有する半導体層の面上に、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との合金を形成して、半導体層とオーミック接触するオーミック層を構成していた（例えば、特許文献１を参照）。   In recent years, a semiconductor device using a silicon carbide (SiC) semiconductor substrate has been widely used because it has a wide band gap and can operate at a high temperature. A conventional semiconductor device using a silicon carbide semiconductor substrate is formed by forming an alloy of nickel (Ni) and silicon (Si) on the surface of the semiconductor layer of the semiconductor substrate, and making an ohmic contact with the semiconductor layer. (For example, refer to Patent Document 1).

特開２０１３−２０１４１３号公報JP 2013-201413 A

しかしながら、従来の半導体装置では、オーミック層として、ニッケルとシリコンとの合金を形成すると、ニッケルとシリコンとの様々な組成の合金が形成されて、オーミック層の抵抗が不均一になる場合があった。   However, in conventional semiconductor devices, when an alloy of nickel and silicon is formed as an ohmic layer, alloys of various compositions of nickel and silicon are formed, and the resistance of the ohmic layer may become non-uniform. .

本発明は、上記問題を解決すべくなされたもので、その目的は、オーミック層の抵抗が不均一になることを低減することができる半導体装置を提供することにある。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of reducing the non-uniform resistance of the ohmic layer.

上記問題を解決するために、本発明の一態様は、炭化ケイ素を主成分として構成されたＮ型半導体の半導体層と、前記半導体層にオーミック接触され、炭化チタンを主成分として構成されたオーミック層と、少なくとも前記オーミック層の一部に、前記半導体層と前記オーミック層との接触面に発生する応力を緩和する応力緩和部と、を備え、前記応力緩和部は、前記接触面に、前記半導体層と前記オーミック層との接触面積が増大するように凹凸形状に形成された第１の凹凸部を有し、前記オーミック層の厚み方向における前記凹凸形状の凹部と凸部との起伏の差は、前記応力緩和部が設けられる面内の中央部の方が当該中央部の外周側に比べて大きい、半導体装置である。 In order to solve the above problems, one embodiment of the present invention includes an N-type semiconductor layer composed mainly of silicon carbide and an ohmic structure composed of titanium carbide as a main component that is in ohmic contact with the semiconductor layer. A layer, and at least a part of the ohmic layer, a stress relaxation part that relaxes a stress generated on a contact surface between the semiconductor layer and the ohmic layer, and the stress relaxation part includes A first uneven portion formed in an uneven shape so that a contact area between the semiconductor layer and the ohmic layer is increased, and a difference in undulation between the uneven portion and the protruded portion in the thickness direction of the ohmic layer Is a semiconductor device in which the central portion in the plane where the stress relaxation portion is provided is larger than the outer peripheral side of the central portion .

また、本発明の一態様は、上記の半導体装置において、前記応力緩和部は、前記オーミック層のうちの一面であって、前記接触面に対向する面に、前記オーミック層の厚み方向において凹凸形状に形成された第２の凹凸部を有してもよい。 One embodiment of the present invention is the above semiconductor device, wherein the stress relaxation portion is one surface of the ohmic layer, and has a concavo-convex shape in a thickness direction of the ohmic layer on a surface facing the contact surface. You may have the 2nd uneven | corrugated | grooved part formed in.

また、本発明の一態様は、上記の半導体装置において、前記応力緩和部は、自身が設けられる面内の中央部に配置されていてもよい。   In one embodiment of the present invention, in the semiconductor device, the stress relaxation portion may be disposed in a central portion in a plane where the stress relaxation portion is provided.

また、本発明の一態様は、上記の半導体装置において、前記応力緩和部には、前記接触面が不連続になるように配置された前記オーミック層が含まれてもよい。   In one embodiment of the present invention, in the above semiconductor device, the stress relaxation portion may include the ohmic layer disposed so that the contact surface is discontinuous.

本発明によれば、半導体装置は、炭化ケイ素を主成分として構成されたＮ型半導体の半導体層と、当該半導体層にオーミック接触され、炭化チタン（ＴｉＣ）を主成分として構成されたオーミック層とを備える。これにより、本発明による半導体装置は、Ｎ型半導体の炭化ケイ素の半導体層の面上に、炭化チタンのオーミック層が形成される構成であるため、オーミック層を形成するにあたり、ニッケルとシリコンとの合金を形成する必要がない。そのため、本発明による半導体装置は、ニッケルとシリコンとの合金により、オーミック層の抵抗が不均一になることがない。よって、本発明による半導体装置は、オーミック層の抵抗が不均一になることを低減することができる。なお、炭化ケイ素の半導体層と、炭化チタンのオーミック層との間においても、従来のニッケルとシリコンとのように様々な組成の合金が形成されないため、様々な組成の合金による抵抗の不均一が生じることがない。   According to the present invention, a semiconductor device includes an N-type semiconductor layer composed mainly of silicon carbide, an ohmic layer that is in ohmic contact with the semiconductor layer, and is composed mainly of titanium carbide (TiC), Is provided. As a result, the semiconductor device according to the present invention has a structure in which an ohmic layer of titanium carbide is formed on the surface of the semiconductor layer of silicon carbide, which is an N-type semiconductor. There is no need to form an alloy. Therefore, in the semiconductor device according to the present invention, the resistance of the ohmic layer does not become uneven due to the alloy of nickel and silicon. Therefore, the semiconductor device according to the present invention can reduce the non-uniform resistance of the ohmic layer. In addition, since alloys of various compositions are not formed between the silicon carbide semiconductor layer and the titanium carbide ohmic layer, unlike the conventional nickel and silicon, nonuniform resistance due to the alloys of various compositions. It does not occur.

第１の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 1st embodiment. 第２の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 2nd embodiment. 第３の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 3rd embodiment. 第４の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 4th embodiment. 第５の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 5th embodiment. 第６の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 6th embodiment. 第７の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by a 7th embodiment. 第８の実施形態による半導体装置の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a semiconductor device by an 8th embodiment. 第９の実施形態による半導体装置の一例を示す断面構成図及び平面構成図である。FIG. 20 is a cross-sectional configuration diagram and a plan configuration diagram illustrating an example of a semiconductor device according to a ninth embodiment. 第９の実施形態による半導体装置の第１変形例を示す断面構成図である。It is a section lineblock diagram showing the 1st modification of a semiconductor device by a 9th embodiment. 第９の実施形態による半導体装置の第２変形例を示す断面構成図である。It is a section lineblock diagram showing the 2nd modification of a semiconductor device by a 9th embodiment. 第９の実施形態による半導体装置の第３変形例を示す断面構成図である。It is a section lineblock diagram showing the 3rd modification of a semiconductor device by a 9th embodiment. 第９の実施形態による半導体装置の第４変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 4th modification of the semiconductor device by 9th Embodiment. 第９の実施形態による半導体装置の第５変形例を示す断面構成図である。It is a section lineblock diagram showing the 5th modification of a semiconductor device by a 9th embodiment. 第９の実施形態による半導体装置の第６変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 6th modification of the semiconductor device by 9th Embodiment. 第９の実施形態による半導体装置の第７変形例を示す断面構成図である。It is a section lineblock diagram showing the 7th modification of a semiconductor device by a 9th embodiment. 第１０の実施形態による半導体装置の一例を示す断面構成図である。It is a cross-sectional block diagram which shows an example of the semiconductor device by 10th Embodiment. 第１０の実施形態による半導体装置の第１変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 1st modification of the semiconductor device by 10th Embodiment. 第１０の実施形態による半導体装置の第２変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 2nd modification of the semiconductor device by 10th Embodiment. 第１０の実施形態による半導体装置の第３変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 3rd modification of the semiconductor device by 10th Embodiment. 第１０の実施形態による半導体装置の第４変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 4th modification of the semiconductor device by 10th Embodiment. 第１０の実施形態による半導体装置の第５変形例を示す断面構成図である。It is a cross-sectional block diagram which shows the 5th modification of the semiconductor device by 10th Embodiment.

以下、本発明の実施形態による半導体装置について、図面を参照して説明する。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.

［第１の実施形態］
図１に示すように、第１の実施形態による半導体装置１００は、半導体層１０と、オーミック層２０とを備える。半導体装置１００は、炭化ケイ素（以下、ＳｉＣと表記することがある）の半導体基板を用いた半導体素子であり、例えば、サイリスタ、トランジスタ、ダイオードなど、オーミック接触を必要とする半導体素子である。
なお、図１〜図２２において、特段の説明がない限りにおいては、紙面上の左右方向をＸ軸方向、紙面に直角な方向をＹ軸方向、紙面上の上下方向（半導体層１０の厚み方向）をＺ軸方向とする。[First Embodiment]
As shown in FIG. 1, the semiconductor device 100 according to the first embodiment includes a semiconductor layer 10 and an ohmic layer 20. The semiconductor device 100 is a semiconductor element using a silicon carbide (hereinafter sometimes referred to as SiC) semiconductor substrate, and is a semiconductor element that requires ohmic contact, such as a thyristor, a transistor, or a diode.
1 to 22, unless otherwise specified, the left-right direction on the paper surface is the X-axis direction, the direction perpendicular to the paper surface is the Y-axis direction, and the vertical direction on the paper surface (the thickness direction of the semiconductor layer 10). ) Is the Z-axis direction.

半導体層１０は、半導体基板の一部であり、例えば、ＳｉＣにより構成される。また、半導体層１０は、Ｎ型半導体である。   The semiconductor layer 10 is a part of a semiconductor substrate and is made of, for example, SiC. The semiconductor layer 10 is an N-type semiconductor.

オーミック層２０は、半導体層１０にオーミック接触される金属層であり、例えば、炭化チタン（以下、ＴｉＣと表記することがある）を主成分として構成される。オーミック層２０は、例えば、半導体層１０の裏面（Ｚ軸方向の−（マイナス）方向側の主面）に形成されている。オーミック層２０は、研磨して平坦化された半導体層１０の主面（平坦面）にＴｉＣを形成して加熱することで、ＴｉＣと半導体層１０のＳｉＣとをオーミック接触させて形成される。オーミック層２０は、例えば、スパッタリングなどの製造技術を利用して形成されてもよい。   The ohmic layer 20 is a metal layer that is in ohmic contact with the semiconductor layer 10 and includes, for example, titanium carbide (hereinafter sometimes referred to as TiC) as a main component. The ohmic layer 20 is formed, for example, on the back surface of the semiconductor layer 10 (the main surface on the − (minus) direction side in the Z-axis direction). The ohmic layer 20 is formed by forming TiC on the main surface (flat surface) of the semiconductor layer 10 that has been polished and flattened, and heating the TiC so that TiC and SiC of the semiconductor layer 10 are in ohmic contact. The ohmic layer 20 may be formed using a manufacturing technique such as sputtering.

また、オーミック層２０において、オーミック接触している接触面は、半導体層１０の主面に沿った平坦面である。また、オーミック層２０のオーミック接触している接触面の反対側の面は、半導体層１０の主面に平行な平坦面に形成されている。   In the ohmic layer 20, the contact surface in ohmic contact is a flat surface along the main surface of the semiconductor layer 10. Further, the surface on the opposite side of the ohmic contact surface of the ohmic layer 20 is formed on a flat surface parallel to the main surface of the semiconductor layer 10.

以上説明したように、半導体装置１００は、半導体層１０と、オーミック層２０とを備える。半導体層１０は、炭化ケイ素（ＳｉＣ）を主成分として構成されたＮ型半導体の層である。オーミック層２０は、半導体層１０にオーミック接触され、炭化チタン（ＴｉＣ）を主成分として構成されている。   As described above, the semiconductor device 100 includes the semiconductor layer 10 and the ohmic layer 20. The semiconductor layer 10 is an N-type semiconductor layer composed mainly of silicon carbide (SiC). The ohmic layer 20 is in ohmic contact with the semiconductor layer 10 and is composed mainly of titanium carbide (TiC).

これにより、本実施形態による半導体装置１００は、Ｎ型半導体のＳｉＣの半導体層の面上に、ＴｉＣのオーミック層２０が形成される構成であるため、オーミック層２０を形成するにあたり、ニッケルとシリコンとの合金（ニッケルシリサイド）を形成する必要がない。すなわち、本実施形態による半導体装置１００は、オーミック層２０にニッケルとシリコンとの合金（ニッケルシリサイド）を使用しない。そのため、本実施形態による半導体装置１００は、ニッケルとシリコンとの合金（ニッケルシリサイド）により、オーミック層２０の抵抗が不均一になることがない。よって、本実施形態による半導体装置１００は、オーミック層２０の抵抗が不均一になることを低減することができる。   Accordingly, the semiconductor device 100 according to the present embodiment has a configuration in which the ohmic layer 20 of TiC is formed on the surface of the SiC semiconductor layer of the N-type semiconductor. Therefore, when the ohmic layer 20 is formed, nickel and silicon are formed. There is no need to form an alloy (nickel silicide). That is, the semiconductor device 100 according to the present embodiment does not use an alloy of nickel and silicon (nickel silicide) for the ohmic layer 20. Therefore, in the semiconductor device 100 according to the present embodiment, the resistance of the ohmic layer 20 does not become uneven due to the alloy of nickel and silicon (nickel silicide). Therefore, the semiconductor device 100 according to the present embodiment can reduce the non-uniform resistance of the ohmic layer 20.

なお、ＳｉＣの半導体層１０と、ＴｉＣのオーミック層２０との間においても、従来のニッケルとシリコンとのように様々な組成の合金（ニッケルシリサイド）が形成されないため、様々な組成の合金（ニッケルシリサイド）による抵抗の不均一が生じることがない。そのため、本実施形態による半導体装置１００は、オーミック層２０の局所的な抵抗の不均一を低減することができる。また、本実施形態による半導体装置１００は、ウェハ内、及びウェハ間のオーミック層２０の抵抗のバラツキを低減することができる。   In addition, alloys of various compositions (nickel silicide) are not formed between the SiC semiconductor layer 10 and the TiC ohmic layer 20 as in the case of conventional nickel and silicon. Resistance nonuniformity due to silicide) does not occur. Therefore, the semiconductor device 100 according to the present embodiment can reduce local resistance non-uniformity of the ohmic layer 20. In addition, the semiconductor device 100 according to the present embodiment can reduce variations in resistance of the ohmic layer 20 within and between wafers.

［第２の実施形態］
次に、図２を参照して、本発明の第２の実施形態による半導体装置１０１について説明する。[Second Embodiment]
Next, a semiconductor device 101 according to the second embodiment of the present invention will be described with reference to FIG.

図２に示すように、第２の実施形態による半導体装置１０１は、半導体層１０と、オーミック層２０とを備える。また、半導体装置１０１は、半導体層１０とオーミック層２０、又はオーミック層２０により構成される応力緩和部３０を備える。
なお、図２において、図１と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、半導体装置１０１が、応力緩和部３０を備える点が、第１の実施形態と異なる。As shown in FIG. 2, the semiconductor device 101 according to the second embodiment includes a semiconductor layer 10 and an ohmic layer 20. In addition, the semiconductor device 101 includes the semiconductor layer 10 and the ohmic layer 20, or the stress relaxation unit 30 configured by the ohmic layer 20.
In FIG. 2, the same components as those in FIG.
This embodiment is different from the first embodiment in that the semiconductor device 101 includes the stress relaxation unit 30.

本実施形態におけるオーミック層２０は、半導体層１０とオーミック層２０との接触面であるオーミック接触面ＣＦ１に対向する面（対向面ＯＦ１）に、凹凸形状に形成された凹凸部３１（第２の凹凸部の一例）を有する。ここで、オーミック接触面ＣＦ１に対向する面（対向面ＯＦ１）は、オーミック接触面ＣＦ１の反対側の面である。また、オーミック層２０は、研磨して平坦化された半導体層１０の主面（裏面）にＴｉＣを形成して、例えば、レーザを照射して加熱することにより半導体層１０とオーミック接触させて形成される。また、オーミック層２０の凹凸部３１は、例えば、対向面ＯＦ１にレーザが照射されることにより形成される。   In the present embodiment, the ohmic layer 20 has a concavo-convex portion 31 (second surface) formed in a concavo-convex shape on a surface (opposing surface OF1) facing the ohmic contact surface CF1, which is a contact surface between the semiconductor layer 10 and the ohmic layer 20. An example of an uneven portion). Here, the surface (opposing surface OF1) facing the ohmic contact surface CF1 is a surface opposite to the ohmic contact surface CF1. The ohmic layer 20 is formed by forming TiC on the main surface (back surface) of the polished and flattened semiconductor layer 10 and making ohmic contact with the semiconductor layer 10 by heating with laser irradiation, for example. Is done. In addition, the uneven portion 31 of the ohmic layer 20 is formed by, for example, irradiating a laser on the facing surface OF1.

応力緩和部３０は、少なくともオーミック層２０の一部に、半導体層１０とオーミック層２０とのオーミック接触面ＣＦ１（接触面）に発生する応力を緩和する。応力緩和部３０は、オーミック層２０のうちの一面であって、オーミック接触面ＣＦ１に対向する面（対向面ＯＦ１）に、凹凸形状に形成された凹凸部３１（第２の凹凸部）を有する。   The stress relaxation part 30 relieves stress generated in the ohmic contact surface CF1 (contact surface) between the semiconductor layer 10 and the ohmic layer 20 at least in a part of the ohmic layer 20. The stress relaxation portion 30 is one surface of the ohmic layer 20 and has a concavo-convex portion 31 (second concavo-convex portion) formed in a concavo-convex shape on a surface (opposing surface OF1) facing the ohmic contact surface CF1. .

凹凸部３１は、オーミック層２０の表面積を増大させて放熱効率を向上させることで、オーミック接触面ＣＦ１に発生する応力を緩和する。凹凸部３１は、複数の凸部及び凹部を含んでいる。ここで、凹凸部３１の凸部又は凹部の間隔Ｗ１は、例えば、凸部の高さＨ１（凹部と凸部との起伏の差）の５倍から５０倍である。また、凹凸部３１において、凸部の頂部及び凹部の底部は、丸みを帯びて形成されている。凹凸部３１は、例えば、断面視で波状の面に形成されている。   The concavo-convex portion 31 increases the surface area of the ohmic layer 20 and improves the heat dissipation efficiency, thereby relaxing the stress generated on the ohmic contact surface CF1. The uneven part 31 includes a plurality of convex parts and concave parts. Here, the interval W1 between the convex portions or the concave portions of the concavo-convex portion 31 is, for example, 5 to 50 times the height H1 of the convex portion (difference in undulation between the concave and convex portions). Moreover, in the uneven | corrugated | grooved part 31, the top part of a convex part and the bottom part of a recessed part are rounded and formed. The uneven portion 31 is formed on, for example, a wavy surface in a cross-sectional view.

以上説明したように、本実施形態による半導体装置１０１は、半導体層１０と、オーミック層２０とを備えるとともに、少なくともオーミック層２０の一部に、半導体層１０とオーミック層２０とのオーミック接触面ＣＦ１（接触面）に発生する応力を緩和する応力緩和部３０を備える。
これにより、本実施形態による半導体装置１０１は、第１の実施形態と同様に、オーミック層２０の抵抗が不均一になることを低減することができる。As described above, the semiconductor device 101 according to the present embodiment includes the semiconductor layer 10 and the ohmic layer 20, and at least a part of the ohmic layer 20 has an ohmic contact surface CF1 between the semiconductor layer 10 and the ohmic layer 20. The stress relaxation part 30 which relieves the stress which generate | occur | produces in (contact surface) is provided.
Thereby, the semiconductor device 101 according to the present embodiment can reduce the non-uniform resistance of the ohmic layer 20 as in the first embodiment.

また、例えば、オーミック層２０に大電流が流れて発熱した場合に、上述した第１の実施形態による半導体装置１０１では、半導体層１０のＴｉＣの熱膨張率（約７．８×１０−６／℃）と、オーミック層２０のＴｉＣの熱膨張率（約４．６×１０−６／℃）との差が大きいため、オーミック接触面ＣＦ１に応力が発生して、オーミック接触面ＣＦ１の周辺にクラックが発生する場合がある。
これに対して、本実施形態による半導体装置１０１は、応力緩和部３０を備えるため、半導体層１０とオーミック層２０との熱膨張率の違いにより発生するオーミック接触面ＣＦ１の応力を緩和（低減）することができる。よって、本実施形態による半導体装置１０１は、上述したオーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。Further, for example, when a large current flows through the ohmic layer 20 and generates heat, in the semiconductor device 101 according to the first embodiment described above, the thermal expansion coefficient of TiC of the semiconductor layer 10 (about 7.8 × 10 −6 / And the thermal expansion coefficient of TiC of the ohmic layer 20 (about 4.6 × 10 −6 / ° C.), a stress is generated in the ohmic contact surface CF1 and around the ohmic contact surface CF1. Cracks may occur.
On the other hand, since the semiconductor device 101 according to the present embodiment includes the stress relaxation portion 30, the stress on the ohmic contact surface CF1 generated due to the difference in thermal expansion coefficient between the semiconductor layer 10 and the ohmic layer 20 is relaxed (reduced). can do. Therefore, the semiconductor device 101 according to the present embodiment can reduce cracks generated by the stress of the ohmic contact surface CF1 described above.

また、本実施形態では、応力緩和部３０は、オーミック層２０のうちの一面であって、オーミック接触面ＣＦ１に対向する面（対向面ＯＦ１）に、凹凸形状に形成された凹凸部３１（第２の凹凸部）を有する。
これにより、例えば、オーミック層２０に大電流が流れて発熱した場合に、凹凸部３１が、オーミック層２０の表面積を増大させて放熱効率を向上させるため、オーミック接触面ＣＦ１の温度を低減することができる。そのため、本実施形態による半導体装置１０１は、クラックの発生を低減することができる。Further, in the present embodiment, the stress relaxation portion 30 is one surface of the ohmic layer 20 and has a concavo-convex portion 31 (first surface) formed in a concavo-convex shape on the surface (opposing surface OF1) facing the ohmic contact surface CF1. 2 irregularities).
Thereby, for example, when a large current flows through the ohmic layer 20 to generate heat, the uneven portion 31 increases the surface area of the ohmic layer 20 and improves the heat dissipation efficiency, so that the temperature of the ohmic contact surface CF1 is reduced. Can do. Therefore, the semiconductor device 101 according to the present embodiment can reduce the occurrence of cracks.

［第３の実施形態］
次に、図３を参照して、本発明の第３の実施形態による半導体装置１０１ａについて説明する。[Third Embodiment]
Next, a semiconductor device 101a according to a third embodiment of the present invention will be described with reference to FIG.

図３に示すように、第３の実施形態による半導体装置１０１ａは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ａを備える。
なお、図３において、図２と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、オーミック層２０に形状された応力緩和部３０ａが異なる点が、第２の実施形態と異なる。As shown in FIG. 3, the semiconductor device 101 a according to the third embodiment includes a stress relaxation portion 30 a configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 3, the same components as those in FIG.
This embodiment differs from the second embodiment in that the stress relaxation portion 30a formed in the ohmic layer 20 is different.

本実施形態におけるオーミック層２０は、複数の山型形状（例えば、断面視で三角形状）のＴｉＣの金属層が、半導体層１０の平坦な主面に配置されて形成されている。オーミック層２０の複数の山型形状は、間隔を開けて不連続に配置されている。ここで、半導体層１０の主面上の山型形状の間隔Ｗ２は、例えば、半導体層１０の厚み方向における山型形状の高さＨ２の５倍から５０倍である。   The ohmic layer 20 in the present embodiment is formed by arranging a plurality of mountain-shaped (for example, triangular in a cross-sectional shape) TiC metal layer on the flat main surface of the semiconductor layer 10. The plurality of chevron shapes of the ohmic layer 20 are discontinuously arranged at intervals. Here, the interval W2 of the mountain shape on the main surface of the semiconductor layer 10 is, for example, 5 to 50 times the height H2 of the mountain shape in the thickness direction of the semiconductor layer 10.

応力緩和部３０ａは、上述した山型形状のオーミック層２０を有している。応力緩和部３０ａは、オーミック層２０がない（又は、オーミック層２０が厚み方向（Ｚ軸方向）の厚さが、上述の高さＨ２の１／１０００以下である）不連続部分３３を有している。すなわち、応力緩和部３０ａには、オーミック接触面ＣＦ１が不連続になるように配置されたオーミック層２０が含まれる。   The stress relaxation part 30a has the above-described mountain-shaped ohmic layer 20. The stress relaxation part 30a has the discontinuous part 33 which does not have the ohmic layer 20 (or the thickness in the thickness direction (Z-axis direction) of the ohmic layer 20 is 1/1000 or less of the height H2). ing. That is, the stress relaxation portion 30a includes the ohmic layer 20 disposed so that the ohmic contact surface CF1 is discontinuous.

以上説明したように、本実施形態による半導体装置１０１ａには、オーミック層２０に応力緩和部３０ａが設けられている。
これにより、本実施形態による半導体装置１０１ａは、第２の実施形態と同様に、オーミック層２０の抵抗が不均一になることを低減することができるとともに、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, in the semiconductor device 101a according to the present embodiment, the stress relaxation portion 30a is provided in the ohmic layer 20.
As a result, the semiconductor device 101a according to the present embodiment can reduce the resistance of the ohmic layer 20 from becoming non-uniform as in the second embodiment, and can also generate cracks caused by the stress of the ohmic contact surface CF1. Can be reduced.

本実施形態では、応力緩和部３０ａには、接触面が不連続になるように配置されたオーミック層２０が含まれる。
これにより、本実施形態による半導体装置１０１ａでは、例えば、オーミック層２０に大電流が流れて発熱した場合に、不連続部分３３が、オーミック層２０の熱膨張により発生する応力を緩和する。そのため、本実施形態による半導体装置１０１ａでは、クラックの発生を低減することができる。In the present embodiment, the stress relaxation portion 30a includes the ohmic layer 20 arranged so that the contact surface is discontinuous.
Thereby, in the semiconductor device 101 a according to the present embodiment, for example, when a large current flows through the ohmic layer 20 to generate heat, the discontinuous portion 33 relieves stress generated by thermal expansion of the ohmic layer 20. Therefore, the generation of cracks can be reduced in the semiconductor device 101a according to the present embodiment.

また、本実施形態では、オーミック層２０が、山型形状（例えば、断面が三角形状）であるため、第２の実施形態と同様に、オーミック層２０の表面積を増大させて放熱効率を向上させることができる。よって、本実施形態による半導体装置１０１ａでは、クラックの発生をさらに低減することができる。   In the present embodiment, since the ohmic layer 20 has a mountain shape (for example, a triangular cross section), the surface area of the ohmic layer 20 is increased and the heat dissipation efficiency is improved as in the second embodiment. be able to. Therefore, the generation of cracks can be further reduced in the semiconductor device 101a according to the present embodiment.

［第４の実施形態］
次に、図４を参照して、本発明の第４の実施形態による半導体装置１０１ｂについて説明する。[Fourth Embodiment]
Next, a semiconductor device 101b according to a fourth embodiment of the present invention will be described with reference to FIG.

図４に示すように、第４の実施形態による半導体装置１０１ｂは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ｂを備える。
なお、図４において、図２と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、応力緩和部３０ｂが、オーミック接触面ＣＦ１の凹凸部３２を備える点が、第２の実施形態と異なる。As shown in FIG. 4, the semiconductor device 101 b according to the fourth embodiment includes a stress relaxation unit 30 b configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 4, the same components as those in FIG.
This embodiment is different from the second embodiment in that the stress relaxation portion 30b includes the uneven portion 32 of the ohmic contact surface CF1.

本実施形態における半導体層１０は、オーミック層２０と接触する面（オーミック接触面ＣＦ１）が、凹凸形状に形成されている。オーミック層２０は、この凹凸形状に沿って形成されている。すなわち、オーミック層２０は、オーミック接触面ＣＦ１に、半導体層１０とオーミック層２０とのオーミック接触面ＣＦ１の面積（接触面積）が増大するように凹凸形状に形成された凹凸部３２（第１の凹凸部の一例）を有する。また、オーミック層２０は、オーミック接触面ＣＦ１の対向面ＯＦ１に、凹凸形状に形成された凹凸部３１（第２の凹凸部の一例）を有する。
なお、凹凸部３１及び凹凸部３２における凸部又は凹部の間隔は、上述した第２の実施形態と同様であり、例えば、凸部の高さの５倍から５０倍である。In the semiconductor layer 10 in the present embodiment, the surface (ohmic contact surface CF1) that contacts the ohmic layer 20 is formed in an uneven shape. The ohmic layer 20 is formed along this uneven shape. In other words, the ohmic layer 20 has a concavo-convex portion 32 (first surface) formed in the concavo-convex shape so that the area (contact area) of the ohmic contact surface CF1 between the semiconductor layer 10 and the ohmic layer 20 increases on the ohmic contact surface CF1. An example of an uneven portion). Moreover, the ohmic layer 20 has the uneven | corrugated | grooved part 31 (an example of a 2nd uneven | corrugated | grooved part) formed in uneven | corrugated shape in the opposing surface OF1 of ohmic contact surface CF1.
In addition, the space | interval of the convex part or recessed part in the uneven | corrugated | grooved part 31 and the uneven | corrugated | grooved part 32 is the same as that of 2nd Embodiment mentioned above, for example, is 5 to 50 times the height of a convex part.

このように、応力緩和部３０ｂは、上述した凹凸部３１及び凹凸部３２を有している。
凹凸部３２（第１の凹凸部の一例）は、オーミック接触面ＣＦ１に、半導体層１０とオーミック層２０とのオーミック接触面ＣＦ１の面積（接触面積）が増大するように凹凸形状に形成されている。凹凸部３２は、凹凸形状によりオーミック接触面ＣＦ１の面積（接触面積）を増大させることで、オーミック接触面ＣＦ１に発生する応力を分散させて緩和する。凹凸部３２は、複数の凸部及び凹部を含んでいる。凹凸部３２は、例えば、断面視で波状の面に形成されている。Thus, the stress relaxation part 30b has the uneven part 31 and the uneven part 32 mentioned above.
The uneven portion 32 (an example of the first uneven portion) is formed in an uneven shape on the ohmic contact surface CF1 so that the area (contact area) of the ohmic contact surface CF1 between the semiconductor layer 10 and the ohmic layer 20 is increased. Yes. The concavo-convex portion 32 increases the area (contact area) of the ohmic contact surface CF1 by the concavo-convex shape, thereby dispersing and relaxing the stress generated on the ohmic contact surface CF1. The uneven portion 32 includes a plurality of convex portions and concave portions. The concavo-convex portion 32 is formed, for example, on a wavy surface in a sectional view.

また、凹凸部３２は、オーミック層２０の表面積を増大させて放熱効率を向上させることで、オーミック接触面ＣＦ１に発生する応力を緩和する。凹凸部３１は、複数の凸部及び凹部を含んでいる。凹凸部３１は、例えば、断面視で波状の面に形成されている。   In addition, the concavo-convex portion 32 increases the surface area of the ohmic layer 20 and improves the heat dissipation efficiency, thereby relaxing the stress generated on the ohmic contact surface CF1. The uneven part 31 includes a plurality of convex parts and concave parts. The uneven portion 31 is formed on, for example, a wavy surface in a cross-sectional view.

以上説明したように、本実施形態による半導体装置１０１ｂは、半導体層１０の一部と、オーミック層２０とに、応力緩和部３０ｂが設けられている。
これにより、本実施形態による半導体装置１０１ｂは、第２の実施形態と同様に、オーミック層２０の抵抗が不均一になることを低減することができるとともに、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, in the semiconductor device 101b according to the present embodiment, the stress relaxation portion 30b is provided in a part of the semiconductor layer 10 and the ohmic layer 20.
As a result, the semiconductor device 101b according to the present embodiment can reduce the resistance of the ohmic layer 20 from becoming non-uniform as in the second embodiment, and can generate cracks caused by the stress of the ohmic contact surface CF1. Can be reduced.

また、本実施形態では、応力緩和部３０ｂは、オーミック接触面ＣＦ１に、半導体層１０とオーミック層２０とのオーミック接触面ＣＦ１の面積（接触面積）が増大するように凹凸形状に形成された凹凸部３２（第１の凹凸部）を有する。
これにより、例えば、オーミック層２０に大電流が流れて発熱した場合に、凹凸部３２が、オーミック接触面ＣＦ１の面積（接触面積）を増大させて、オーミック接触面ＣＦ１に発生する応力を分散させる。そのため、本実施形態による半導体装置１０１ｂは、クラックの発生を低減することができる。Further, in the present embodiment, the stress relaxation portion 30b is formed on the ohmic contact surface CF1 so as to increase the area (contact area) of the ohmic contact surface CF1 between the semiconductor layer 10 and the ohmic layer 20. It has the part 32 (1st uneven | corrugated | grooved part).
Thereby, for example, when a large current flows through the ohmic layer 20 to generate heat, the uneven portion 32 increases the area (contact area) of the ohmic contact surface CF1 and disperses the stress generated on the ohmic contact surface CF1. . Therefore, the semiconductor device 101b according to the present embodiment can reduce the occurrence of cracks.

なお、本実施形態では、応力緩和部３０ｂは、凹凸部３２（第１の凹凸部）と、凹凸部３１（第２の凹凸部）とによって構成される。
これにより、本実施形態による半導体装置１０１ｂは、クラックの発生をさらに低減することができる。In the present embodiment, the stress relieving part 30b is constituted by the uneven part 32 (first uneven part) and the uneven part 31 (second uneven part).
Thereby, the semiconductor device 101b according to the present embodiment can further reduce the occurrence of cracks.

［第５の実施形態］
次に、図５を参照して、本発明の第５の実施形態による半導体装置１０１ｃについて説明する。[Fifth Embodiment]
Next, a semiconductor device 101c according to a fifth embodiment of the present invention will be described with reference to FIG.

図５に示すように、第５の実施形態による半導体装置１０１ｃは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ｃを備える。
なお、図５において、図４と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、応力緩和部３０ｃが、凹凸部３１及び凹凸部３２の形状が異なる点が、第４の実施形態と異なる。As shown in FIG. 5, the semiconductor device 101 c according to the fifth embodiment includes a stress relaxation portion 30 c configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 5, the same components as those in FIG.
In this embodiment, the stress relaxation part 30c is different from the fourth embodiment in that the shapes of the uneven part 31 and the uneven part 32 are different.

本実施形態では、凹凸部３１及び凹凸部３２が、山型形状（例えば、断面視で三角形状）に形成されている。例えば、半導体層１０は、オーミック層２０と接触する面（オーミック接触面ＣＦ１）が、断面視で山型形状の凹凸形状に形成されている。また、オーミック層２０は、半導体層１０の山型形状に沿って形成され、山型形状の凹凸部３１及び凹凸部３２を有する。   In the present embodiment, the concavo-convex portion 31 and the concavo-convex portion 32 are formed in a mountain shape (for example, a triangular shape in cross-sectional view). For example, in the semiconductor layer 10, the surface (ohmic contact surface CF <b> 1) that contacts the ohmic layer 20 is formed in a mountain-shaped uneven shape in a cross-sectional view. The ohmic layer 20 is formed along the mountain shape of the semiconductor layer 10 and has a mountain-shaped uneven portion 31 and a uneven portion 32.

以上説明したように、本実施形態による半導体装置１０１ｃは、応力緩和部３０ｃを備え、応力緩和部３０ｃは、断面視で山型形状の凹凸部３１及び凹凸部３２を有している。
これにより、本実施形態による半導体装置１０１ｃは、第４の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, the semiconductor device 101c according to the present embodiment includes the stress relaxation portion 30c, and the stress relaxation portion 30c includes the mountain-shaped uneven portion 31 and the uneven portion 32 in a cross-sectional view.
Thereby, the semiconductor device 101c according to the present embodiment can reduce the cracks generated by the stress of the ohmic contact surface CF1 as in the fourth embodiment.

［第６の実施形態］
次に、図６を参照して、本発明の第６の実施形態による半導体装置１０１ｄについて説明する。[Sixth Embodiment]
Next, with reference to FIG. 6, a semiconductor device 101d according to a sixth embodiment of the present invention will be described.

図６に示すように、第６の実施形態による半導体装置１０１ｄは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ｄを備える。
なお、図６において、図３及び図５と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、半導体層１０及びオーミック層２０の形状が異なる、第３の実施形態の変形例について説明する。As illustrated in FIG. 6, the semiconductor device 101 d according to the sixth embodiment includes a stress relaxation unit 30 d configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 6, the same components as those in FIGS. 3 and 5 are denoted by the same reference numerals, and the description thereof is omitted.
In the present embodiment, a modification of the third embodiment in which the shapes of the semiconductor layer 10 and the ohmic layer 20 are different will be described.

本実施形態における半導体層１０は、第５の実施形態と同様の形状であり、オーミック層２０と接する面（オーミック接触面ＣＦ１）が、断面視で山型形状の凹凸形状に形成されている。
また、本実施形態におけるオーミック層２０は、半導体層１０の凹凸形状の凹部分（谷部分）を埋めるように形成されている。なお、オーミック層２０は、半導体層１０の凹凸形状の凸部分（山部分）が、不連続になるように、形成されている。すなわち、応力緩和部３０ｄは、オーミック層２０の不連続部分３３を有している。なお、オーミック層２０は、半導体層１０の凹部分の形状に対応するように、半導体層１０側に凹む凹形状が形成されている。The semiconductor layer 10 in the present embodiment has the same shape as that of the fifth embodiment, and the surface in contact with the ohmic layer 20 (ohmic contact surface CF1) is formed in a mountain-shaped uneven shape in a cross-sectional view.
In addition, the ohmic layer 20 in the present embodiment is formed so as to fill the concave and convex portions (valley portions) of the concave and convex shape of the semiconductor layer 10. The ohmic layer 20 is formed so that the convex and concave portions (peak portions) of the semiconductor layer 10 are discontinuous. That is, the stress relaxation portion 30 d has the discontinuous portion 33 of the ohmic layer 20. The ohmic layer 20 has a concave shape that is recessed toward the semiconductor layer 10 so as to correspond to the shape of the concave portion of the semiconductor layer 10.

以上説明したように、本実施形態による半導体装置１０１ｄは、応力緩和部３０ｄを備え、応力緩和部３０ｄは、断面視で山型形状のオーミック接触面ＣＦ１を有している。
これにより、本実施形態による半導体装置１０１ｄは、第３の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, the semiconductor device 101d according to the present embodiment includes the stress relaxation portion 30d, and the stress relaxation portion 30d has the mountain-shaped ohmic contact surface CF1 in cross-sectional view.
Thereby, the semiconductor device 101d according to the present embodiment can reduce the cracks generated due to the stress of the ohmic contact surface CF1 as in the third embodiment.

また、本実施形態では、応力緩和部３０ｄは、オーミック接触面ＣＦ１に、断面視で山型形状の凹凸形状に形成された凹凸部３２を有する。
これにより、本実施形態による半導体装置１０１ｄは、クラックの発生をさらに低減することができる。Moreover, in this embodiment, the stress relaxation part 30d has the uneven | corrugated | grooved part 32 formed in the mountain-shaped uneven | corrugated shape by sectional view in ohmic contact surface CF1.
Thereby, the semiconductor device 101d according to the present embodiment can further reduce the occurrence of cracks.

［第７の実施形態］
次に、図７を参照して、本発明の第７の実施形態による半導体装置１０１ｅについて説明する。[Seventh Embodiment]
Next, with reference to FIG. 7, a semiconductor device 101e according to a seventh embodiment of the present invention will be described.

図７に示すように、第７の実施形態による半導体装置１０１ｅは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ｅを備える。
なお、図７において、図６と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、オーミック層２０の形状が異なる、第６の実施形態の変形例について説明する。As shown in FIG. 7, the semiconductor device 101 e according to the seventh embodiment includes a stress relaxation portion 30 e configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 7, the same components as those in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted.
In the present embodiment, a modification of the sixth embodiment in which the shape of the ohmic layer 20 is different will be described.

本実施形態における半導体層１０は、オーミック層２０と接する面（オーミック接触面ＣＦ１）が、断面視で山型形状の凹凸形状に形成されている。
また、本実施形態におけるオーミック層２０は、半導体層１０の凹凸形状の凹部分（谷部分）の最も凹んだ部分に対応する位置において、不連続部分３３を有するように形成されている。なお、オーミック層２０は、半導体層１０の凹凸形状の凸部分（山部分）及び凹部分（谷部分）が、不連続になるように形成されている。In the semiconductor layer 10 according to the present embodiment, a surface (ohmic contact surface CF1) in contact with the ohmic layer 20 is formed in a mountain-shaped uneven shape in a sectional view.
Further, the ohmic layer 20 in the present embodiment is formed to have the discontinuous portion 33 at a position corresponding to the most concave portion of the concave and convex portions (valley portions) of the concave and convex shape of the semiconductor layer 10. The ohmic layer 20 is formed such that the convex and concave portions (peak portions) and the concave portions (valley portions) of the semiconductor layer 10 are discontinuous.

このように、本実施形態では、オーミック層２０に設けられた応力緩和部３０ｅは、不連続部分３３を有している。
これにより、本実施形態による半導体装置１０１ｅは、第６の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。Thus, in the present embodiment, the stress relaxation portion 30 e provided in the ohmic layer 20 has the discontinuous portion 33.
Thereby, the semiconductor device 101e according to the present embodiment can reduce the cracks generated by the stress of the ohmic contact surface CF1 as in the sixth embodiment.

［第８の実施形態］
次に、図８を参照して、本発明の第８の実施形態による半導体装置１０１ｆについて説明する。[Eighth Embodiment]
Next, with reference to FIG. 8, a semiconductor device 101f according to an eighth embodiment of the present invention will be described.

図８に示すように、第８の実施形態による半導体装置１０１ｆは、半導体層１０及びオーミック層２０により構成される応力緩和部３０ｆを備える。
なお、図８において、図６と同一の構成には同一の符号を付与してその説明を省略する。
本実施形態では、オーミック層２０の形状が異なる、第６の実施形態の変形例について説明する。As shown in FIG. 8, the semiconductor device 101 f according to the eighth embodiment includes a stress relaxation portion 30 f configured by the semiconductor layer 10 and the ohmic layer 20.
In FIG. 8, the same components as those in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted.
In the present embodiment, a modification of the sixth embodiment in which the shape of the ohmic layer 20 is different will be described.

本実施形態における半導体層１０は、第５の実施形態と同様の形状であり、オーミック層２０と接する面（オーミック接触面ＣＦ１）が、断面視で波状の凹凸形状に形成されている。
また、本実施形態におけるオーミック層２０は、半導体層１０の凹凸形状の凹部分を埋めるように形成されている。なお、オーミック層２０は、半導体層１０の凹凸形状の凸部分が、不連続になるように（例えば、隣接する凹部に埋め込まれたオーミック層２０がつながらないように）、形成されている。すなわち、応力緩和部３０ｆは、オーミック層２０の不連続部分３３を有している。The semiconductor layer 10 in the present embodiment has the same shape as that of the fifth embodiment, and the surface in contact with the ohmic layer 20 (ohmic contact surface CF1) is formed in a wavy uneven shape in a sectional view.
In addition, the ohmic layer 20 in the present embodiment is formed so as to fill the concave and convex portions of the semiconductor layer 10. The ohmic layer 20 is formed so that the convex and concave portions of the semiconductor layer 10 are discontinuous (for example, the ohmic layer 20 embedded in the adjacent concave portion is not connected). That is, the stress relaxation portion 30 f has the discontinuous portion 33 of the ohmic layer 20.

以上説明したように、本実施形態による半導体装置１０１ｆは、応力緩和部３０ｆを備え、応力緩和部３０ｆは、断面視で波状のオーミック接触面ＣＦ１を有している。
これにより、本実施形態による半導体装置１０１ｆは、第３の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, the semiconductor device 101f according to the present embodiment includes the stress relaxation portion 30f, and the stress relaxation portion 30f has the wavy ohmic contact surface CF1 in cross-sectional view.
Thereby, the semiconductor device 101f according to the present embodiment can reduce the cracks generated by the stress of the ohmic contact surface CF1 as in the third embodiment.

［第９の実施形態］
次に、図９を参照して、本発明の第９の実施形態による半導体装置１０２について説明する。[Ninth Embodiment]
Next, a semiconductor device 102 according to a ninth embodiment of the present invention will be described with reference to FIG.

図９に示すように、第９の実施形態による半導体装置１０２は、オーミック層２０により構成される応力緩和部４０を備える。
なお、図９に示す半導体装置１０２の断面図は、半導体装置１０２の平面図のＡＢ線上の断面を示している。また、図９に示す半導体装置１０２の平面図は、半導体装置１０２を上方から見た平面図であり、厚み方向に直角な平面（ＸＹ平面）を示している。図９に示す平面図は、紙面上の左右方向をＸ軸方向、紙面に直角な方向（半導体層１０の厚み方向）をＺ軸方向、紙面上の上下方向をＹ軸方向とする。
本実施形態では、応力緩和部４０が、半導体装置１０２のＸＹ平面上の中央部ＣＴＲに設けられている場合の一例について説明する。As shown in FIG. 9, the semiconductor device 102 according to the ninth embodiment includes a stress relaxation unit 40 configured by the ohmic layer 20.
Note that the cross-sectional view of the semiconductor device 102 illustrated in FIG. 9 illustrates a cross section taken along line AB of the plan view of the semiconductor device 102. Further, the plan view of the semiconductor device 102 shown in FIG. 9 is a plan view of the semiconductor device 102 as viewed from above, and shows a plane (XY plane) perpendicular to the thickness direction. In the plan view shown in FIG. 9, the left-right direction on the paper surface is the X-axis direction, the direction perpendicular to the paper surface (the thickness direction of the semiconductor layer 10) is the Z-axis direction, and the vertical direction on the paper surface is the Y-axis direction.
In the present embodiment, an example in which the stress relaxation unit 40 is provided in the central portion CTR on the XY plane of the semiconductor device 102 will be described.

オーミック層２０は、ＸＹ平面上の中央部ＣＴＲの対向面ＯＦ１に断面視で山型形状の凹凸部４１（第２凹凸部の一例）を有している。この凹凸部４１は、一例として、オーミック層２０の水平面（ＸＹ平面）における中心位置から所定の半径の円の領域内に形成されている。   The ohmic layer 20 has a mountain-shaped concavo-convex portion 41 (an example of a second concavo-convex portion) in a cross-sectional view on the facing surface OF1 of the central portion CTR on the XY plane. As an example, the uneven portion 41 is formed in a circular region having a predetermined radius from the center position on the horizontal plane (XY plane) of the ohmic layer 20.

なお、本実施形態では、オーミック層２０の対向面ＯＦ１の外周部ＯＳは、凹凸形状を有さない平坦面により形成されている。凹凸部４１は、外周部ＯＳの平坦面から突出するように形成されている。ここで、中央部ＣＴＲは、例えば、対向面ＯＦ１を半導体装置１０２の裏面とした場合に、当該裏面と反対側の半導体装置１０２の表面に形成されている電極６０に対応する範囲である。
すなわち、応力緩和部４０は、自身が設けられる面内の中央部ＣＴＲに配置されている。In the present embodiment, the outer peripheral portion OS of the facing surface OF1 of the ohmic layer 20 is formed by a flat surface having no uneven shape. The uneven part 41 is formed so as to protrude from the flat surface of the outer peripheral part OS. Here, the central portion CTR is, for example, a range corresponding to the electrode 60 formed on the surface of the semiconductor device 102 opposite to the back surface when the facing surface OF1 is the back surface of the semiconductor device 102.
That is, the stress relaxation part 40 is arrange | positioned in the center part CTR in the surface in which self is provided.

以上説明したように、本実施形態による半導体装置１０２は、応力緩和部４０を備え、応力緩和部４０は、自身が設けられる面内の中央部ＣＴＲに配置されている。
これにより、本実施形態による半導体装置１０２は、半導体装置１０２の電流が集中して流れる可能性が高い中央部ＣＴＲにおいて、オーミック接触面ＣＦ１に発生する応力を緩和できるため、上述した第２の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, the semiconductor device 102 according to the present embodiment includes the stress relaxation unit 40, and the stress relaxation unit 40 is disposed in the central portion CTR in the plane in which the semiconductor device 102 is provided.
As a result, the semiconductor device 102 according to the present embodiment can relieve the stress generated in the ohmic contact surface CF1 in the central portion CTR where the current of the semiconductor device 102 is likely to flow in a concentrated manner. Similarly to the form, it is possible to reduce cracks generated by the stress of the ohmic contact surface CF1.

次に、図１０〜図１６を参照して、本実施形態による半導体装置１０２の変形例について説明する。
図１０〜図１２に示す本実施形態の変形例は、オーミック層２０の対向面ＯＦ１の中央部ＣＴＲに凹凸部４１を備える場合の例である。Next, modified examples of the semiconductor device 102 according to the present embodiment will be described with reference to FIGS.
The modification of this embodiment shown in FIGS. 10-12 is an example in case the uneven | corrugated | grooved part 41 is provided in center part CTR of opposing surface OF1 of the ohmic layer 20. As shown in FIG.

図１０に示す本実施形態の第１変形例の半導体装置１０２ａは、オーミック層２０の対向面ＯＦ１の中央部ＣＴＲに、断面視で波状の凹凸部４１（第２凹凸部の一例）を有する応力緩和部４０ａを備えている。この凹凸部４１は、対向面ＯＦ１の外周部ＯＳの平坦面から突出するように形成されている。これにより、第１変形例の半導体装置１０２ａは、凹凸部４１が放熱効率を向上させるため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   The semiconductor device 102a of the first modification example of the present embodiment illustrated in FIG. 10 has a stress having a corrugated uneven portion 41 (an example of a second uneven portion) in a cross-sectional view at the central portion CTR of the facing surface OF1 of the ohmic layer 20. The relaxation part 40a is provided. The uneven portion 41 is formed so as to protrude from the flat surface of the outer peripheral portion OS of the facing surface OF1. As a result, in the semiconductor device 102a of the first modified example, since the uneven portion 41 improves the heat dissipation efficiency, cracks caused by the stress on the ohmic contact surface CF1 can be reduced as in the semiconductor device 102 shown in FIG. it can.

図１１に示す本実施形態の第２変形例の半導体装置１０２ｂは、オーミック層２０の対向面ＯＦ１の中央部ＣＴＲに、オーミック接触面ＣＦ１側に断面視で山型形状の凹凸形状となる凹凸部４１を有する応力緩和部４０ｂを備えている。この凹凸部４１は、対向面ＯＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。これにより、第２変形例の半導体装置１０２ｂは、凹凸部４１が放熱効率を向上させるため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   The semiconductor device 102b of the second modification example of the present embodiment shown in FIG. 11 has a concavo-convex portion in a central portion CTR of the facing surface OF1 of the ohmic layer 20 and a ridge-shaped concavo-convex shape in cross-section on the ohmic contact surface CF1 side The stress relaxation part 40b which has 41 is provided. The uneven portion 41 is formed so as to be recessed (depressed) from the flat surface of the outer peripheral portion OS of the facing surface OF1 toward the semiconductor layer 10 side. Thereby, in the semiconductor device 102b of the second modified example, since the concavo-convex portion 41 improves the heat dissipation efficiency, it is possible to reduce cracks generated due to the stress of the ohmic contact surface CF1 as in the semiconductor device 102 shown in FIG. it can.

図１２に示す本実施形態の第３変形例の半導体装置１０２ｃは、オーミック層２０の対向面ＯＦ１の中央部ＣＴＲに、オーミック接触面ＣＦ１側に断面視で山型形状の凹凸形状となる凹凸部４１を有する応力緩和部４０ｃを備えている。この凹凸部４１は、対向面ＯＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。これにより、第３変形例の半導体装置１０２ｃは、凹凸部４１が放熱効率を向上させるため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   The semiconductor device 102c of the third modification example of the present embodiment shown in FIG. 12 has a concavo-convex portion in a central portion CTR of the facing surface OF1 of the ohmic layer 20 that has a mountain-shaped concavo-convex shape in cross-section on the ohmic contact surface CF1 side. The stress relaxation part 40c which has 41 is provided. The uneven portion 41 is formed so as to be recessed (depressed) from the flat surface of the outer peripheral portion OS of the facing surface OF1 toward the semiconductor layer 10 side. Thereby, in the semiconductor device 102c of the third modified example, since the concavo-convex portion 41 improves the heat dissipation efficiency, it is possible to reduce cracks generated due to the stress of the ohmic contact surface CF1 as in the semiconductor device 102 shown in FIG. it can.

また、図１３及び図１４に示す本実施形態の変形例は、オーミック接触面ＣＦ１の中央部ＣＴＲに凹凸部４２（第１凹凸部の一例）を備える場合の例である。   Moreover, the modification of this embodiment shown in FIG.13 and FIG.14 is an example in the case of providing the uneven | corrugated | grooved part 42 (an example of a 1st uneven | corrugated | grooved part) in center part CTR of ohmic contact surface CF1.

図１３に示す本実施形態の第４変形例の半導体装置１０２ｄは、オーミック層２０のオーミック接触面ＣＦ１の中央部ＣＴＲに、断面視で山型形状の凹凸部４２（第１凹凸部の一例）を有する応力緩和部４０ｄを備えている。この凹凸部４２は、オーミック接触面ＣＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。これにより、第４変形例の半導体装置１０２ｄは、凹凸部４２が応力を分散させて緩和するため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   The semiconductor device 102d of the fourth modification example of the present embodiment shown in FIG. 13 has a mountain-shaped uneven portion 42 (an example of a first uneven portion) in the central portion CTR of the ohmic contact surface CF1 of the ohmic layer 20 in a sectional view. The stress relaxation part 40d which has is provided. The uneven portion 42 is formed so as to be recessed (recessed) from the flat surface of the outer peripheral portion OS of the ohmic contact surface CF1 toward the semiconductor layer 10 side. As a result, the semiconductor device 102d of the fourth modification reduces the cracks generated by the stress of the ohmic contact surface CF1, as the semiconductor device 102 shown in FIG. be able to.

図１４に示す本実施形態の第５変形例の半導体装置１０２ｅは、オーミック層２０のオーミック接触面ＣＦ１の中央部ＣＴＲに、断面視で波状の凹凸部４２（第１凹凸部の一例）を有する応力緩和部４０ｅを備えている。この凹凸部４２は、オーミック接触面ＣＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。これにより、第５変形例の半導体装置１０２ｅは、凹凸部４２が応力を分散させて緩和するため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   A semiconductor device 102e of the fifth modification example of the present embodiment shown in FIG. 14 has a wavy uneven portion 42 (an example of a first uneven portion) in a cross-sectional view at the central portion CTR of the ohmic contact surface CF1 of the ohmic layer 20. The stress relaxation part 40e is provided. The uneven portion 42 is formed so as to be recessed (recessed) from the flat surface of the outer peripheral portion OS of the ohmic contact surface CF1 toward the semiconductor layer 10 side. As a result, the semiconductor device 102e of the fifth modified example reduces the cracks generated by the stress of the ohmic contact surface CF1, as the semiconductor device 102 shown in FIG. be able to.

また、図１５及び図１６に示す本実施形態の変形例は、オーミック層２０の中央部ＣＴＲに凹凸部４２（第１凹凸部の一例）と凹凸部４１（第２凹凸部の一例）とを備える場合の例である。   Further, in the modification of the present embodiment shown in FIG. 15 and FIG. 16, the uneven portion 42 (an example of the first uneven portion) and the uneven portion 41 (an example of the second uneven portion) are formed on the central portion CTR of the ohmic layer 20. It is an example in the case of providing.

図１５に示す本実施形態の第６変形例の半導体装置１０２ｆは、応力緩和部４０ｆを備えている。応力緩和部４０ｆは、オーミック層２０のオーミック接触面ＣＦ１の中央部ＣＴＲに配置された断面視で山型形状の凹凸部４２（第１凹凸部の一例）と、対向面ＯＦ１の中央部ＣＴＲに配置された断面視で山型形状の凹凸部４１（第２凹凸部の一例）とを有している。この凹凸部４２は、オーミック接触面ＣＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。また、オーミック層２０が、凹凸部４２に沿って形成されることで、凹凸部４１が形成されている。これにより、第６変形例の半導体装置１０２ｆは、凹凸部４２が応力を分散させて緩和するとともに、凹凸部４１が放熱効率を向上させるため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   A semiconductor device 102f according to a sixth modification of the present embodiment illustrated in FIG. 15 includes a stress relaxation unit 40f. The stress relieving part 40f is formed in a mountain-shaped uneven part 42 (an example of a first uneven part) in a cross-sectional view disposed in the central part CTR of the ohmic contact surface CF1 of the ohmic layer 20 and the central part CTR of the opposing surface OF1. It has the mountain-shaped uneven part 41 (an example of a 2nd uneven part) by the arrange | positioned cross sectional view. The uneven portion 42 is formed so as to be recessed (recessed) from the flat surface of the outer peripheral portion OS of the ohmic contact surface CF1 toward the semiconductor layer 10 side. Further, the rugged portion 41 is formed by forming the ohmic layer 20 along the rugged portion 42. Accordingly, in the semiconductor device 102f of the sixth modified example, the uneven portion 42 disperses and relaxes the stress, and the uneven portion 41 improves the heat dissipation efficiency, so that the ohmic contact is similar to the semiconductor device 102 shown in FIG. Cracks generated by the stress on the surface CF1 can be reduced.

図１６に示す本実施形態の第７変形例の半導体装置１０２ｇは、応力緩和部４０ｇを備えている。応力緩和部４０ｇは、オーミック層２０のオーミック接触面ＣＦ１の中央部ＣＴＲに配置された断面視で波状の凹凸部４２（第１凹凸部の一例）と、対向面ＯＦ１の中央部ＣＴＲに配置された断面視で波状の凹凸部４１（第２凹凸部の一例）とを有している。この凹凸部４２は、オーミック接触面ＣＦ１の外周部ＯＳの平坦面から半導体層１０側に窪む（凹む）ように形成されている。また、オーミック層２０が、凹凸部４２に沿って形成されることで、凹凸部４１が形成されている。これにより、第７変形例の半導体装置１０２ｇは、凹凸部４２が応力を分散させて緩和するとともに、凹凸部４１が放熱効率を向上させるため、図９に示す半導体装置１０２と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   A semiconductor device 102g of the seventh modification example of the present embodiment shown in FIG. 16 includes a stress relaxation portion 40g. The stress relaxation portion 40g is disposed in the corrugated uneven portion 42 (an example of the first uneven portion) disposed in the central portion CTR of the ohmic contact surface CF1 of the ohmic layer 20 and the central portion CTR of the opposing surface OF1. And has a corrugated uneven portion 41 (an example of a second uneven portion) in cross section. The uneven portion 42 is formed so as to be recessed (recessed) from the flat surface of the outer peripheral portion OS of the ohmic contact surface CF1 toward the semiconductor layer 10 side. Further, the rugged portion 41 is formed by forming the ohmic layer 20 along the rugged portion 42. As a result, the semiconductor device 102g of the seventh modification has an ohmic contact as in the semiconductor device 102 shown in FIG. 9, since the uneven portion 42 disperses and relaxes stress and the uneven portion 41 improves heat dissipation efficiency. Cracks generated by the stress on the surface CF1 can be reduced.

［第１０の実施形態］
次に、図１７を参照して、本発明の第１０の実施形態による半導体装置１０３について説明する。[Tenth embodiment]
Next, a semiconductor device 103 according to a tenth embodiment of the present invention will be described with reference to FIG.

図１７に示すように、第１０の実施形態による半導体装置１０３は、半導体層１０及びオーミック層２０により構成される応力緩和部５０を備える。
本実施形態では、応力緩和部５０において、凹凸形状の凹部と凸部との起伏の差が、半導体装置１０３のＸＹ平面上の外周部ＯＳよりも中央部ＣＴＲを大きく形成されている場合の一例について説明する。As shown in FIG. 17, the semiconductor device 103 according to the tenth embodiment includes a stress relaxation unit 50 including a semiconductor layer 10 and an ohmic layer 20.
In the present embodiment, in the stress relaxation portion 50, an example in which the difference in undulation between the concavo-convex concave portion and the convex portion is formed larger in the central portion CTR than in the outer peripheral portion OS on the XY plane of the semiconductor device 103. Will be described.

オーミック層２０は、対向面ＯＦ１に断面視で山型形状の凹凸部５１（第２凹凸部の一例）を有している。この凹凸部５１の中央部ＣＴＲは、外周部ＯＳのよりも突出するように形成されている。ここで、凹凸部５１において、オーミック層２０の厚み方向における凹凸形状の凹部と凸部との起伏の差は、ＸＹ平面上の中央部ＣＴＲの方が当該中央部ＣＴＲの外周側（外周部ＯＳ）に比べて大きい。例えば、中央部ＣＴＲの凹部と凸部との起伏の差（凸部の高さＨ３）は、例えば、外周部ＯＳの凹部と凸部との起伏の差（凸部の高さＨ４）の３倍程度である。すなわち、中央部ＣＴＲの凸部の高さＨ３と、外周部ＯＳの凸部の高さＨ４との比率は、例えば、３：１（３対１）である。
その他の構成は、上述した第９の実施形態と同様であるので、ここでは説明を省略する。The ohmic layer 20 has a mountain-shaped uneven portion 51 (an example of a second uneven portion) in a cross-sectional view on the facing surface OF1. The central portion CTR of the uneven portion 51 is formed so as to protrude from the outer peripheral portion OS. Here, in the concavo-convex portion 51, the difference in undulation between the concavo-convex concave portion and the convex portion in the thickness direction of the ohmic layer 20 is such that the central portion CTR on the XY plane is on the outer peripheral side of the central portion CTR (the peripheral portion OS). Is larger than For example, the difference in undulation between the concave portion and the convex portion in the central portion CTR (height H3 of the convex portion) is, for example, 3 of the difference in undulation between the concave portion and the convex portion in the outer peripheral portion OS (height H4 of the convex portion). It is about twice. That is, the ratio between the height H3 of the convex portion of the central portion CTR and the height H4 of the convex portion of the outer peripheral portion OS is, for example, 3: 1 (3 to 1).
Other configurations are the same as those of the ninth embodiment described above, and thus the description thereof is omitted here.

以上説明したように、本実施形態による半導体装置１０３は、応力緩和部５０を備え、応力緩和部５０は、凹凸部５１（第２凹凸部）を有している。凹凸部５１において、オーミック層２０の厚み方向における凹凸形状の凹部と凸部との起伏の差は、応力緩和部５０が設けられる面内の中央部ＣＴＲの方が当該中央部ＣＴＲの外周側（外周部ＯＳ）に比べて大きい。
これにより、本実施形態による半導体装置１０３は、半導体装置１０３の電流が集中して流れる可能性が高い中央部ＣＴＲにおいて、外周部ＯＳよりも効率良くオーミック接触面ＣＦ１に発生する応力を緩和できるため、上述した第９の実施形態と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。As described above, the semiconductor device 103 according to the present embodiment includes the stress relaxation unit 50, and the stress relaxation unit 50 includes the uneven portion 51 (second uneven portion). In the concavo-convex portion 51, the difference in undulation between the concavo-convex concave portion and the convex portion in the thickness direction of the ohmic layer 20 is such that the central portion CTR in the plane where the stress relaxation portion 50 is provided is on the outer peripheral side of the central portion CTR ( Larger than the outer peripheral portion OS).
As a result, the semiconductor device 103 according to the present embodiment can relieve the stress generated on the ohmic contact surface CF1 more efficiently than the outer peripheral portion OS in the central portion CTR where the current of the semiconductor device 103 is likely to flow in a concentrated manner. Similarly to the ninth embodiment described above, it is possible to reduce cracks generated by the stress of the ohmic contact surface CF1.

次に、図１８〜図２２を参照して、本実施形態による半導体装置１０３の変形例について説明する。   A modification of the semiconductor device 103 according to the present embodiment will now be described with reference to FIGS.

図１８に示す本実施形態の第１変形例の半導体装置１０３ａは、オーミック層２０の対向面ＯＦ１に、断面視で波状の凹凸部５１（第２凹凸部の一例）を有する応力緩和部５０ａを備えている。この凹凸部５１の中央部ＣＴＲは、外周部ＯＳのよりも突出するように形成されている。断面視で波状の凹凸部５１において、オーミック層２０の厚み方向における凹凸形状の凹部と凸部との起伏の差は、応力緩和部５０ａが設けられる面内の中央部ＣＴＲの方が外周部ＯＳに比べて大きい。これにより、第１変形例の半導体装置１０３ａは、凹凸部５１が放熱効率を向上させるため、図１７に示す半導体装置１０３と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   A semiconductor device 103a of the first modification example of the present embodiment illustrated in FIG. 18 includes a stress relaxation portion 50a having a wavy uneven portion 51 (an example of a second uneven portion) in a cross-sectional view on the facing surface OF1 of the ohmic layer 20. I have. The central portion CTR of the uneven portion 51 is formed so as to protrude from the outer peripheral portion OS. In the corrugated uneven portion 51 in cross-sectional view, the difference in undulation between the uneven portion and the protruded portion in the thickness direction of the ohmic layer 20 is that the central portion CTR in the plane where the stress relaxation portion 50a is provided is the outer peripheral portion OS. Bigger than Thereby, in the semiconductor device 103a of the first modified example, since the uneven portion 51 improves the heat dissipation efficiency, it is possible to reduce cracks generated due to the stress on the ohmic contact surface CF1 as in the semiconductor device 103 shown in FIG. it can.

また、図１９〜図２２に示す本実施形態の変形例は、オーミック接触面ＣＦ１に凹凸部５２（第１凹凸部の一例）を備える場合の例である。   Moreover, the modification of this embodiment shown in FIGS. 19-22 is an example in case the uneven | corrugated | grooved part 52 (an example of a 1st uneven | corrugated | grooved part) is provided in ohmic contact surface CF1.

図１９に示す本実施形態の第２変形例の半導体装置１０３ｂは、オーミック層２０のオーミック接触面ＣＦ１に、断面視で山型形状の凹凸部５２（第１凹凸部の一例）を有する応力緩和部５０ｂを備えている。この凹凸部５２の中央部ＣＴＲは、外周部ＯＳのよりも半導体層１０がオーミック層２０側に突出するように形成されている。これにより、第２変形例の半導体装置１０３ｂは、凹凸部５２が応力を分散させて緩和するため、図１７に示す半導体装置１０３と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   The semiconductor device 103b according to the second modification example of the present embodiment illustrated in FIG. 19 has stress relaxation having a mountain-shaped uneven portion 52 (an example of a first uneven portion) in cross-sectional view on the ohmic contact surface CF1 of the ohmic layer 20. The part 50b is provided. The central portion CTR of the concavo-convex portion 52 is formed such that the semiconductor layer 10 protrudes to the ohmic layer 20 side than the outer peripheral portion OS. As a result, the semiconductor device 103b of the second modified example reduces cracks caused by the stress of the ohmic contact surface CF1 as the semiconductor device 103 shown in FIG. be able to.

図２０に示す本実施形態の第３変形例の半導体装置１０３ｃは、オーミック層２０のオーミック接触面ＣＦ１に、断面視で波状の凹凸部５２（第１凹凸部の一例）を有する応力緩和部５０ｃを備えている。この凹凸部５２の中央部ＣＴＲは、外周部ＯＳのよりも半導体層１０がオーミック層２０側に突出するように形成されている。これにより、第３変形例の半導体装置１０３ｃは、凹凸部５２が応力を分散させて緩和するため、図１７に示す半導体装置１０３と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。   A semiconductor device 103c of the third modification example of the present embodiment illustrated in FIG. 20 has a stress relaxation portion 50c having a wavy uneven portion 52 (an example of a first uneven portion) in a cross-sectional view on the ohmic contact surface CF1 of the ohmic layer 20. It has. The central portion CTR of the concavo-convex portion 52 is formed such that the semiconductor layer 10 protrudes to the ohmic layer 20 side than the outer peripheral portion OS. As a result, the semiconductor device 103c according to the third modification reduces the cracks generated by the stress of the ohmic contact surface CF1, as the semiconductor device 103 shown in FIG. be able to.

図２１に示す本実施形態の第４変形例の半導体装置１０３ｄは、オーミック層２０のオーミック接触面ＣＦ１に、断面視で山型形状の凹凸部５２（第１凹凸部の一例）を有する応力緩和部５０ｄを備えている。この凹凸部５２の中央部ＣＴＲは、オーミック接触面ＣＦ１の外周部ＯＳよりも半導体層１０側に窪む（凹む）ように形成されている。なお、本実施形態の第４変形例では、オーミック層２０の対向面ＯＦ１が、中央部ＣＴＲ及び外周部ＯＳを含む範囲において平坦になるように形成されている。
これにより、第４変形例の半導体装置１０３ｄは、凹凸部５２が応力を分散させて緩和するため、図１７に示す半導体装置１０３と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。 A semiconductor device 103d according to the fourth modification example of the present embodiment illustrated in FIG. 21 has stress relief having a mountain-shaped uneven portion 52 (an example of a first uneven portion) in the cross-sectional view on the ohmic contact surface CF1 of the ohmic layer 20. and a part 50 d. The central portion CTR of the concavo-convex portion 52 is formed so as to be recessed (depressed) closer to the semiconductor layer 10 than the outer peripheral portion OS of the ohmic contact surface CF1. In the fourth modification example of the present embodiment, the facing surface OF1 of the ohmic layer 20 is formed to be flat in a range including the central portion CTR and the outer peripheral portion OS.
As a result, the semiconductor device 103d of the fourth modified example reduces cracks caused by the stress on the ohmic contact surface CF1, as the semiconductor device 103 shown in FIG. be able to.

図２２に示す本実施形態の第５変形例の半導体装置１０３ｅは、オーミック層２０のオーミック接触面ＣＦ１に、断面視で波状の凹凸部５２（第１凹凸部の一例）を有する応力緩和部５０ｅを備えている。この凹凸部５２の中央部ＣＴＲは、オーミック接触面ＣＦ１の外周部ＯＳよりも半導体層１０側に窪む（凹む）ように形成されている。なお、本実施形態の第５変形例では、オーミック層２０の対向面ＯＦ１が、中央部ＣＴＲ及び外周部ＯＳを含む範囲において平坦になるように形成されている。
これにより、第５変形例の半導体装置１０３ｅは、凹凸部５２が応力を分散させて緩和するため、図１７に示す半導体装置１０３と同様に、オーミック接触面ＣＦ１の応力により発生するクラックを低減することができる。 A semiconductor device 103e of the fifth modification example of the present embodiment illustrated in FIG. 22 includes a stress relaxation unit 50 having a wavy uneven portion 52 (an example of a first uneven portion) in cross-sectional view on the ohmic contact surface CF1 of the ohmic layer 20. e. The central portion CTR of the concavo-convex portion 52 is formed so as to be recessed (depressed) closer to the semiconductor layer 10 than the outer peripheral portion OS of the ohmic contact surface CF1. In the fifth modification of the present embodiment, the facing surface OF1 of the ohmic layer 20 is formed to be flat in a range including the central portion CTR and the outer peripheral portion OS.
As a result, the semiconductor device 103e of the fifth modified example reduces cracks caused by the stress of the ohmic contact surface CF1, as the semiconductor device 103 shown in FIG. be able to.

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の第２〜第１０の実施形態において、凹凸部（３１、３２、４１、４２、５１、５２）を説明したが、各実施形態の形状に限定されるものではなく、他の形状であってもよい。例えば、凹凸部（３１、３２、４１、４２、５１、５２）は、凹凸形状がランダムに配置された構成であってもよい。The present invention is not limited to the above embodiments, and can be modified without departing from the spirit of the present invention.
For example, in the above second to tenth embodiments, the concavo-convex portions (31, 32, 41, 42, 51, 52) have been described. However, the shape is not limited to the shape of each embodiment, and other shapes It may be. For example, the concavo-convex portions (31, 32, 41, 42, 51, 52) may have a configuration in which concavo-convex shapes are randomly arranged.

また、上記の第３、第６〜第８の実施形態において、オーミック層２０が、不連続部分３３を有する例を説明したが、第６〜第８の実施形態において、オーミック層２０が連続した一体の金属層として形成されるようにしてもよい。   Moreover, in said 3rd, 6th-8th embodiment, although the ohmic layer 20 demonstrated the example which has the discontinuous part 33, in the 6th-8th embodiment, the ohmic layer 20 continued. It may be formed as an integral metal layer.

また、上記の第９の実施形態において、図９〜図１６に示す凹凸部４１又は凹凸部４２の形状の変形例を説明したが、これに限定されるものではなく、中央部ＣＴＲに凹凸部４１又は凹凸部４２が配置される構成であれば、他の形状の凹凸部４１又は凹凸部４２であってもよい。例えば、第９の実施形態の半導体装置１０２（１０２ａ〜１０２ｇ）は、第１〜第８の実施形態が備える凹凸部３１又は凹凸部３２の形状を適用してもよい。   Moreover, in said 9th Embodiment, although the modification of the shape of the uneven | corrugated | grooved part 41 or the uneven | corrugated | grooved part 42 shown in FIGS. 9-16 was demonstrated, it is not limited to this, An uneven | corrugated | grooved part is formed in the center part CTR. If it is the structure by which 41 or the uneven | corrugated | grooved part 42 is arrange | positioned, the uneven part 41 or the uneven | corrugated | grooved part 42 of another shape may be sufficient. For example, the semiconductor device 102 (102a to 102g) of the ninth embodiment may apply the shape of the uneven portion 31 or the uneven portion 32 included in the first to eighth embodiments.

また、上記の第１０の実施形態において、図１７〜図２２に示す凹凸部５１又は凹凸部５２の形状の変形例を説明したが、これに限定されるものではなく、他の形状の凹凸部５１又は凹凸部５２が配置される構成であってもよい。例えば、第１０の実施形態の半導体装置１０３（１０３ａ〜１０３ｅ）は、第１〜第８の実施形態が備える凹凸部３１又は凹凸部３２の形状を適用してもよい。   Moreover, in said 10th Embodiment, although the modification of the shape of the uneven | corrugated | grooved part 51 or the uneven | corrugated | grooved part 52 shown in FIGS. 17-22 was demonstrated, it is not limited to this, The uneven | corrugated | grooved part of another shape The structure by which 51 or the uneven | corrugated | grooved part 52 is arrange | positioned may be sufficient. For example, the semiconductor device 103 (103a to 103e) of the tenth embodiment may apply the shape of the uneven portion 31 or the uneven portion 32 included in the first to eighth embodiments.

また、第１０の実施形態の半導体装置１０３（１０３ａ〜１０３ｅ）は、凹凸部５１と凹凸部５２との両方を有する応力緩和部５０（５０ａ〜５０ｅ）を備えてもよい。   Further, the semiconductor device 103 (103a to 103e) of the tenth embodiment may include the stress relaxation part 50 (50a to 50e) having both the uneven part 51 and the uneven part 52.

また、第１０の実施形態の半導体装置１０３（１０３ａ〜１０３ｅ）は、例えば、中央部ＣＴＲから外周部ＯＳに向って、凹凸形状の凹部と凸部との起伏の差を複数段階に変更するようにしてもよい。   Further, in the semiconductor device 103 (103a to 103e) of the tenth embodiment, for example, the difference in undulation between the concavo-convex concave portion and the convex portion is changed in a plurality of stages from the central portion CTR toward the outer peripheral portion OS. It may be.

また、上記の各実施形態は、単独で実施される例を説明したが、各実施形態の一部又は全部を組み合わせて実施してもよい。   Moreover, although each said embodiment demonstrated the example implemented independently, you may implement combining a part or all of each embodiment.

１００、１０１、１０１ａ〜１０１ｇ、１０２、１０２ａ〜１０２g、１０３、１０３ａ〜１０３ｅ 半導体装置
１０ 半導体層
２０ オーミック層
３０、３０ａ〜３０ｇ、４０、４０ａ〜４０ｇ、５０、５０ａ〜５０ｅ 応力緩和部
３１、３２、４１、４２、５１、５２ 凹凸部
３３ 不連続部分
ＣＦ１ オーミック接触面
ＯＦ１ 対向面
ＣＴＲ 中央部
ＯＳ 外周部100, 101, 101a to 101g, 102, 102a to 102g, 103, 103a to 103e Semiconductor device 10 Semiconductor layer 20 Ohmic layer 30, 30a to 30g, 40, 40a to 40g, 50, 50a to 50e Stress relaxation part 31, 32 , 41, 42, 51, 52 Uneven portion 33 Discontinuous portion CF1 Ohmic contact surface OF1 Opposing surface CTR Central portion OS Outer portion

Claims (4)

炭化ケイ素を主成分として構成されたＮ型半導体の半導体層と、
前記半導体層にオーミック接触され、炭化チタンを主成分として構成されたオーミック層と、
少なくとも前記オーミック層の一部に、前記半導体層と前記オーミック層との接触面に発生する応力を緩和する応力緩和部と、
を備え、
前記応力緩和部は、前記接触面に、前記半導体層と前記オーミック層との接触面積が増大するように凹凸形状に形成された第１の凹凸部を有し、
前記オーミック層の厚み方向における前記凹凸形状の凹部と凸部との起伏の差は、前記応力緩和部が設けられる面内の中央部の方が当該中央部の外周側に比べて大きい、
半導体装置。 An N-type semiconductor layer composed mainly of silicon carbide;
An ohmic layer that is in ohmic contact with the semiconductor layer and is composed mainly of titanium carbide;
At least a part of the ohmic layer, a stress relaxation part for relaxing stress generated on a contact surface between the semiconductor layer and the ohmic layer;
With
The stress relaxation portion has a first uneven portion formed in an uneven shape on the contact surface so as to increase a contact area between the semiconductor layer and the ohmic layer,
The difference in undulation between the concave and convex portions of the concave and convex shape in the thickness direction of the ohmic layer is larger in the central part in the plane where the stress relaxation part is provided than in the outer peripheral side of the central part,
Semiconductor device. 前記応力緩和部は、前記オーミック層のうちの一面であって、前記接触面に対向する面に、前記オーミック層の厚み方向において凹凸形状に形成された第２の凹凸部を有する
請求項１に記載の半導体装置。 The stress relaxation portion has a second uneven portion formed in an uneven shape in a thickness direction of the ohmic layer on one surface of the ohmic layer and facing the contact surface. The semiconductor device described. 前記応力緩和部は、自身が設けられる面内の中央部に配置されている
請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the stress relaxation portion is disposed at a central portion in a plane in which the stress relaxation portion is provided. 前記応力緩和部には、前記接触面が不連続になるように配置された前記オーミック層が含まれる、
請求項１に記載の半導体装置。 The stress relaxation portion includes the ohmic layer arranged so that the contact surface is discontinuous.
The semiconductor device according to claim 1.
JP2016571172A 2016-09-21 2016-09-21 Semiconductor device Active JP6180670B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/077803 WO2018055688A1 (en) 2016-09-21 2016-09-21 Semiconductor device

Publications (2)

Publication Number Publication Date
JP6180670B1 true JP6180670B1 (en) 2017-08-16
JPWO2018055688A1 JPWO2018055688A1 (en) 2018-09-27

Family

ID=59604763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016571172A Active JP6180670B1 (en) 2016-09-21 2016-09-21 Semiconductor device

Country Status (2)

Country Link
JP (1) JP6180670B1 (en)
WO (1) WO2018055688A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020027871A (en) * 2018-08-10 2020-02-20 株式会社豊田中央研究所 Semiconductor element, manufacturing method therefor, and semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016017A (en) * 2000-06-27 2002-01-18 Nissan Motor Co Ltd Silicon carbide semiconductor device and method of manufacturing the same
WO2013183677A1 (en) * 2012-06-06 2013-12-12 ローム株式会社 Semiconductor device and method for manufacturing same
JP2015162534A (en) * 2014-02-27 2015-09-07 株式会社豊田中央研究所 Semiconductor chip including surface electrode

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016017A (en) * 2000-06-27 2002-01-18 Nissan Motor Co Ltd Silicon carbide semiconductor device and method of manufacturing the same
WO2013183677A1 (en) * 2012-06-06 2013-12-12 ローム株式会社 Semiconductor device and method for manufacturing same
JP2015162534A (en) * 2014-02-27 2015-09-07 株式会社豊田中央研究所 Semiconductor chip including surface electrode

Also Published As

Publication number Publication date
WO2018055688A1 (en) 2018-03-29
JPWO2018055688A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
JP4759384B2 (en) Semiconductor module
JP6786956B2 (en) Silicon Carbide Semiconductor Device and Method for Manufacturing Silicon Carbide Semiconductor Device
JP6366723B2 (en) Semiconductor device and manufacturing method thereof
JP6024838B2 (en) Semiconductor device
KR20120025432A (en) Semiconductor unit
JP6180670B1 (en) Semiconductor device
JP6102676B2 (en) Semiconductor device
JP6395530B2 (en) Semiconductor device
JP6540612B2 (en) Semiconductor device and method of manufacturing the same
JP2012060002A (en) Structure for cooling semiconductor element
JP6834815B2 (en) Semiconductor module
JP6213562B2 (en) Semiconductor device
JP2018032685A (en) Thermoelectric converter
JP2006216642A (en) Thermoelement
JP5830958B2 (en) Semiconductor module
JP2015126207A (en) Semiconductor device
JP2015207699A (en) Device to join semiconductor chip to metal surface member
JP7102723B2 (en) Semiconductor equipment
JP5935330B2 (en) Semiconductor device, manufacturing method thereof, and electronic device
JP2017069443A (en) Thermoelectric conversion module
JP7130928B2 (en) semiconductor equipment
JPWO2021220347A5 (en)
JP2015176925A (en) semiconductor device
JP2014093342A (en) Insulation base and semiconductor device
JP6858688B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170718

R150 Certificate of patent or registration of utility model

Ref document number: 6180670

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150