JP5557506B2 - 半導体ウェーハの両面をポリッシングする方法 - Google Patents

半導体ウェーハの両面をポリッシングする方法 Download PDF

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Description

本発明は、半導体ウェーハの両面をポリッシングする方法に関する。
殊に、本発明は、次世代の技術のシリコンウェーハ、主に450mmの直径を有するウェーハをポリッシングすることを意図している。
現在、300mmの直径を有する、研磨されたかまたはエピタキシー処理された半導体ウェーハは、電子工業において最も要求の厳しい用途に使用されている。200mmの直径を有するシリコンウェーハは、次第に300mmのウェーハによって置き換えられている。
マイクロプロセッサーであろうとメモリーチップスであろうと、それらの構成部品の製造のために電子工業でよりいっそう大きな基板が何故要求されているのかという疑問に対する本質的な理由は、この構成部品に見込まれる多大な経済的利点にある。半導体工業においては、有用な基板領域上にピントを合わせるか、或いは換言すれば、如何にして数多くの構成部品、即ち論理チップスまたはメモリーチップスを個々の基板上に収容することができるのかを久しく考察してきた。これは、構成部品の製造業者の多重の処理工程が全ての基板を意図しているが、しかし、基板を構成するための個々の工程も存在し、即ち構成部品の構造体を製造し、その後に個々のチップスを生じる個々の工程も存在し、それ故に、処理工程の2つのグループのための製造費は、殊に基板の寸法によって決定されるという事実に関連する。基板の寸法は、構成部品による製造費に著しく影響を及ぼし、それ故に、測り知れない経済的重要性を有する。
しかし、基板の直径を増加させることは、大きな、時として全く新しくこれまで知られていない技術的問題を必然的に伴なう。
最後に、全ての処理工程は、該処理工程が純粋に機械的(鋸引き、研磨、ラップ仕上げ)なのか、化学的(エッチング、清浄化)なのか、或いはケミカルメカニカル的(ポリッシング)なのか、ならびに熱的処理(エピタキシー、アニーリング)なのかは、殊に前記処理工程に使用される機械およびシステム(装置)に関連して十分な修正が必要である。
本発明は、ウェーハがメモリーチップスの製造に意図されている場合には最後の本質的な処理工程として半導体ウェーハのポリッシングにピントを合わせており、或いはウェーハがマイクロプロセッサーを製造するための所謂エピウェーハ(epi wafer)として使用されることに意図されている場合には原理的に半導体ウェーハのエピタキシーより重要である、終わりから2番目の本質的な処理工程としてピントを合わせている。
本発明者は、450mmのウェーハをポリッシングする方法には、基本的な変化が必要であることを見出した。新規のポリッシング法を定義することを考慮に入れた、公知技術水準で公知の前記のポリッシング法は、下記に呈示されるであろう。公知技術水準で公知の前記のポリッシング法は、両面ポリッシング(DSP)およびケミカルメカニカルポリッシング(CMP)の通常使用される方法の変法を含み、1つの場合には、粗研磨(stock polishing)としてポリッシング剤を供給しながら研磨パッドを用いて半導体ウェーハの両面をポリッシングすること(DSP工程)を有し、他の場合には、所謂曇りなしのポリッシングとしてよりいっそう軟質の研磨パッドを使用しながら前面("構成部品側")だけを仕上げポリッシングすること(CMP工程、"仕上げ加工")を有するが、しかし、比較的新しい所謂"固定砥粒形ポリッシング"(FAP)技術も含み、この場合半導体ウェーハは、研磨パッド上でポリッシングされるが、しかし、この研磨パッドは、研磨パッド中に固定された砥粒を含有する("固定砥粒形パッド(fixed-abrasive pad)")。このようなFAPパッドが使用されるポリッシング工程は、簡潔さのために、以下、FAP工程と呼称される。
WO 99/55491A1には、第1のFAP工程およびその後の第2のCMPポリッシング工程を有する2工程のポリッシング法が記載されている。CMPに対して、研磨パッドは、固定砥粒を含有していない。DSP工程の場合と同様に、砥粒は、ここでは懸濁液の形で半導体ウェーハと研磨パッドとの間に導入される。このような2工程のポリッシング法は、殊にFAP工程が基板のポリッシングされた表面上の背後に残された引掻き傷を除去するために使用される。
また、欧州特許出願公開第1717001号明細書A1は、半導体ウェーハのポリッシングのために使用されるFAP工程の1例であり、この半導体ウェーハの表面構造部品の構造体は、未だ形成されていない。このような半導体ウェーハのポリッシングは、特に平面であり、最小の可能な微小粗さおよびナノトポグラフィーを有する少なくとも1つの側面を形成させることを主に意図するものである。
US 2002/00609967A1の記載は、電子構成部品の製造中にトポグラフィカルな表面を平坦化するためのCMP法に関する。第1の目的は、FAP研磨パッドを使用した場合に比較的低い除去速度の欠点を多少とも解決させることである。一連のポリッシング工程が提案され、この場合ポリッシングは、最初にポリッシング剤懸濁液と組合わせてFAPパッドを用いて実施され、その後にポリッシング剤溶液と一緒にFAPパッドを用いて実施される。一連の工程は、慎重に除去速度を増加させるために選択される。均一な組成を有する材料から形成されたウェーハ、例えばシリコンウェーハのポリッシングは、この明細書中には、開示されていない。
同様に、WO 03/074228A1には、電子構成部品の製造中にトポグラフィカルな(topographical)表面を平坦化するための方法が開示されている。この場合、この発明の目的は、CMP法の終止点を見い出すことにある。公知であるように、終止点を見出すことは、実際にはポリッシングされることが意図されていない領域の除去が引き起こされる前に、ポリッシング、ひいては材料の除去を即座に終結させることを含む。この目的のために、銅層をポリッシングするための2工程法が提案されている。第1工程において、FAP研磨パッドを用いてポリッシングは、実施され、この場合ポリッシング剤は、場合によっては自由砥粒粒子を含有していてもよいし、自由砥粒粒子を含有していなくともよい。しかしながら、第2のポリッシング工程においては、ポリッシングは、同様にFAPパッドを用いて実施され、ポリッシング剤を自由砥粒粒子と一緒に使用することは、本質的なことである。
本願の優先権主張日には未だ刊行されていない、出願番号102007035266を有するドイツ連邦共和国特許出願には、互いに異なるFAPタイプの2つの工程を有し、固定砥粒を固体物質として含有するポリッシング剤懸濁液が1つのポリッシング工程で基板と研磨パッドとの間に導入され、一方、第2のポリッシング工程でポリッシング剤懸濁液が固体を含有しないポリッシング剤溶液によって代替されることを特徴とする、半導体材料から形成された基板をポリッシングするための方法が記載されている。
ポリッシング剤の表現は、以下、ポリッシング剤懸濁液およびポリッシング剤溶液のための1つの包括的な用語として使用される。
WO 99/55491A1 欧州特許出願公開第1717001号明細書A1 US 2002/00609967A1 WO 03/074228A1 出願番号102007035266を有するドイツ連邦共和国特許出願
目的
公知技術水準で公知の全ての方法は、常用の両面ポリッシング法およびFAPポリッシング法を含めて素材のポリッシングに関連して極めて重大な欠点を有する。
半導体ウェーハの両面は、同時にポリッシングされ、通常、両面ポリッシングで"エッジロールオフ(edge roll-off)"と呼ばれている不利な端部対称、即ち半導体ウェーハの厚さに対する端部の減少をまねく。試験によれば、この問題は、よりいっそう大きな直径を有するウェーハ、即ち例えば450mmの直径を有する前記ウェーハをポリッシングする場合であっても、さらに悪化されることを示した。よりいっそう大きな基板は、ウェーハ端部とウェーハの残りの領域との差動によるポリッシング除去率(differential polishing removal)の増加を必然的に伴い、したがってエッジロールオフは、さらにいっそう顕著になる。
これは、国際的に合意された所謂ロードマップ(ITRS, "International Technology Roadmap for Semiconductors", chapter "Front End Processes")によれば、半導体ウェーハの製造業者には、構成部品の製造に使用されうるウェーハの領域を増大させかつ構成部品にとって有効でない所謂"端面除外領域(edge exclusion)"を減少させることが要求されているという事実により、殊に問題である。
2mmの端面除外領域は、通例、受け入れ可能であると考えられているが、最初にこの寸法は、450mmへのウェーハ直径の増加のために今後は達成がよりいっそう困難になり、その後にたとえ1mmに減少させるのであっても達成がよりいっそう困難になるであろう。
これは、エッジロールオフを著しく減少させることによってのみ達成されるであろう。このエッジロールオフは、完全に除去されることが望ましい。
ITRSロードマップによりいっそう厳格に要求されている別の要件は、半導体ウェーハのナノトポグラフィーである。ナノトポグラフィーは、2mm×2mmの面積を有する平方寸法のウィンドウを基礎とする高さの変化PV(="山対谷")として通常表現される。
この場合も、以前のポリッシング法では半導体ウェーハの増加した要件を満たすには不十分であることが随分前に見い出された。
最後に、エッジジオメトリーおよびナノトポグラフィーの代わりに、大域的な平坦性およびローカル平坦度も次世代の技術およびその後の世代の技術を形成させるのに極めて重要である。
1つの特に重要な性質は、半導体ウェーハの前面のローカル平坦度またはローカルジオメトリーである。
現在のステッパー技術では、例えばSFQR("site front-surface referenced least squares/range"=定義された寸法の構成部品表面(測定ウィンドウ、"サイト")のために最小二乗最小化によって定義された、前面からの正負のずれの大きさ)として表現される、半導体ウェーハの前面の小区域中での場合によるローカル平坦度が要求される。ローカル平坦度の最大値SFQRmaxは、半導体ウェーハを考慮に入れた構成部品の表面のための最高のSFQR値を示す。
ローカル平坦度の最大値は、従来、2mmの端面除外領域を考慮に入れることによって測定された。基準端面除外領域の内側の半導体ウェーハ上の1つの領域は、従来、"固定品質領域(fixed quality area)"、略してFQAと呼ばれてきた。FQAの外側に領域の一部分を有しているが、しかし、FQAの内側に中心が位置しているサイトは、"部分サイト"と呼ばれる。
一般に承認された経験則には、半導体ウェーハのSFQRmax値は、半導体ウェーハ上に製造されるべき半導体構成部品のために前記半導体ウェーハに対して可能な線幅と等しくなければならないかまたはこの線幅より小さくなければならないことが述べられている。この値を越えると、ステッパーに対してピント合わせの問題をまねき、それ故に該当構成部品の損失をまねく。
現在、市場で入手可能な半導体ウェーハは、45nm世代の技術(線幅=45nm)に対応し、この技術は、次第に既に開発された32nm技術によって置き換えられており、したがって構成部品製造業者もこの程度にまで次第にデバイスプロセスを変更している。これに続くであろう22nm世代の技術は、既に開発中である。通常のポリッシング法では、実際に22nmの設計ルールの要件を満たすには不十分であることが見い出された。
それ故に、本発明の目的は、未来世代の技術要件を満たし、450mmのウェーハの新しい世代にも適している新規のポリッシング法を提供することである。
本発明の説明
この目的は、次の工程を規定された順序で有する:
a)半導体ウェーハの裏面を研磨パッド中に固定された砥粒を含有する研磨パッドでポリッシングし、この場合、このポリッシング工程中に、固体を含有しないポリッシング剤溶液は、半導体ウェーハの裏面と研磨パッドとの間に導入され;
b)半導体ウェーハの前面を研磨パッド中に固定された砥粒を含有する研磨パッドで粗研磨し、この場合、このポリッシング工程中に、固体を含有しないポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入され;
c)微小粗さと微小損傷を半導体ウェーハの前面から研磨パッドでの半導体ウェーハの前面のポリッシングによって除去し、この場合、このポリッシング工程中に、砥粒を含有するポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入され:
d)半導体ウェーハの前面を研磨パッド中に固定された砥粒を含有しない研磨パッドでの半導体ウェーハの前面のポリッシングによって仕上げポリッシングし、この場合、このポリッシング工程中に、砥粒を含有するポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入される、半導体ウェーハの両面をポリッシングする方法によって達成される。
本発明者は、半導体ウェーハの前面および裏面の連続したポリッシングだけが前記方法に適していることを見出した。これまで使用されてきた、キャリヤーディスク上に同時に保持された複数の半導体ウェーハを両面で研磨するバッチ式のポリッシング法は、前記方法のためには全く不十分であり、シングルディスク処理によって置き換える必要があった。
半導体ウェーハの前面および裏面の前記のシングルディスク処理は、本発明によれば、有利に同じポリッシング機で連続して行なわれ、この処理は、粗研磨に対応するポリッシング工程(通常のDSP工程と同様)と曇りなしのポリッシングに対応するポリッシング工程(通常のCMPと同様)の双方を有する。
裏面の処理は、第2のポリッシング機で行なわれるか、または半導体ウェーハの前面の処理に使用されたものと同じもので行なわれ、この後者の変法は、常にDSP工程およびCMP工程を含む先の通常の順序の場合よりも著しく少ないポリッシング装置を用いて行なうという利点を提供する。ウェーハの裏面を処理するために必要とされ、よりいっそう効果的に配置される第2のポリッシング機を有する変法のために、例えば全部で3個の研磨プレート上に固定砥粒形ポリッシングパッドを備えた、Applied Materials社のレフレクション型(the Reflection type)のポリッシング機を装備させ、その後にウェーハの裏面ポリッシングを実施することは、考えられる。その後の工程で、既に裏面ポリッシングされたウェーハは、同じ型の別のポリッシング機で、例えばロットごとに前面が研磨され、この場合には、項目b)〜d)に記載されたポリッシング工程が連続して使用される。
更に、製造順序に伴なう簡易化は、付加的な費用の節約を可能にする。
本発明は、エッジロールオフの改善、殊に部分的なサイトの改善によって研磨された半導体ウェーハのエッジジオメトリーの改善を達成することを可能にする。ナノトポロジーまたはナノトポグラフィーに関連して、既に22nmの設計ルールの要件を満たす値が達成されている。
これは、例えば端部領域内でジオメトリーにプラスに影響を及ぼすために、半導体ウェーハの2つの面を連続したポリッシングにより制御された方法で互いに適合させることができるので、可能なことである。
本発明による方法は、公知技術水準によって予想されたものではない。それというのも、US 2002/00609967A1に記載の方法は、前面でのFAP工程に関連してまさに反対の順序を必要としているからである(本発明による方法の工程b)とc)参照)。従って、本発明に到達するために前記刊行物の記載から出発すると、当業者であれば、前記刊行物に開示された教示を乗り越えなければならない。しかし、本発明が示唆されるような前記刊行物に基づく明らかな考察は、何も存在していない。
WO 03/074228A1に関連して、この刊行物中に記載された方法は、専ら銅のポリッシングを取り扱っており、この刊行物では、ポリッシング剤が第1のポリッシング工程で自由砥粒粒子を含有するかまたは含有しないかは重要なことではないと考えられることが強調されるべきである。
最も簡単な場合で言えば、本発明の工程a)およびb)によるポリッシング剤溶液は、水、好ましくは半導体工業での使用のために通常の純度を有する脱イオン水(DIW)である。
しかし、ポリッシング剤溶液は、化合物、例えば炭酸ナトリウム(Na2CO3)、炭酸カリウム(K2CO3)、水酸化ナトリウム(NaOH)、水酸化カリウム(KOH)、水酸化アンモニウム(NH4OH)、テトラメチルアンモニウムヒドロキシド(TMAH)またはこれらの任意の望ましい混合物を含有していてもよい。炭酸カリウムの使用は、特に好ましい。この場合、ポリッシング剤溶液のpHは、好ましくは10〜12の範囲内にあり、ポリッシング剤溶液中の前記化合物の割合は、好ましくは0.01〜10質量%、特に好ましくは0.01〜0.2質量%である。
更に、ポリッシング剤溶液は、1つ以上の他の添加剤、例えば表面活性添加剤、例えば湿潤剤および界面活性剤、保護コロイドとして作用する安定剤、防腐剤、殺菌剤、アルコールおよび金属イオン封鎖剤を含有することができる。
工程b)と工程c)との間で、さらにFAP工程は、工程c)と同様にではあるが、しかしFAPパッドを用いてポリッシング剤懸濁液を使用することによって有利に実施される。
本発明による方法の工程c)および工程d)によるポリッシング剤懸濁液中の砥粒の割合は、好ましくは0.25〜20質量%、特に好ましくは0.25〜1質量%である。
ポリッシング剤粒子の粒径分布は、好ましくは性質上、単峰性である。
平均粒径は、5〜300nm、特に好ましくは5〜50nmである。
ポリッシング剤は、基板材料、好ましくは元素のアルミニウム、セリウムまたはケイ素の酸化物の1つ以上を機械的に除去する材料から構成されている。
コロイド状の分散シリカを含有するポリッシング剤懸濁液は、特に好ましい(シリカゾル、第1表および関連した記載参照;"Glanzox")。
ポリッシング剤懸濁液のpHは、好ましくは9〜11.5の範囲内にあり、好ましくは炭酸ナトリウム(Na2CO3)、炭酸カリウム(K2CO3)、水酸化ナトリウム(NaOH)、水酸化カリウム(KOH)、水酸化アンモニウム(NH4OH)、テトラメチルアンモニウムヒドロキシド(TMAH)または前記化合物の任意の混合物から選択される添加剤によって調節される。炭酸カリウムの使用は、特に好ましい。
更に、ポリッシング剤溶液は、1つ以上の他の添加剤、例えば表面活性添加剤、例えば湿潤剤および界面活性剤、保護コロイドとして作用する安定剤、防腐剤、殺菌剤、アルコールおよび金属イオン封鎖剤を含有することができる。
本発明により研磨される適当な基板として、殊に材料、例えばケイ素、ヒ化ガリウム、SixGe1-x、サファイアおよび炭化ケイ素から構成された半導体ウェーハを考えることができる。
特に好ましい基板は、ケイ素から構成された半導体ウェーハおよびこのケイ素に由来する基板である。研磨すべきシリコン半導体ウェーハの前面は、結晶からの半導体ウェーハのスライシング後、半導体ウェーハのラッピング後、半導体ウェーハの研磨後、半導体ウェーハのエッチング後または半導体ウェーハが既にポリッシングされた後に得られたような状態であることができる。
シリコン半導体ウェーハに由来する基板は、殊に1つの層構造を有する基板、例えばエピタキシーによって析出された層を有する半導体ウェーハ、SOI基板("Silicon On Insulator")、およびsSOI基板(Strained Silicon On Insulator)およびその相応する中間製品(例えば、SGOI)="Silicon-Germanium On Insulator"を意味することを意図する。
中間製品は、ドナー半導体ウェーハをも含み、この場合このドナー半導体ウェーハの層は、殊にSOI基板の製造中に他の基板に転移している。再使用可能であるようにするためには、比較的粗面でありかつ端部領域中に特徴のある段を有する、相転移に晒されたドナー半導体ウェーハの表面を平滑にすることが必要である。
研磨すべき基板の表面は、シリコンから構成されている必要はないし、シリコンだけから構成されている必要はない。この研磨すべき基板の表面は、例えばIII−V化合物半導体、例えばヒ化ガリウムまたはシリコンとゲルマニウムとの合金(SixGe1-x)から構成されている層であることができる。
他の例は、リン化インジウム、窒化ガリウムおよびヒ化ガリウムアルミニウムの層である。このような層は、通常、"発光ダイオード"(=LEDs)の製造に殊に重要である。
SixGe1-x層の表面は、しばしば転位によって引き起こされたパターンによって特徴付けられており、"クロスハッチ(cross hatch)"として公知であり、一般にこの表面は、1つ以上の他の層が前記表面上に析出されうる前に平坦化されなければならない。
ゲルマニウムまたはSixGe1-xの層を有する基板が本発明により研磨されうるならば、ポリッシング剤懸濁液またはポリッシング剤溶液、またはこれら双方は、酸化剤を他の添加剤として含有することができる。
適当な酸化剤は、過酸化水素(H22)およびオゾン(O3)である。これらの酸化剤の添加は、ゲルマニウムを水溶性化合物に変換する。
前記の酸化剤の添加なしに、ゲルマニウムを含有する粒子は、ポリッシングの経過中に形成されることができ、研磨された表面に引掻き傷を付けうる。
大きな直径を有する基板、例えば300mmの直径または殊に450mmの直径を有するシリコン半導体ウェーハは、本発明によれば、個別的に研磨される。別々のポリッシング工程(本発明による方法の工程a)、b)、c)およびd)による少なくとも4つの工程)は、前面および裏面の双方に対して連続して実施される。
本発明は、前面および裏面の同時ポリッシングに同時に関連するものではない(DSP)。本発明によれば、半導体ウェーハの片面だけは、それぞれの処理工程でそれぞれ処理される。
本質的には、半導体ウェーハは、"研磨ヘッド"を用いて、研磨プレート上に置かれた研磨パッドに対して研磨すべき側面で加圧される。
また、研磨ヘッドは、基板を側方で包囲しかつ研磨中に研磨ヘッドによる滑りから基板を回避させる"リテーナリング"を有する。
現在の研磨ヘッドでは、研磨パッドから向きがそれている半導体ウェーハの側面は、発揮される研磨圧力を伝達する弾性膜上に支持されている。この膜は、気体または液体のクッションを形成する、場合によっては細分割されたチャンバー系の1つの構成部品である。
それにも拘わらず、弾性バッキング("バッキングパッド")が膜の代わりに使用される研磨ヘッドが使用されている。この弾性バッキングは、一般に堅固に製造されたプレート("バッキングプレート")上に適用されている。更に、バッキングパッドとウェーハの裏面との間で、エアークッションは、場合によりウェーハの裏面上の種々の帯域に亘って発生させることができる。更に、ウェーハが所謂"テンプレート"を用いて、即ち裏面プレートおよび弾性バッキング("バッキングパッド")上に適用されているリテーナリングを用いて研磨される場合には、研磨ヘッドも使用される。定義された厚さを有するリテーナリングは、ウェーハがポリッシング中にキャリヤー中の位置を維持するように使用される。このリテーナリングの厚さは、所謂"埋め込み型ウェーハ"として記載されるウェーハ自体よりも厚手であるかまたは突き出し型ウェーハの用語が使用される場合には、薄手であるように選択されてよい。
基板のポリッシングは、ポリッシング剤を基板と研磨パッドとの間に供給しながら研磨ヘッドおよび研磨プレートを回転させることによって実施される。
更に、研磨ヘッドは、研磨パッド上を平行移動されてもよく、したがって研磨パッド表面のよりいっそう幅広い使用が達成される。
更に、本発明による方法は、シングルプレートポリシング機(single-plate polishing machine)およびマルチプレートポリシング機(multi-plate polishing machine)上で同様に実施されてよい。
好ましくは、2個、特に好ましくは3個の研磨プレートおよび研磨ヘッドを備えたマルチプレートポリシング機を使用することは、有利である。
異なる研磨パッドおよび異なるポリッシング剤が使用されてもよい。
本発明による方法においては、研磨パッド中に固定された砥粒を含有する研磨パッドは、それぞれ工程a)およびb)で使用される(FAPパッドまたはFAパッド)。
適当な砥粒は、例えば元素のセリウム、アルミニウム、ケイ素、ジルコニウムの酸化物の粒子および硬質材料、例えば炭化ケイ素、窒化ホウ素およびダイヤモンドの粒子を含有する。
特に好適な研磨パッドは、複製された微小構造によって造形された表面トポグラフィーを有する。前記の複数の微小構造("複数のポスト")は、例えば円筒形または多角形の断面を有する柱(column)の形または錐体または角錐台の形を有する。
このような研磨パッドは、商業的に入手可能であり、例えば3M Corp.社、SAによって提供されている(例えば、3M社からの"ESP 001")。このような研磨パッドのよりいっそう詳細な記載は、例えばWO 92/13680A1およびUS 2005/227590A1中に含まれている。
粗研磨パッドは、工程c)で有利に使用される。このために、例えば、Rohm & Haas社からのSUBATM類の研磨パッド、例えばSUBATM 1250("ストックパッド")または典型的なCMP研磨パッド("仕上げパッド")、例えばRodel(登録商標)からのSPM 3100は、適している。しかし、本発明による方法の工程b)の場合には、FAPポリッシングパッド、即ち粗研磨パッドおよびCMP研磨パッドとは異なって固定砥粒を含有する研磨パッドであってもよい。
従って、処理工程b)およびc)は、同じ研磨パッドを含むことができるし、異なる研磨パッドが使用されることができる。例えば、工程c)では、FAPポリッシングパッドを使用することができる。しかし、CMP研磨パッドを使用することも有利である。
CMP研磨パッド、例えば固定砥粒を含有しない、Rodel(登録商標)からのSPM 3100は、工程d)で使用される。工程d)は、通常のCMPポリッシング工程に対応する。CMP研磨パッドは、標準のパッド状態調節により状態調節されることができる。例えば、KINIC社からのダイヤモンドドレッサーは、このために適している。
特殊なSFQR値が部分サイト中で発生する分布(周波数)を示す略図。

酸化セリウム(CeO2)から形成されたFAPパッド中に固定された砥粒粒子を有し、および0.55μmの平均粒径を有する、3M Corp.社、USAからのFAPパッドを例示的な実施態様のために使用した。
第1表は、全ての重要なパラメーターを有する前面ポリッシングのための処理順序の1例を示す。
マルチプレートポリシング機を試験のために使用した(Applied Materials, Inc.社からのAMAT Reflection)。
このポリッシング機は、5帯域の膜キャリヤーを有し、この膜キャリヤーは、キャリヤーの圧力プロフィールを5帯域で異なるように設定することができる。
第1表中に規定された処理パラメーターは、ウェーハのポリッシングの当業者にとっては熟知しており、したがって詳細な説明は、ここでは省略することにする。殆んどのパラメーターは、公知技術水準と見なすことができ、前記パラメーター(圧力、速度)の最適化は、当業者の能力の範囲内にある。本発明の本質は、処理順序およびこのためにそれぞれ使用される研磨パッド(FAPまたはCMP、固定砥粒:有り/無し)およびポリッシング剤(溶液、懸濁液)にある。
粗研磨工程を最初にプレート1上でFAPポリッシングパッドおよびポリッシング剤溶液(炭酸カリウムK2CO3)を使用して実施した。その後に、平滑化工程をFAPパッドと同様にポリッシングプレート上で実施するが、しかし、ポリッシング剤溶液を使用して実施した。
プレート2およびプレート3での工程3および4は、常用のCMP工程に対応する。
Figure 0005557506
*)Glanzox 3900は、濃厚物として、Fujimi Incorporated社,日本、によって提供されたポリッシング剤懸濁液の商品名である。10.5のpHを有する濃厚物は、30〜40nmの平均粒径を有するコロイド状SiO2約9質量%を含有する。第1表中に示されたSiO2含量は、ポリッシング剤の用語で表現されている。
KLA Tencor社のNanomapper(登録商標)機器をナノトポグラフィーを研究するために使用した。この干渉計は、半導体ウェーハの前面で−20nm〜+20nmの範囲内のトポグラフィーを測定するのに適している。測定中、半導体ウェーハを軟質の平らなウェーハホルダー(チャック)上に置く。得られた山対谷(PV)値をフィルター(Gaussian high-pass filter)に掛け、山対谷のずれに関連して2mmの直径を有する円(さらに、10mmの直径を有する円)で分析する。THA分析("閾高さ分析")で、詳細にはSEMI 標準M43参照、3σのPV値を最終的に全てのPV値の分布から所謂THA値として計算した。
本発明により研磨されたウェーハは、10nmまたはそれより良好なTHA値を生じた。第1表中に規定したポリッシングパラメーターを使用した場合には、5.1nmのTHA値を得た。分析範囲は、2mmの直径を有する前記円に対応した。このTHA値は、2mmの直径の小さな分析ウィンドウが使用されたことを明らかにするために、しばしばTHA−2値とも呼ばれている。更に、このパラメーターにおける改善は、ポリッシング法の最適化から期待することができる。
従って、本発明により研磨された半導体ウェーハは、1〜10nm、有利に1〜5nmのTHA−2と表現されたナノトポグラフィーを有する。
所謂"部分サイト"のローカル平坦度の改善によるエッジジオメトリーの改善は、図1により下記に説明される。
図1は、特殊なSFQR値が部分サイト中で発生する分布(周波数)を示し、一面で、本発明による方法を実施する前のウェーハを示し、他面、本発明により研磨された後のウェーハを示す。
300mmの直径を有する単結晶シリコンのDSP研磨されたウェーハについて研究した。エッジジオメトリーに対する本発明による方法の効果を確立するために、同じウェーハを前面の相応するポリッシングに掛け、この場合には、次のパラメーターを使用した(第1表中の工程順序参照):
− FAPパッドを用いるプレート1:工程1:33秒 K2CO3溶液(0.2質量%)だけ;その後に工程2:8秒 Glanzox(シリカゲル)。
− 曇りなしのポリッシングパッド(CMP"SPM 3100")を用い、および専らGlanzoxをポリッシング剤として用いるプレート2およびプレート3;そのつど43秒。
約0.01μmによる重要な改善を全分布に亘って見出す。部分サイトのSFQRmaxは、この総計によっても改善されている。
それ故に、本発明による方法は、端面除外領域におけるローカルジオメトリーの改善に適している。

Claims (17)

  1. 次のシングルディスク処理工程を規定された順序で有する、半導体ウェーハの両面をポリッシングする方法において、
    a)半導体ウェーハの裏面を研磨パッド中に固定された砥粒を含有する研磨パッドでポリッシングし、この場合、このポリッシング工程中に、固体を含有しないポリッシング剤溶液は、半導体ウェーハの裏面と研磨パッドとの間に導入され;
    b)半導体ウェーハの前面を研磨パッド中に固定された砥粒を含有する研磨パッドで粗研磨し、この場合、このポリッシング工程中に、固体を含有しないポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入され;
    c)微小粗さと微小損傷を半導体ウェーハの前面から研磨パッドでの半導体ウェーハの前面のポリッシングによって除去し、この場合、このポリッシング工程中に、砥粒を含有するポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入され:
    d)半導体ウェーハの前面を研磨パッド中に固定された砥粒を含有しない研磨パッドでの半導体ウェーハの前面のポリッシングによって仕上げポリッシングし、この場合、このポリッシング工程中に、砥粒を含有するポリッシング剤溶液は、半導体ウェーハの前面と研磨パッドとの間に導入されることを特徴とする、半導体ウェーハの両面をポリッシングする方法。
  2. 工程a)および工程b)によるポリッシング剤溶液は、水または化合物の炭酸ナトリウム(Na2CO3)、炭酸カリウム(K2CO3)、水酸化ナトリウム(NaOH)、水酸化カリウム(KOH)、水酸化アンモニウム(NH4OH)、テトラメチルアンモニウムヒドロキシド(TMAH)またはこれらの任意の混合物の水溶液である、請求項1記載の方法。
  3. ポリッシング剤溶液のpHは、10〜12であり、ポリッシング剤溶液中の前記化合物の割合は、0.01〜10質量%である、請求項2記載の方法。
  4. さらにポリッシング工程を工程b)と工程c)との間で研磨パッド中に固定された砥粒を含有する研磨パッドで実施し、この場合この砥粒を含有するポリッシング剤溶液は、ポリッシング工程中に半導体ウェーハの前面と研磨パッドとの間に導入される、請求項1から3までのいずれか1項に記載の方法。
  5. 工程c)および工程d)によるポリッシング剤懸濁液中の砥粒の割合は、0.25〜20質量%である、請求項1から3までのいずれか1項に記載の方法。
  6. 工程c)および工程d)によるポリッシング剤懸濁液中の砥粒の割合は、0.25〜1質量%である、請求項1から3までのいずれか1項に記載の方法。
  7. 平均粒径は、5〜300nmである、請求項6記載の方法。
  8. 平均粒径は、5〜50nmである、請求項7記載の方法。
  9. ポリッシング剤懸濁液中の砥粒は、元素のアルミニウム、セリウムまたはシリコンの酸化物の1つまたはそれ以上から構成されている、請求項1から8までのいずれか1項に記載の方法。
  10. ポリッシング剤懸濁液は、コロイド状の分散シリカを含有する、請求項9記載の方法。
  11. ポリッシング剤懸濁液のpHは、9〜11.5の範囲内にある、請求項1から10までのいずれか1項に記載の方法。
  12. ポリッシング剤懸濁液のpHは、炭酸ナトリウム(Na2CO3)、炭酸カリウム(K2CO3)、水酸化ナトリウム(NaOH)、水酸化カリウム(KOH)、水酸化アンモニウム(NH4OH)、テトラメチルアンモニウムヒドロキシド(TMAH)またはこれらの化合物の任意の混合物から選択された添加剤によって調節される、請求項1から11までのいずれか1項に記載の方法。
  13. 工程a)および工程b)で使用される研磨パッドは、元素のセリウム、アルミニウム、シリコンまたはジルコニウムの酸化物の粒子、または硬質物質、例えば窒化ケイ素、窒化ホウ素またはダイヤモンドの粒子から選択された砥粒を含有する、請求項1から12までのいずれか1項に記載の方法。
  14. 固定された砥粒を含有しない研磨パッドは、工程c)で使用される、請求項1から13までのいずれか1項に記載の方法。
  15. 固定された砥粒を含有する研磨パッドは、工程c)で使用される、請求項1から13までのいずれか1項に記載の方法。
  16. 請求項13記載の砥粒を有する研磨パッドを使用する、請求項15記載の方法。
  17. 半導体ウェーハは、300mmまたはそれ以上の直径を有するシリコンウェーハである、請求項1から16までのいずれか1項に記載の方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009051007B4 (de) 2009-10-28 2011-12-22 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
KR101133355B1 (ko) * 2009-10-28 2012-04-06 실트로닉 아게 반도체 웨이퍼의 연마 방법
DE102009057593A1 (de) 2009-12-09 2011-06-16 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102011083041B4 (de) 2010-10-20 2018-06-07 Siltronic Ag Stützring zum Abstützen einer Halbleiterscheibe aus einkristallinem Silizium während einer Wärmebehandlung und Verfahren zur Wärmebehandlung einer solchen Halbleiterscheibe unter Verwendung eines solchen Stützrings
JP5750877B2 (ja) * 2010-12-09 2015-07-22 株式会社Sumco ウェーハの片面研磨方法、ウェーハの製造方法およびウェーハの片面研磨装置
JP5614397B2 (ja) * 2011-11-07 2014-10-29 信越半導体株式会社 両面研磨方法
JP6077209B2 (ja) 2011-11-25 2017-02-08 株式会社フジミインコーポレーテッド 研磨用組成物
KR102028217B1 (ko) * 2011-11-25 2019-10-02 가부시키가이샤 후지미인코퍼레이티드 연마용 조성물
DE102011089362B4 (de) * 2011-12-21 2014-01-16 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial
JP6100002B2 (ja) 2013-02-01 2017-03-22 株式会社荏原製作所 基板裏面の研磨方法および基板処理装置
DE102013205448A1 (de) 2013-03-27 2014-10-16 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial
DE102013213838A1 (de) 2013-07-15 2014-09-25 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial
DE102015224933A1 (de) 2015-12-11 2017-06-14 Siltronic Ag Monokristalline Halbleiterscheibe und Verfahren zur Herstellung einer Halbleiterscheibe
WO2018174008A1 (ja) * 2017-03-23 2018-09-27 株式会社フジミインコーポレーテッド 研磨用組成物
DE102018221922A1 (de) * 2018-12-17 2020-06-18 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben mittels einer Drahtsäge, Drahtsäge und Halbleiterscheibe aus einkristallinem Silizium

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5152917B1 (en) 1991-02-06 1998-01-13 Minnesota Mining & Mfg Structured abrasive article
US5860848A (en) * 1995-06-01 1999-01-19 Rodel, Inc. Polishing silicon wafers with improved polishing slurries
JP3510036B2 (ja) 1996-02-22 2004-03-22 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2000315665A (ja) * 1999-04-29 2000-11-14 Ebara Corp 研磨方法及び装置
US6722962B1 (en) * 1997-04-22 2004-04-20 Sony Corporation Polishing system, polishing method, polishing pad, and method of forming polishing pad
KR100243292B1 (ko) 1997-05-07 2000-02-01 윤종용 연마액의ph를조정하는반도체제조를위한화학적기계연마방법
JPH11204467A (ja) 1998-01-19 1999-07-30 Sony Corp 半導体製造装置および半導体装置の製造方法
US5897426A (en) 1998-04-24 1999-04-27 Applied Materials, Inc. Chemical mechanical polishing with multiple polishing pads
JP3858462B2 (ja) * 1998-07-30 2006-12-13 株式会社日立製作所 半導体装置の製造方法
JP2000080350A (ja) * 1998-09-07 2000-03-21 Speedfam-Ipec Co Ltd 研磨用組成物及びそれによるポリッシング加工方法
US6270395B1 (en) * 1998-09-24 2001-08-07 Alliedsignal, Inc. Oxidizing polishing slurries for low dielectric constant materials
TW474852B (en) * 1999-04-29 2002-02-01 Ebara Corp Method and apparatus for polishing workpieces
US6331135B1 (en) * 1999-08-31 2001-12-18 Micron Technology, Inc. Method and apparatus for mechanical and chemical-mechanical planarization of microelectronic substrates with metal compound abrasives
JP3439402B2 (ja) 1999-11-05 2003-08-25 Necエレクトロニクス株式会社 半導体装置の製造方法
US20010039101A1 (en) * 2000-04-13 2001-11-08 Wacker Siltronic Gesellschaft Fur Halbleitermaterialien Ag Method for converting a reclaim wafer into a semiconductor wafer
US6387289B1 (en) 2000-05-04 2002-05-14 Micron Technology, Inc. Planarizing machines and methods for mechanical and/or chemical-mechanical planarization of microelectronic-device substrate assemblies
JP3950622B2 (ja) 2000-10-25 2007-08-01 スピードファム株式会社 ナノトポグラフィ評価用基準ウェーハとその製造方法
EP1261020A4 (en) * 2000-10-26 2005-01-19 Shinetsu Handotai Kk PROCESS FOR PRODUCING PLATELETS, POLISHING APPARATUS AND PLATELET
DE10054159A1 (de) 2000-11-02 2002-05-16 Wacker Siltronic Halbleitermat Verfahren zur Montage von Halbleiterscheiben
JP3617665B2 (ja) 2001-01-29 2005-02-09 三菱住友シリコン株式会社 半導体ウェーハ用研磨布
JP2002252189A (ja) 2001-02-26 2002-09-06 Mitsubishi Materials Silicon Corp 半導体ウェーハ用研磨液
DE10142400B4 (de) 2001-08-30 2009-09-03 Siltronic Ag Halbleiterscheibe mit verbesserter lokaler Ebenheit und Verfahren zu deren Herstellung
JP2005525244A (ja) 2002-01-17 2005-08-25 エイエスエム・ナトゥール・インコーポレーテッド 瞬鋭なる終点検出を用いた高等な化学機械的研磨システム
WO2003071593A1 (fr) * 2002-02-20 2003-08-28 Ebara Corporation Procede de polissage et fluide de polissage
DE10328842B4 (de) 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
JP4608856B2 (ja) 2003-07-24 2011-01-12 信越半導体株式会社 ウエーハの研磨方法
US20050121969A1 (en) * 2003-12-04 2005-06-09 Ismail Emesh Lubricant for wafer polishing using a fixed abrasive pad
US20050227590A1 (en) 2004-04-09 2005-10-13 Chien-Min Sung Fixed abrasive tools and associated methods
JP2006093655A (ja) 2004-08-24 2006-04-06 Disco Abrasive Syst Ltd 研磨液,及び研磨装置
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
JP4820108B2 (ja) 2005-04-25 2011-11-24 コマツNtc株式会社 半導体ウエーハの製造方法およびワークのスライス方法ならびにそれらに用いられるワイヤソー
JP4942516B2 (ja) 2007-03-07 2012-05-30 信越ポリマー株式会社 基板収納容器用の収容槽
JP5037974B2 (ja) 2007-03-14 2012-10-03 株式会社岡本工作機械製作所 研磨加工ステージにおける半導体基板の監視機器および監視方法
DE102007035266B4 (de) 2007-07-27 2010-03-25 Siltronic Ag Verfahren zum Polieren eines Substrates aus Silicium oder einer Legierung aus Silicium und Germanium

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