JP5524140B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。

しかしながら、現状の積層型ＮＡＮＤフラッシュメモリにおいては、そのデータ保持特性が十分に高くない。

特開２００７−２６６１４３号公報

本実施形態は、データの劣化を抑制した不揮発性半導体記憶装置を提供する。

一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリセルアレイ、及び制御回路を備える。メモリセルアレイは、半導体基板上に設けられた複数のメモリセルを含む。制御回路は、複数のメモリセルに対して印加する電圧を制御する。メモリセルは、半導体層、電荷蓄積層、及び導電層を備える。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と電荷蓄積層を挟むよう設けられ、メモリセルのゲートとして機能する。制御回路は、第１プログラム動作の後、第２プログラム動作を実行する。第１プログラム動作は、メモリセルのボディに第１電圧を印加し且つメモリセルのゲートに第１電圧よりも大きい第２電圧を印加することによりメモリセルの閾値電圧を正方向に移動させる動作である。第２プログラム動作は、メモリセルのボディをフローティングにし且つメモリセルのゲートに正の第３電圧を印加する動作である。

第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。 第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。 第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。 第１の実施の形態に係る第１プログラム動作の概略図である。 第１の実施の形態に係る第１プログラム動作による電子の移動を示す図である。 第１の実施の形態に係る第２プログラム動作の概略図である。 第１の実施の形態に係る第２プログラム動作による電子の移動を示す図である。 第１の実施の形態に係る書込ベリファイ動作の概略図である。 第１の実施の形態に係る書込動作を示すフローチャートである。 第１の実施の形態に係る書込動作を示すタイミングチャートである。 第２の実施の形態に係る書込動作を示すフローチャートである。 第２の実施の形態に係る書込動作を示すタイミングチャートである。 第４の実施の形態に係る第２プログラム動作の概略図である。 第４の実施の形態に係る書込動作を示すフローチャートである。 第５の実施の形態に係る各種動作を示すフローチャートである。

以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。周辺回路ＣＣは、例えばメモリセルアレイＭＡに含まれるメモリトランジスタに対して印加する電圧を制御する。

メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。

各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。

メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）は、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。

メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４、ＭＴｒ５〜８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図２に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向、及び積層方向に３次元的に配列される。

メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々、ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜３、及びメモリトランジスタＭＴｒ１〜３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜８、及びメモリトランジスタＭＴｒ６〜８のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、メモリトランジスタＭＴｒ１〜８のボディとして機能しない。

メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４Ａ側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。

ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ_２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。

柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。

上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。

選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。

ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通するように形成される。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。

[動作]
次に、第１の実施の形態の書込動作について説明する。本実施の形態において、書込動作は、第１プログラム動作、第２プログラム動作、及び書込ベリファイ動作を含む。第１プログラム動作は、メモリトランジスタＭＴｒ１〜８にデータを書き込むための動作である。例えば“０”データ（２値データ）を書き込む場合、“０”データに基づいてメモリトランジスタＭＴｒ１〜８の閾値電圧分布を正方向に移動する。

第２プログラム動作は、第１プログラム動作の後に実行される。この第２プログラム動作は、メモリトランジスタＭＴｒ１〜８に保持するデータの劣化を抑制するための動作である。書込ベリファイ動作は、メモリトランジスタＭＴｒ１〜８の閾値電圧が所定値に達したか否かを判定するための動作である。

先ず、図４を参照して、第１プログラム動作について説明する。図４は、選択メモリストリングＭＳ（１、１）内の選択メモリトランジスタＭＴｒ３に対し第１プログラム動作を実行する一例を示す。なお、図示は省略するが、図４に示す例において第１プログラム動作は、メモリストリングＭＳ（１、１）〜（１、ｎ）内において１本の選択ワード線ＷＬ３に接続された複数の選択メモリトランジスタＭＴｒ３に対して同時に実行される。

図４に示すように、第１プログラム動作において、周辺回路ＣＣは、ビット線ＢＬ（１）、及びソース線ＳＬの電圧は接地電圧ＧＮＤとする。周辺回路ＣＣは、ソース側選択ゲート線ＳＧＳ（１）、及びドレイン側選択ゲート線ＳＧＤ（１）にはオン電圧Ｖｏｎを印加する。その結果、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒは導通状態となる。周辺回路ＣＣは非選択ワード線ＷＬ１、２、４〜８、及びバックゲート線ＢＧにはパス電圧Ｖｐａｓｓを印加する。パス電圧Ｖｐａｓｓは、メモリトランジスタＭＴｒ１〜８の保持データに関係なくそれらを導通状態とする電圧である。したがって、非選択メモリトランジスタＭＴｒ１、２、４〜８、及びバックゲートトランジスタＢＴｒは導通状態となり、それらのボディの電圧はビット線ＢＬ（１）及びソース線ＳＬを介して接地電圧ＧＮＤ近くに設定される。そして、周辺回路ＣＣは、選択ワード線ＷＬ３にプログラム電圧Ｖｐｇｍを印加する。その結果、選択メモリトランジスタＭＴｒ３のゲートとボディの間の電位差は高く設定される。なお、プログラム電圧Ｖｐｇｍは、パス電圧Ｖｐａｓｓよりも大きい。

以上、図４に示す印加電圧によって、図５（ａ）に示すように、選択メモリトランジスタＭＴｒ３の電荷蓄積層４３ｂには柱状半導体層４４Ａ（ボディ）から電子がトラップされる。これによって、選択メモリトランジスタＭＴｒ３の閾値電圧は正方向に移動する。しかしながら、この際、選択メモリトランジスタＭＴｒ３のトンネル絶縁層４３ｃにも電子がトラップされる。このトンネル絶縁層４３ｃにトラップされた電子は、図５（ｂ）に示すように、時間経過と共に柱状半導体層４４Ａ（ボディ）へと戻り（デトラップされ）、選択メモリトランジスタＭＴｒ３の閾値電圧を低下させる。すなわち、選択メモリトランジスタＭＴｒ３に保持するデータは劣化する場合がある。

そこで、第１の実施の形態は、書込動作において、第１プログラム動作の後、第２プログラム動作を実行する。図６は、選択メモリストリングＭＳ（１、１）内の選択メモリトランジスタＭＴｒ３に第２プログラム動作を実行する一例を示す。なお、図示は省略するが、図６に示す例において第２プログラム動作は、メモリストリングＭＳ（１、１）〜（１、ｎ）内において１本の選択ワード線ＷＬ３に接続された複数の選択メモリトランジスタＭＴｒ３に対して同時に実行される。

図６に示すように、第２プログラム動作において、周辺回路ＣＣは、ビット線ＢＬ（１）、及びソース線ＳＬの電圧は接地電圧ＧＮＤとする。周辺回路ＣＣは、ソース側選択ゲート線ＳＧＳ（１）、及びドレイン側選択ゲート線ＳＧＤ（１）にオフ電圧Ｖｏｆｆを印加する。この結果、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒは非導通状態となる。これにより、メモリトランジスタＭＴｒ１〜８のボディはフローティングとなる。そして、周辺回路ＣＣは、非選択ワード線ＷＬ１、２、４〜８にパス電圧Ｖｐａｓｓを印加し、選択ワード線ＷＬ３に正のプログラム電圧Ｖｘｘを印加する。したがって、これらパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｘｘの印加に伴うカップリングにより、選択メモリトランジスタＭＴｒ３のボディの電圧は上昇する。これにより、選択メモリトランジスタＭＴｒ３のゲートとボディの間の電位差は、第１プログラム動作時よりも第２プログラム動作時の方が低く設定される。

ここで、プログラム電圧Ｖｘｘは、トンネル絶縁層４３ｃにトラップされた電子を、電荷蓄積層４３ｂに押し込むのに必要な電圧であればよく、例えば、後述するベリファイ電圧よりも大きく、ＩＳＰＰ方式で最高回数ｎインクリメントされたステップアップされた電圧Ｖｐａｍ（ｎ）よりも小さい電圧である。

以上、図６に示す印加電圧によって、図７に示すように、トンネル絶縁層４３ｃにトラップされた電子は、電荷蓄積層４３ｂに押し込まれる。一方、メモリトランジスタＭＴｒ１〜８のボディはフローティングであり、メモリトランジスタＭＴｒ３のボディ（柱状半導体層４４Ａ）からトンネル絶縁層４３ｃ及び電荷蓄積層４３ｂに電子の移動を禁止できる。これにより、第１の実施の形態は、図５（ｂ）に示したようなデトラップを抑制し、データ劣化を抑えることができる。

次に、図８を参照して、書込ベリファイ動作について説明する。図８は、選択メモリストリングＭＳ（１、１）内の選択メモリトランジスタＭＴｒ３に書込ベリファイ動作を実行する一例を示す。なお、図示は省略するが、図８に示す例において書込ベリファイ動作は、メモリストリングＭＳ（１、１）〜（１、ｎ）内において１本の選択ワード線ＷＬ３に接続された複数の選択メモリトランジスタＭＴｒ３に対して同時に実行される。

図８に示すように、書込ベリファイ動作において、周辺回路ＣＣは、ソース側選択ゲート線ＳＧＳ（１）、及びドレイン側選択ゲート線ＳＧＤ（１）にオン電圧Ｖｏｎを印加する。その結果、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは導通状態とされる。そして、周辺回路ＣＣは、非選択ワード線ＷＬ１、２、４〜８、及びバックゲート線ＢＧに読出電圧Ｖｒｅａｄを印加する。非選択メモリトランジスタＭＴｒ１、２、４〜８、及びバックゲートトランジスタＢＴｒは導通状態とされる。一方、周辺回路ＣＣは、選択ワード線ＷＬ３にベリファイ電圧Ｖｖｅｒｉｆｙを印加して、選択メモリトランジスタＭＴｒ３をデータに応じて導通状態又は非導通状態とする。周辺回路ＣＣは、ビット線ＢＬ（１）からソース線ＳＬに所定の電流が流れた場合、フェイル（書込失敗）と判定し、他方で所定の電流が流れない場合にパス（書込成功）と判定する。

次に、図９を参照して、本実施の形態に係る書込動作の全体の流れを説明する。説明の便宜上、図９に示すＩＳＰＰ方式の書込動作は、１本の選択ワード線ＷＬ３に接続されたメモリトランジスタＭＴｒ３に対して実行される。

図９に示すように、先ず、周辺回路ＣＣは、メモリトランジスタＭＴｒ３に対してプログラム電圧Ｖｐｇｍ（１）を用いた第１プログラム動作を実行する（Ｓ１０１）。

続いて、周辺回路ＣＣは、ベリファイ電圧Ｖｖｅｒｉｆｙを用いた書込ベリファイ動作を実行する（Ｓ１０２）。周辺回路ＣＣが、このステップＳ１０２おいてパスと判定した場合（Ｓ１０２のＰａｓｓ）、第２プログラム動作を実行する（Ｓ１０７）。

他方で、周辺回路ＣＣが、ステップＳ１０２においてフェイルと判定された場合（Ｓ１０２のＦａｉｌ）、プログラム電圧Ｖｐｇｍ（２）による第１プログラム動作を実行する（Ｓ１０３）。

ここで、プログラム電圧Ｖｐｇｍ（２）は、プログラム電圧Ｖｐｇｍ（１）をステップアップさせた値を有する。ステップＳ１０３の後、制御回路ＣＣは、ステップＳ１０２と同様に書込ベリファイ動作を実行する（Ｓ１０４）。

ステップＳ１０４以降、周辺回路ＣＣは、書込ベリファイ動作によってパスと判定されるまで、プログラム電圧Ｖｐｇｍを都度ステップアップさせて第１プログラム動作を繰り返し実行する（Ｓ１０５）。ただし、周辺回路ＣＣは、ｎ回目（最高回数）の書込ベリファイ動作（Ｓ１０６）でフェイルと判定する場合（Ｓ１０６のＦａｉｌ）、書込動作を失敗と判定する。

ｎ回目の書込ベリファイ動作までにパスと判定された場合（Ｓ１０２のＰａｓｓ、Ｓ１０４のＰａｓｓ、Ｓ１０６のＰａｓｓ）、周辺回路ＣＣは、プログラム電圧Ｖｘｘによる第２プログラム動作を実行する（ステップＳ１０７）。その後、周辺回路ＣＣは、書込ベリファイ動作（Ｓ１０８）を実行し、パスと判定された場合（Ｓ１０８のＰａｓｓ）に書込動作を終了させる。

図９に示すステップＳ１０１〜Ｓ１０８が実行された場合、選択メモリトランジスタＭＴｒ３のゲートに印加される電圧、及び選択メモリトランジスタＭＴｒ３のボディの電位は、図１０に示すように変化する。図１０に示すように、１〜ｎ回目のプログラム電圧Ｖｐｇｍ（１）〜（ｎ）はステップアップされる。一方、１〜ｎ回目の書込ベリファイ電圧Ｖｅｒｉｆｙは一定のまま保持される。また、プログラム電圧Ｖｘｘとのカップリングによって、フローティングとされた選択メモリトランジスタＭＴｒ３のボディ（チャネル）の電位は上昇する。

本実施形態では、書込動作において、第１プログラム動作の後、第２プログラム動作を実行する。すなわち、第１プログラム動作の後に、トンネル絶縁膜４３ｃに保持された電子を電荷蓄積層４３ｂに押し込む第２プログラム動作を行う。その結果、時間経過と共に柱状半導体層４４Ａ（ボディ）にデトラップされる電子を低減できる。したがって、本実施形態は、書込動作で第１プログラム動作のみを行う比較例に対して、データの劣化を抑制した不揮発性半導体記憶装置を提供できる。

[第２の実施の形態]
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第２の実施の形態の構成は、第１の実施の形態と同様であるため、その説明を省略する。第２の実施の形態は、図１１及び図１２に示すように、第２プログラム動作（Ｓ１０７）の後に、書込ベリファイ動作を実行しない。この点のみ、第２の実施の形態は、第１の実施の形態と異なる。

第２の実施の形態は、第１の実施の形態と同様の効果を奏する。また、第２の実施の形態は、例えば第２プログラム動作によって選択メモリトランジスタＭＴｒ３の閾値電圧の変動が予め既知の場合に適用できる。その結果、第２の実施の形態は、第１の実施の形態と同様に、トンネル絶縁膜４３ｃに保持された電子を電荷蓄積層４３ｂに押し込み、データの劣化を抑制しつつ、第１の実施の形態よりも書込動作の実行時間を短縮できる。

[第３の実施の形態]
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第３の実施の形態の構成は、第１の実施の形態と同様であるため、その説明を省略する。第３の実施の形態は、図９に示すそれぞれの第１プログラム動作（Ｓ１０１、Ｓ１０３、Ｓ１０５）につづいて第２プログラム動作し、その後に書込ベリファイ動作（Ｓ１０２、Ｓ１０４、Ｓ１０５、Ｓ１０６）を実行する。この点のみ、第３の実施の形態は、第１の実施の形態と異なる。

[第４の実施の形態]
次に、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第４の実施の形態の構成は、第１の実施の形態と同様であるため、その説明を省略する。第４の実施の形態において、第２プログラム動作は、図１３に示すように、全てのワード線ＷＬ１〜８（選択ワード線ＷＬ１〜８）に接続された複数のメモリトランジスタＭＴｒ１〜８（選択メモリトランジスタＭＴｒ１〜８）に対して同時に実行される。この点、１本の選択ワード線ＷＬ３に接続された選択メモリトランジスタＭＴｒ３に対してのみ同時に第２プログラム動作を実行する第１の実施の形態と、第４の実施の形態は異なる。

具体的に、第４の実施の形態において、第２プログラム動作時、図１３に示すように、制御回路ＣＣは、ソース側選択ゲート線ＳＧＳ（１）、ドレイン側選択ゲート線ＳＧＤ（１）にオフ電圧Ｖｏｆｆを印加し、これにより、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒは非導通状態となる。制御回路ＣＣは、ビット線ＢＬ（１）及びソース線ＳＬを接地する。選択制御回路ＣＣは、ワード線ＷＬ１〜８にプログラム電圧Ｖｘｘを印加する。これにより、選択メモリトランジスタＭＴｒ１〜８のトンネル絶縁層４３ｃにトラップされた電子は、電荷蓄積層４３ｂに移動する。一方、選択メモリトランジスタＭＴｒ１〜８のボディ（柱状半導体層４４Ａ）からトンネル絶縁層４３ｃ及び電荷蓄積層４３ｂへの電子の移動を禁止することができる。これにより、第４の実施の形態は、電子のデトラップを抑制し、データ劣化を抑えることができる。

次に、図１４を参照して、第４の実施の形態に係る書込動作を説明する。図１４に示すように、先ず、制御回路ＣＣは、ワード線ＷＬ１を選択し、その選択ワード線ＷＬ１に接続された選択メモリトランジスタＭＴｒ１対して上記ステップＳ１０１〜Ｓ１０６（第１プログラム動作、書込ベリファイ動作）を実行する。そして、制御回路ＣＣは、順次ワード線ＷＬ２、３、…８を選択し、それらに接続された選択メモリトランジスタＭＴｒ２、３、…８対して順番にステップＳ１０１〜Ｓ１０６を実行する（Ｓ２０２のＮ、Ｓ２０３）。そして、制御回路ＣＣは、選択ワード線ＷＬ８に接続された選択メモリトランジスタＭＴｒ８に対してステップＳ１０１〜Ｓ１０６を実行した場合（ステップＳ２０２のＹ）、ワード線ＷＬ１〜ＷＬ８を全て選択し（Ｓ２０４）、それら選択ワード線ＷＬ１〜ＷＬ８に接続された選択メモリトランジスタＭＴｒ１〜８対して同時に第２プログラム動作を実行する（Ｓ２０５）。なお、第２プログラム動作（Ｓ２０５）の後に、制御回路ＣＣは、第１の実施の形態と同様に、書込ベリファイ動作を実行する（Ｓ１０８）。

第４の実施の形態では、第２プログラム動作を全てのワード線ＷＬ１〜８（選択ワード線ＷＬ１〜８）に接続された複数のメモリトランジスタＭＴｒ１〜８（選択メモリトランジスタＭＴｒ１〜８）に対して同時に実行する。したがって、第２プログラム動作を各メモリトランジスタＭＴｒ１〜８それぞれに個別に実行する第１の実施の形態と比較して、本実施の形態は、第２プログラム動作の実行時間を短縮できる。なお、第４の実施の形態と第２の実施の形態を組み合わせてもよい。

[第５の実施の形態]
次に、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第５の実施の形態の構成は、第１の実施の形態と同様であるため、その説明を省略する。第５の実施の形態において、第２プログラム動作は、図１５（ａ）に示すように、消去動作（Ｓ３０１）、書込動作（第１プログラム動作、書込ベリファイ動作）（Ｓ３０２）、及び読出動作（Ｓ３０３）を除くスタンバイ状態（Ｓ３０４）で実行される。この点で、第５の実施の形態は、書込動作中に第２プログラム動作が実行される第１〜第４の実施の形態と異なる。

図１５（ｂ）に示すように、スタンバイ状態において、制御回路ＣＣは、書込動作（第１プログラム動作、書込ベリファイ動作）実行済みのメモリトランジスタＭＴｒ１〜８に対して、第２プログラム動作を実行し（Ｓ３０５）、その後に書込ベリファイ動作を実行する（Ｓ３０６）。

上記のように、第５の実施の形態において、第２プログラム動作は、スタンバイ状態で実行される。したがって、第５の実施の形態は、第１〜第４の実施の形態よりも書込動作の実行時間を短くできる。

［その他］
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

例えば、第２プログラム動作時のプログラム電圧Ｖｘｘは、第１プログラム動作のプログラム電圧Ｖｐｇｍ（１）〜（ｎ）と同じ値、或いはそれらよりも大きい値、又は小さい値のいずれであってもよい。また、メモリトランジスタＭＴｒ１〜８は、８つに限定されるものではなく、９つ以上、又は７つ以下であってもよい。

ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (7)

1. 半導体基板と、
   前記半導体基板上に設けられた複数のメモリセルを含むメモリセルアレイと、
   複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備え、
   前記メモリセルは、
   前記半導体基板に対して垂直方向に延び、前記メモリセルのボディとして機能する半導体層と、
   前記半導体層の側面に設けられ、電荷を蓄積する電荷蓄積層と、
   前記半導体層と前記電荷蓄積層を挟むよう設けられ、前記メモリセルのゲートとして機能する導電層とを備え、
   前記制御回路は、前記メモリセルのボディに第１電圧を印加し且つ前記メモリセルのゲートに前記第１電圧よりも大きい第２電圧を印加することにより前記メモリセルの閾値電圧を正方向に移動させる第１プログラム動作の後、前記メモリセルのボディをフローティングにし且つ前記メモリセルのゲートに正の第３電圧を印加する第２プログラム動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第１プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、
   前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値であると判定した場合に、前記第２プログラム動作を実行し、
   前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値にないと判定した場合に、再び前記第１プログラム動作を実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記第２プログラム動作の後、前記書込ベリファイ動作を実行する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記第１プログラム動作、及び前記第２プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、
   前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値にないと判定した場合に、再び前記第１プログラム動作を実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 複数の前記メモリセルは、直列接続され、
   前記制御回路は、前記第２プログラム動作時、直列接続された複数の前記メモリセルのゲートに同時に前記第３電圧を印加する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記第１プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、
   前記制御回路は、前記書込ベリファイ動作にて、直列接続された複数の前記メモリセルの閾値電圧が前記所定値であると判定した場合に、前記第２プログラム動作を実行する
   ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記制御回路は、前記メモリセルからデータを読み出す読出動作、及び前記メモリセルが保持するデータを消去する消去動作を実行可能に構成され、
   前記制御回路は、前記読出動作、及び前記消去動作の実行時を除くスタンバイ状態において、前記第２プログラム動作を実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
   
   

Images