JP5515253B2 - Manufacturing method of semiconductor wafer - Google Patents

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Description

本発明は、半導体ウェーハの製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor wafer.

シリコンウェーハ等の半導体ウェーハ(以下単に「ウェーハ」ともいう)においては、その主表面に鏡面研磨を施した後、高温のアルゴンガスや水素ガスの雰囲気中で熱処理を行うことにより、ウェーハの表面の改質を行うこと(以下「表面改質熱処理」ともいう)が一般的に行われている。表面改質熱処理とは、一般的に、ウェーハの表面に対して、COP(Crystal Originated Particle)等の空孔が凝集して生じるボイド(空洞)欠陥(V欠陥)を消滅させることをいう。また、表面改質熱処理が施されたウェーハの主表面に対して研磨を行い、表面改質熱処理により生じたラフネスや付着した異物の除去を行うことが提案されている(例えば、下記特許文献1参照)。なお、ここでいう主表面の研磨工程を以下「主表面研磨工程」という。   In a semiconductor wafer such as a silicon wafer (hereinafter, also simply referred to as “wafer”), the main surface is mirror-polished and then heat-treated in an atmosphere of high-temperature argon gas or hydrogen gas to thereby remove the surface of the wafer. Performing modification (hereinafter also referred to as “surface modification heat treatment”) is generally performed. The surface modification heat treatment generally refers to eliminating void (cavity) defects (V defects) generated by agglomeration of vacancies such as COP (Crystal Originated Particle) on the surface of the wafer. In addition, it has been proposed to polish the main surface of a wafer that has been subjected to surface modification heat treatment to remove roughness generated by the surface modification heat treatment and adhered foreign matter (for example, Patent Document 1 below). reference). The main surface polishing step referred to here is hereinafter referred to as a “main surface polishing step”.

ここで、ウェーハにおいて表面改質熱処理によりボイドが消滅している範囲(ウェーハの厚み方向の範囲)には限りがあり、主表面研磨工程において最大許容される研磨厚み(以下「最大研磨厚み」ともいう)には上限がある。一方、主表面の平坦化のためには、主表面研磨工程において最低限必要な研磨厚み(以下「最低研磨厚み」ともいう)には下限がある。   Here, the range in which voids disappear due to the surface modification heat treatment in the wafer (the range in the thickness direction of the wafer) is limited, and the maximum allowable polishing thickness in the main surface polishing process (hereinafter referred to as “maximum polishing thickness”) Say) has an upper limit. On the other hand, for flattening the main surface, there is a lower limit to the minimum polishing thickness (hereinafter also referred to as “minimum polishing thickness”) required in the main surface polishing step.

特開2006−4983号公報JP 2006-4983 A

ウェーハに対して施される各種工程(研削、エッチング、研磨)には、各種工程後におけるウェーハの目標厚み及び目標厚みに対する公差が設定されている。しかし、表面改質熱処理に引き続いて研磨加工を行う場合、各種工程における各公差の積算により、表面改質熱処理が施されたウェーハにおける主表面に対する実際の研磨厚み(以下「実研磨厚み」という)を、前記最大研磨厚みと前記最低研磨厚みとの間とすることは困難である。前記実研磨厚みが最大研磨厚みよりも厚いと、表面改質熱処理によってボイド欠陥を消失させた表層が除去されてしまい、酸化膜の耐圧性能の低い半導体ウェーハを製造してしまうという問題が起こる。また、表面改質熱処理後の研磨量が最低研磨厚みよりも薄いと、表面改質熱処理により生じたラフネスが大きく、且つ付着した異物が除去されていない半導体ウェーハを製造してしまうという問題が起こる。   In various processes (grinding, etching, polishing) performed on the wafer, a target thickness of the wafer after the various processes and tolerances for the target thickness are set. However, when polishing is performed subsequent to the surface modification heat treatment, the actual polishing thickness of the main surface of the wafer subjected to the surface modification heat treatment (hereinafter referred to as “actual polishing thickness”) is calculated by integrating the tolerances in various processes. Is difficult to be between the maximum polishing thickness and the minimum polishing thickness. If the actual polishing thickness is larger than the maximum polishing thickness, the surface layer from which void defects have been eliminated by the surface modification heat treatment is removed, and a problem arises in that a semiconductor wafer having a low withstand pressure performance of an oxide film is produced. Further, if the polishing amount after the surface modification heat treatment is thinner than the minimum polishing thickness, there arises a problem that a semiconductor wafer having a large roughness caused by the surface modification heat treatment and from which attached foreign matters are not removed is produced. .

従って、本発明は、表面改質熱処理が施されたウェーハにおける主表面に対する実際の研磨厚みを適切な範囲に設定することにより、表面改質熱処理により生じたラフネスを低減でき、異物の付着が少なく且つ表層欠陥が少ない半導体ウェーハが得られる半導体ウェーハの製造方法を提供することを目的とする。   Therefore, according to the present invention, the roughness caused by the surface modification heat treatment can be reduced by setting the actual polishing thickness with respect to the main surface in the wafer subjected to the surface modification heat treatment to an appropriate range, and the adhesion of foreign matters is reduced. And it aims at providing the manufacturing method of the semiconductor wafer from which a semiconductor wafer with few surface layer defects is obtained.

(1)本発明の半導体ウェーハの製造方法は、半導体単結晶を引き上げて半導体インゴットを成長させるインゴット成長工程と、前記インゴット成長工程により得られた前記半導体インゴットをスライスして、半導体ウェーハを得るスライス工程と、前記スライス工程により得られた前記半導体ウェーハにエッチング処理を施すエッチング工程と、前記エッチング工程を経た前記半導体ウェーハに熱処理を施すことにより該半導体ウェーハの表面を改質させる表面改質工程と、前記表面改質工程の後に又は前記エッチング工程と前記表面改質工程との間に前記半導体ウェーハの厚みを測定する第1厚み測定工程と、前記第1厚み測定工程を経た前記半導体ウェーハにおける少なくとも主表面を研磨する主表面研磨工程と、前記主表面研磨工程を経た前記半導体ウェーハの厚みを測定する第2厚み測定工程と、前記第1厚み測定工程により測定された前記半導体ウェーハの厚みと前記第2厚み測定工程により測定された前記半導体ウェーハの厚みとを比較して、前記主表面研磨工程における前記半導体ウェーハの実際の研磨厚みである実研磨厚みを算出する実研磨厚み算出工程と、前記主表面研磨工程において最大許容される研磨厚みである最大研磨厚み及び前記主表面研磨工程において最低限必要な研磨厚みである最低研磨厚みを算出し、算出された前記最大研磨厚み及び前記最低研磨厚みに基づいて、前記実研磨厚み算出工程を経た前記半導体ウェーハの品質の良否を判定する判定工程と、を備えることを特徴とする。   (1) A semiconductor wafer manufacturing method of the present invention includes an ingot growth step of pulling up a semiconductor single crystal to grow a semiconductor ingot, and slicing the semiconductor ingot obtained by the ingot growth step to obtain a semiconductor wafer. An etching process for etching the semiconductor wafer obtained by the slicing process, and a surface modification process for modifying the surface of the semiconductor wafer by performing a heat treatment on the semiconductor wafer that has undergone the etching process; A first thickness measurement step for measuring the thickness of the semiconductor wafer after the surface modification step or between the etching step and the surface modification step, and at least in the semiconductor wafer that has undergone the first thickness measurement step Main surface polishing step for polishing the main surface, and the main surface polishing step Comparing the thickness of the semiconductor wafer measured by the second thickness measurement step with the thickness of the semiconductor wafer measured by the second thickness measurement step and the second thickness measurement step of measuring the thickness of the semiconductor wafer that has passed An actual polishing thickness calculating step for calculating an actual polishing thickness that is an actual polishing thickness of the semiconductor wafer in the main surface polishing step, and a maximum polishing thickness that is a maximum allowable polishing thickness in the main surface polishing step, and The minimum polishing thickness that is the minimum required polishing thickness in the main surface polishing step is calculated, and the quality of the semiconductor wafer that has undergone the actual polishing thickness calculation step based on the calculated maximum polishing thickness and the minimum polishing thickness And a determination step of determining whether the quality is good or bad.

(2)前記判定工程において、前記実研磨厚み算出工程を経た前記半導体ウェーハについて、前記実研磨厚みが前記最大研磨厚みと前記最低研磨厚みとの間である場合に良品と判定し、前記実研磨厚みが前記最大研磨厚みよりも大きい場合に再生不能不良品と判定し、前記実研磨厚みが前記最低研磨厚みよりも小さい場合に再生可能不良品と判定することが好ましい。   (2) In the determination step, the semiconductor wafer that has undergone the actual polishing thickness calculation step is determined as non-defective when the actual polishing thickness is between the maximum polishing thickness and the minimum polishing thickness, and the actual polishing It is preferable to determine a non-recyclable defective product when the thickness is larger than the maximum polished thickness, and to determine a recyclable defective product when the actual polished thickness is smaller than the minimum polished thickness.

(3)前記判定工程により前記再生可能不良品と判定された前記半導体ウェーハに対して、該判定工程により良品と判定されるまで前記主表面研磨工程、前記第2厚み測定工程、前記実研磨厚み算出工程及び前記判定工程を行うことが好ましい。   (3) The main surface polishing step, the second thickness measuring step, and the actual polishing thickness until the semiconductor wafer determined to be the recyclable defective product by the determination step is determined to be a non-defective product by the determination step. It is preferable to perform the calculation step and the determination step.

(4)前記判定工程において、最大研磨厚みは、前記インゴット成長工程における成長条件及び/又は前記表面改質工程における熱処理条件に基づいて算出され、前記最低研磨厚みは、前記エッチング工程におけるエッチング条件に基づいて算出されることが好ましい。   (4) In the determination step, the maximum polishing thickness is calculated based on the growth conditions in the ingot growth step and / or the heat treatment conditions in the surface modification step, and the minimum polishing thickness is determined by the etching conditions in the etching step. It is preferable to calculate based on this.

本発明によれば、表面改質熱処理が施されたウェーハにおける主表面に対する実際の研磨厚みを適切な範囲に設定することにより、表面改質熱処理により生じたラフネスを低減できると共に、異物の付着が少なく且つ表層欠陥が少ない半導体ウェーハが得られる。   According to the present invention, by setting the actual polishing thickness with respect to the main surface in the wafer subjected to the surface modification heat treatment within an appropriate range, the roughness caused by the surface modification heat treatment can be reduced and the adhesion of foreign matters can be reduced. A semiconductor wafer having few surface layer defects can be obtained.

以下、本発明の半導体ウェーハの製造方法の第1実施態様について図面を参照しながら説明する。図1は、本発明の半導体ウェーハの製造方法の第1実施態様の前半を示すフローチャートである。図2は、図1に示すフローの続きを示すフローチャートである。   Hereinafter, a first embodiment of a semiconductor wafer manufacturing method of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing the first half of the first embodiment of the semiconductor wafer manufacturing method of the present invention. FIG. 2 is a flowchart showing a continuation of the flow shown in FIG.

ウェーハは、例えばシリコンウェーハ、ガリウム砒素ウェーハからなる。
厚み方向に視たウェーハの形状は、一般的には真円形状であり、その直径は、好ましくは200mm以上、更に好ましくは300mm以上である。具体的には、ウェーハの直径は、例えば200mm、300mm、450mmである。なお、ここでいうウェーハの直径は、製造上の目標値であり、所定の公差(許容誤差)等を含むものとする。厚み方向に視たウェーハの形状は、楕円形状でもよい。
ウェーハの厚みtは、例えば600〜2000μmであり、好ましくは700〜1200μmである。
The wafer is made of, for example, a silicon wafer or a gallium arsenide wafer.
The shape of the wafer viewed in the thickness direction is generally a perfect circle, and the diameter is preferably 200 mm or more, more preferably 300 mm or more. Specifically, the diameter of the wafer is, for example, 200 mm, 300 mm, or 450 mm. The diameter of the wafer here is a target value in manufacturing, and includes a predetermined tolerance (allowable error) and the like. The shape of the wafer viewed in the thickness direction may be elliptical.
The thickness t of the wafer is, for example, 600 to 2000 μm, and preferably 700 to 1200 μm.

〔第1実施態様〕
次に、本発明の第1実施態様の半導体ウェーハの製造方法について、図1及び図2を参照しながら説明する。
[First Embodiment]
Next, a method for manufacturing a semiconductor wafer according to the first embodiment of the present invention will be described with reference to FIGS.

図1及び図2に示すように、第1実施態様の半導体ウェーハの製造方法は、下記工程S1〜S7及び工程S11〜S21を備える。特に、第1実施態様の半導体ウェーハの製造方法は、表面改質工程S12と、第1厚み測定工程S13と、主表面研磨工程としての両面研磨工程S15及び鏡面研磨工程S16と、第2厚み測定工程S18と、実研磨厚み算出工程S19と、判定工程S20と、を備えることを特徴とする。   As shown in FIG.1 and FIG.2, the manufacturing method of the semiconductor wafer of a 1st embodiment is equipped with following process S1-S7 and process S11-S21. In particular, the semiconductor wafer manufacturing method of the first embodiment includes the surface modification step S12, the first thickness measurement step S13, the double-side polishing step S15 and the mirror polishing step S16 as the main surface polishing step, and the second thickness measurement. It comprises a step S18, an actual polishing thickness calculation step S19, and a determination step S20.

(S1)インゴット成長工程S1
チョクラルスキー法(CZ法)により半導体単結晶を引き上げて、単結晶半導体インゴットを成長させる。なお、フローティングゾーン法(FZ法)により半導体インゴットを成長させることもできる。
(S1) Ingot growth step S1
A semiconductor single crystal is pulled up by the Czochralski method (CZ method) to grow a single crystal semiconductor ingot. A semiconductor ingot can be grown by a floating zone method (FZ method).

(S2)外形研削工程
インゴット成長工程S1を経て成長した半導体インゴットは、その先端部及び終端部が切断される。そして、未研削の半導体インゴットについて、その周面を真円形状に研削する。これにより断面が真円形状の半導体インゴットが得られる。半導体インゴットの周縁部には、必要に応じて、オリエンテーションフラットやノッチが形成される。
(S2) Outline Grinding Step The semiconductor ingot grown through the ingot growth step S1 is cut at the front end and the end. Then, the peripheral surface of the unground semiconductor ingot is ground into a perfect circle. As a result, a semiconductor ingot having a perfect circular cross section is obtained. Orientation flats and notches are formed on the periphery of the semiconductor ingot as necessary.

(S3)スライス工程
外形研削工程S2を経た半導体インゴットを、その中心軸に直交する方向にスライスする。スライスには、例えばワイヤソーが用いられる。これにより、半導体ウェーハが得られる。
(S3) Slicing Step The semiconductor ingot that has undergone the external grinding step S2 is sliced in a direction orthogonal to the central axis. For the slice, for example, a wire saw is used. Thereby, a semiconductor wafer is obtained.

(S4)面取り工程
スライス工程S3を経て得られたウェーハにおける周縁部に対して、ウェーハの周縁部の欠けやチッピングを防止するために面取り加工が施される。例えば、ウェーハの周縁部が面取り用砥石により所定の形状に面取りされる。これにより、ウェーハの周縁部に、所定の角度を有する面取り面が形成される。
(S4) Chamfering Step Chamfering is performed on the peripheral portion of the wafer obtained through the slicing step S3 in order to prevent chipping and chipping of the peripheral portion of the wafer. For example, the peripheral edge of the wafer is chamfered into a predetermined shape by a chamfering grindstone. As a result, a chamfered surface having a predetermined angle is formed on the peripheral edge of the wafer.

(S5)ラッピング工程
面取り工程S4を経たウェーハに対して、スライス工程S3などで生じたウェーハにおける主面の凹凸が、ラッピングにより平坦化される。例えば、ウェーハを互いに平行なラッピング定盤の間に配置し、ラッピング定盤とウェーハとの間に、アルミナ砥粒、分散剤、水などの混合物であるラッピング液を流し込む。そして、加圧下で互いに回転させ、擦り合わせを行ない、ウェーハにおける主表面及び裏面の両面がラッピングされる。これにより、ウェーハにおける主表面及び裏面の平坦度及びウェーハの平行度が高まる。
なお、ラッピング工程S5に代えて、両頭研削工程又は平面研削工程を行うこともできる。
(S5) Lapping process The unevenness of the main surface of the wafer generated in the slicing process S3 or the like is flattened by lapping with respect to the wafer that has undergone the chamfering process S4. For example, a wafer is disposed between lapping platens parallel to each other, and a lapping solution that is a mixture of alumina abrasive grains, a dispersant, water, and the like is poured between the lapping platen and the wafer. Then, the wafers are rotated with each other under pressure and rubbed together to wrap both the main surface and the back surface of the wafer. Thereby, the flatness of the main surface and the back surface of the wafer and the parallelism of the wafer are increased.
In addition, it can replace with lapping process S5 and can also perform a double-headed grinding process or a surface grinding process.

(S6)平面研削工程
ラッピング工程S5を経たウェーハに対して、ウェーハにおける主面の平坦度を更に高めるために、平面研削加工が施される。平面研削加工は、例えば、ウェーハの片面を真空吸着により保持し、ウェーハ及びカップ形状の微細ダイヤモンド砥石を回転させながら互いに接触させることによって行うことができる。
(S6) Surface grinding process The wafer subjected to the lapping process S5 is subjected to surface grinding in order to further increase the flatness of the main surface of the wafer. Surface grinding can be performed, for example, by holding one surface of a wafer by vacuum suction and bringing the wafer and a cup-shaped fine diamond grindstone into contact with each other while rotating.

(S7)エッチング工程
平面研削工程S6を経たウェーハは、エッチング液にディップされてエッチング処理が施される。例えば、ウェーハをスピンしながらウェーハの主面にエッチング液を供給して、供給したエッチング液をスピンによる遠心力によりウェーハの主面の全体に拡げてウェーハの主面の全体をエッチングし、ウェーハの主面の表面粗さRaを所定の表面粗さに制御する。このようにして、面取り工程S4、ラッピング工程S5、平面研削工程S6等のような機械加工プロセスによって生じた加工変質層をほぼ完全に除去する。
(S7) Etching Step The wafer that has undergone the surface grinding step S6 is dipped in an etchant and subjected to an etching process. For example, an etching solution is supplied to the main surface of the wafer while spinning the wafer, the supplied etching solution is spread over the entire main surface of the wafer by centrifugal force due to the spin, and the entire main surface of the wafer is etched. The surface roughness Ra of the main surface is controlled to a predetermined surface roughness. In this way, the work-affected layer generated by the machining process such as the chamfering step S4, the lapping step S5, the surface grinding step S6, etc. is almost completely removed.

(S11)熱処理前洗浄工程
エッチング工程S7を経たウェーハに対して洗浄を行う。例えば、熱処理前洗浄は、RCA洗浄に加えてHF洗浄などにより行うことができる。これにより、熱処理工程(表面改質工程)S12の直前のウェーハの外面を清浄化することができる。
(S11) Pre-heat treatment cleaning step The wafer subjected to the etching step S7 is cleaned. For example, the pre-heat treatment cleaning can be performed by HF cleaning in addition to RCA cleaning. Thereby, the outer surface of the wafer immediately before the heat treatment step (surface modification step) S12 can be cleaned.

(S12)熱処理工程(表面改質工程)
熱処理前洗浄工程S11を経たウェーハに対して900℃以上の雰囲気で熱処理を施す。雰囲気の温度は、好ましくは1000℃以上であり、更に好ましくは1100℃以上である。雰囲気の温度は、好ましくは1350℃以下である。熱処理は、10分〜16時間行うことが好ましい。このようにしてウェーハに対して表面改質熱処理を施す。表面改質熱処理とは、ウェーハの表面に対して、COP(Crystal Originated Particle)等の空孔が凝集して生じるボイド(空洞)欠陥(V欠陥)を消滅させることをいう。
(S12) Heat treatment step (surface modification step)
The wafer that has undergone the pre-heat treatment cleaning step S11 is subjected to heat treatment in an atmosphere of 900 ° C. or higher. The temperature of the atmosphere is preferably 1000 ° C. or higher, more preferably 1100 ° C. or higher. The temperature of the atmosphere is preferably 1350 ° C. or lower. The heat treatment is preferably performed for 10 minutes to 16 hours. In this way, the surface modification heat treatment is performed on the wafer. The surface modification heat treatment refers to eliminating void (cavity) defects (V defects) generated by agglomeration of vacancies such as COP (Crystal Originated Particle) on the surface of the wafer.

熱処理における雰囲気ガスとしては、例えば、アルゴンガス、水素ガス、窒素ガス、アルゴンガスと水素ガスとの混合ガスが用いられる。
さらに、格子間にシリコンを注入することによりCOPを消失させるため、表面改質工程S12に引き続き、雰囲気ガスをOへ切り替えて、熱処理を行った後、酸化膜の剥離処理を実施してもよい。
As the atmospheric gas in the heat treatment, for example, argon gas, hydrogen gas, nitrogen gas, or a mixed gas of argon gas and hydrogen gas is used.
Further, in order to eliminate COP by injecting silicon between the lattices, it is possible to switch the atmospheric gas to O 2 after the surface modification step S12, perform the heat treatment, and then perform the oxide film peeling process. Good.

(S13)第1厚み測定工程
熱処理工程(表面改質工程)S12を経たウェーハの厚みtを測定する。これにより、両面研磨工程S15(主表面研磨工程)の前におけるウェーハの厚みtを確認する。
なお、第1厚み測定工程S13は、エッチング工程S7と熱処理工程(表面改質工程)S12との間に行うこともできる。例えば、第1厚み測定工程S13は、エッチング工程S7と熱処理前洗浄工程S11との間に行うことができる。
(S13) First thickness measurement step The thickness t of the wafer that has undergone the heat treatment step (surface modification step) S12 is measured. Thereby, the thickness t of the wafer before the double-side polishing step S15 (main surface polishing step) is confirmed.
In addition, 1st thickness measurement process S13 can also be performed between etching process S7 and heat processing process (surface modification process) S12. For example, the first thickness measurement step S13 can be performed between the etching step S7 and the pre-heat treatment cleaning step S11.

(S14)鏡面面取り工程
熱処理工程(表面改質工程)S12を経たウェーハに対して鏡面面取り加工を施す。
なお、主面については、主表面及び裏面の両面を同時に研磨してもよく、あるいは、主表面又は裏面の片面ずつを順に研磨をしてもよい。また、主面については、熱処理装置の支持ボートに接触する面側のみを研磨してもよい。
鏡面面取りは、例えば、特開2006−156688号公報、特開平9−183051号公報に記載の技術を用いて行うことができる。
(S14) Mirror chamfering step A mirror chamfering process is performed on the wafer that has undergone the heat treatment step (surface modification step) S12.
In addition, about a main surface, both surfaces of a main surface and a back surface may be grind | polished simultaneously, or each surface of a main surface or a back surface may be grind | polished in order. Moreover, about the main surface, you may grind only the surface side which contacts the support boat of a heat processing apparatus.
The mirror chamfering can be performed, for example, using the techniques described in Japanese Patent Application Laid-Open No. 2006-156688 and Japanese Patent Application Laid-Open No. 9-183051.

(S15)両面研磨工程(主表面研磨工程)
鏡面面取り工程S14を経たウェーハの主表面及び裏面を同時に研磨する両面同時研磨装置を用いて、粗研磨としての両面研磨加工が施される。なお、両面研磨工程S15に代えて、ウェーハの主表面及び裏面に対して片面ずつ粗研磨加工を施してもよい。
(S15) Double-side polishing step (main surface polishing step)
Double-side polishing as rough polishing is performed using a double-side simultaneous polishing apparatus that simultaneously polishes the main surface and back surface of the wafer that has undergone the mirror chamfering step S14. Instead of the double-side polishing step S15, rough polishing may be performed on each side of the main surface and back surface of the wafer.

(S16)鏡面研磨工程(主表面研磨工程)
両面研磨工程S15を経たウェーハの少なくとも主表面の鏡面研磨が行われる。この鏡面研磨は、ウェーハの片面のみの鏡面研磨加工を行う装置を用いて行う。主表面及び裏面を同時に研磨する両面同時研磨装置を用いて鏡面研磨を行ってもよい。
(S16) Mirror polishing process (main surface polishing process)
At least the main surface of the wafer that has undergone the double-side polishing step S15 is mirror-polished. This mirror polishing is performed using an apparatus that performs mirror polishing on only one side of the wafer. Mirror polishing may be performed using a double-sided simultaneous polishing apparatus that simultaneously polishes the main surface and the back surface.

なお、両面研磨工程S15及び鏡面研磨工程S16は、本発明における「主表面研磨工程」に該当する工程であり、第1厚み測定工程S13を経たウェーハにおける少なくとも主表面を研磨すればよい。   The double-side polishing step S15 and the mirror polishing step S16 are steps corresponding to the “main surface polishing step” in the present invention, and at least the main surface of the wafer that has undergone the first thickness measurement step S13 may be polished.

(S17)熱処理後洗浄工程
鏡面研磨工程S16を経たウェーハに対して、洗浄を行う。この洗浄には、例えばRCA洗浄が用いられる。これにより、熱処理工程(表面改質工程)S12及び各研磨工程S14〜S16におけるウェーハの汚染を清浄化することができる。
(S17) Cleaning process after heat treatment The wafer subjected to the mirror polishing process S16 is cleaned. For this cleaning, for example, RCA cleaning is used. Thereby, contamination of the wafer in the heat treatment step (surface modification step) S12 and the polishing steps S14 to S16 can be cleaned.

(S18)第2厚み測定工程
熱処理後洗浄工程S17を経たウェーハの厚みtを測定する。これにより、熱処理後洗浄工程S17の直後におけるウェーハの厚みtを確認することができる。
(S18) Second thickness measurement step The thickness t of the wafer that has undergone the post-heat treatment cleaning step S17 is measured. Thereby, the thickness t of the wafer immediately after the post-heat treatment cleaning step S17 can be confirmed.

(S19)実研磨厚み算出工程
主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)におけるウェーハの実際の研磨厚みである実研磨厚みt3を算出する。具体的には、第1厚み測定工程S13により測定されたウェーハの厚みt(t1)と第2厚み測定工程S18により測定されたウェーハの厚みt(t2)とを比較して、例えば、厚みt1と厚みt2との差(t2−t1)を実研磨厚みt3とする。
(S19) Actual polishing thickness calculation step An actual polishing thickness t3 that is an actual polishing thickness of the wafer in the main surface polishing step (double-side polishing step S15 and mirror polishing step S16) is calculated. Specifically, the thickness t (t1) of the wafer measured in the first thickness measurement step S13 is compared with the thickness t (t2) of the wafer measured in the second thickness measurement step S18. The difference between the thickness t2 and the thickness t2 (t2−t1) is defined as an actual polishing thickness t3.

(S20)判定工程
最大研磨厚みt4及び最低研磨厚みt5に基づいて、実研磨厚み算出工程S19を経たウェーハの品質の良否を判定する。詳細には、主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)において最大許容される研磨厚みである最大研磨厚みt4及び前記主表面研磨工程において最低限必要な研磨厚みである最低研磨厚みt5を算出する。そして、算出された最大研磨厚みt4及び最低研磨厚みt5に基づいて、実研磨厚み算出工程S19を経たウェーハの品質の良否を判定する。
(S20) Determination Step Based on the maximum polishing thickness t4 and the minimum polishing thickness t5, the quality of the wafer that has undergone the actual polishing thickness calculation step S19 is determined. Specifically, the maximum polishing thickness t4 that is the maximum allowable polishing thickness in the main surface polishing step (double-side polishing step S15 and mirror polishing step S16) and the minimum polishing thickness that is the minimum required polishing thickness in the main surface polishing step. t5 is calculated. Based on the calculated maximum polishing thickness t4 and the minimum polishing thickness t5, the quality of the wafer that has undergone the actual polishing thickness calculation step S19 is determined.

最大研磨厚みt4は、インゴット成長工程S1における成長条件及び/又は熱処理工程(表面改質工程)S12における熱処理条件に基づいて算出される。
インゴット成長工程S1における前記成長条件としては、例えば、半導体単結晶の引き上げ速度、半導体インゴットにおける酸素の濃度、半導体インゴットにおける窒素の濃度、ボイド欠陥のサイズや個数が挙げられ、その一部でもよく、全部でもよい。
また、表面改質工程S12における前記熱処理条件としては、例えば、雰囲気ガスの温度、雰囲気ガスの種類、熱処理の時間が挙げられ、その一部でもよく、全部でもよい。
最大研磨厚みt4の算出条件は、インゴット成長工程S1における前記成長条件のみでもよく、表面改質工程S12における前記熱処理条件のみでもよく、両条件でもよい。
The maximum polishing thickness t4 is calculated based on the growth conditions in the ingot growth step S1 and / or the heat treatment conditions in the heat treatment step (surface modification step) S12.
Examples of the growth conditions in the ingot growth step S1 include the pulling rate of the semiconductor single crystal, the concentration of oxygen in the semiconductor ingot, the concentration of nitrogen in the semiconductor ingot, and the size and number of void defects. All is fine.
The heat treatment conditions in the surface modification step S12 include, for example, the temperature of the atmospheric gas, the type of the atmospheric gas, and the time of the heat treatment, and some or all of them may be used.
The calculation condition of the maximum polishing thickness t4 may be only the growth condition in the ingot growth step S1, only the heat treatment condition in the surface modification step S12, or both conditions.

また、最低研磨厚みt5は、エッチング工程S7におけるエッチング条件に基づいて算出される。
エッチング工程S7における前記エッチング条件としては、例えば、エッチング工程S7の前におけるウェーハの加工歪みの深さ、エッチング工程S7において用いられるエッチング液、エッチング工程S7によるウェーハのエッチング厚みが挙げられ、その一部でもよく、全部でもよい。
The minimum polishing thickness t5 is calculated based on the etching conditions in the etching step S7.
Examples of the etching conditions in the etching step S7 include the depth of processing distortion of the wafer before the etching step S7, the etching solution used in the etching step S7, and the etching thickness of the wafer by the etching step S7. But all or all.

第1実施態様においては、実研磨厚み算出工程S19を経たウェーハについて、実研磨厚みt3が最大研磨厚みt4と最低研磨厚みt5との間である場合に良品と判定する。良品と判定された場合(Y)には、そのウェーハには仕上げ洗浄工程S21が行われる。   In the first embodiment, the wafer that has undergone the actual polishing thickness calculation step S19 is determined as non-defective when the actual polishing thickness t3 is between the maximum polishing thickness t4 and the minimum polishing thickness t5. If it is determined that the product is non-defective (Y), the wafer is subjected to a finish cleaning step S21.

また、実研磨厚みt3が最大研磨厚みt4よりも大きい場合には、再生不能不良品と判定する。この場合には、そのウェーハは、再生が不可能であるため、ウェーハの製造工程から除くことにする。   Further, when the actual polishing thickness t3 is larger than the maximum polishing thickness t4, it is determined as a non-recyclable defective product. In this case, since the wafer cannot be regenerated, it is excluded from the wafer manufacturing process.

一方、実研磨厚みt3が最低研磨厚みt5よりも小さい場合には、再生可能不良品と判定する。この場合には、この時点では、そのウェーハは、不良品であるものの、再度研磨することで、良品とすることが可能であるからである。
再生可能不良品と判定された場合(N)には、そのウェーハに対して、判定工程S20により良品と判定されるまで主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)、熱処理後洗浄工程S17、第2厚み測定工程S18、実研磨厚み算出工程S19及び判定工程S20を行う。
On the other hand, when the actual polishing thickness t3 is smaller than the minimum polishing thickness t5, it is determined as a recyclable defective product. In this case, the wafer is defective at this point, but can be made good by polishing again.
If it is determined as a recyclable defective product (N), the main surface polishing step (double-side polishing step S15 and mirror polishing step S16) and cleaning after heat treatment until the wafer is determined to be non-defective in the determination step S20. Step S17, second thickness measurement step S18, actual polishing thickness calculation step S19, and determination step S20 are performed.

(S21)仕上げ洗浄工程
各工程S1〜S20を経て、判定工程S20において良品(Y)と判定されたウェーハに対して、仕上げ洗浄が行われる。仕上げ洗浄には、例えば、RCA洗浄液が用いられる。
(S21) Finishing cleaning process After each of the processes S1 to S20, finishing cleaning is performed on the wafer determined to be a non-defective product (Y) in the determination process S20. For the finish cleaning, for example, an RCA cleaning solution is used.

第1実施態様の半導体ウェーハの製造方法によれば、例えば、以下の効果が奏される。
第1実施態様の半導体ウェーハの製造方法においては、第1厚み測定工程S13により測定されたウェーハの厚みt1と第2厚み測定工程S18により測定されたウェーハの厚みt2とを比較して、主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)における実研磨厚みt3を算出する実研磨厚み算出工程S19と、前記主表面研磨工程において最大許容される最大研磨厚みt4及び前記主表面研磨工程において最低限必要な最低研磨厚みt5を算出し、算出された最大研磨厚みt4及び最低研磨厚みt5に基づいて、実研磨厚み算出工程S19を経たウェーハの品質の良否を判定する判定工程S20とを備えている。
According to the semiconductor wafer manufacturing method of the first embodiment, for example, the following effects are exhibited.
In the semiconductor wafer manufacturing method of the first embodiment, the main surface is compared by comparing the wafer thickness t1 measured in the first thickness measurement step S13 with the wafer thickness t2 measured in the second thickness measurement step S18. In the actual polishing thickness calculation step S19 for calculating the actual polishing thickness t3 in the polishing step (double-side polishing step S15 and mirror polishing step S16), and the maximum allowable polishing thickness t4 and the main surface polishing step that are maximally allowed in the main surface polishing step. A determination step S20 that calculates a minimum required minimum polishing thickness t5, and determines quality of the wafer that has undergone the actual polishing thickness calculation step S19 based on the calculated maximum polishing thickness t4 and the minimum polishing thickness t5. ing.

そのため、表面改質工程S12において表面改質熱処理が施されたウェーハに対して、主表面に対する実研磨厚みt3を適切な範囲、すなわち最大研磨厚みt4と最低研磨厚みt5との間に容易に設定することができる。従って、表面改質工程S12においてウェーハの表層に生じたラフネスを低減できると共に、異物の付着が少なく且つ表層欠陥が少ないウェーハが得られる。   Therefore, the actual polishing thickness t3 for the main surface is easily set to an appropriate range, that is, between the maximum polishing thickness t4 and the minimum polishing thickness t5 for the wafer subjected to the surface modification heat treatment in the surface modification step S12. can do. Therefore, it is possible to reduce the roughness generated on the surface layer of the wafer in the surface modification step S12, and to obtain a wafer with less foreign matter adhesion and less surface layer defects.

また、判定工程S20において、実研磨厚み算出工程S19を経たウェーハについて、実研磨厚みt3が最大研磨厚みt4と最低研磨厚みt5との間である場合に良品と判定し、実研磨厚みt3が最大研磨厚みt4よりも大きい場合に再生不能不良品と判定し、実研磨厚みt3が最低研磨厚みt5よりも小さい場合に再生可能不良品と判定している。そのため、再生不能不良品については、ウェーハの製造工程から除くことができ、一方、再生可能不良品については、再度研磨することで、良品とすることができる。   Further, in the determination step S20, the wafer subjected to the actual polishing thickness calculation step S19 is determined to be non-defective when the actual polishing thickness t3 is between the maximum polishing thickness t4 and the minimum polishing thickness t5, and the actual polishing thickness t3 is the maximum. When it is larger than the polishing thickness t4, it is determined as a non-recyclable defective product, and when the actual polishing thickness t3 is smaller than the minimum polishing thickness t5, it is determined as a recyclable defective product. Therefore, non-recyclable defective products can be excluded from the wafer manufacturing process, while recyclable defective products can be made non-defective by polishing again.

判定工程S20において再生可能不良品と判定されたウェーハに対して、判定工程S20により良品と判定されるまで主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)、熱処理後洗浄工程S17、第2厚み測定工程S18、実研磨厚み算出工程S19及び判定工程S20を行っている。そのため、ウェーハの歩留まり(収率)を最大限向上させることができる。   The main surface polishing step (double-side polishing step S15 and mirror-polishing step S16), post-heat treatment cleaning step S17, and the like until the wafer determined to be a recyclable defective product in the determination step S20 is determined to be a non-defective product in the determination step S20. 2 thickness measurement process S18, actual grinding | polishing thickness calculation process S19, and determination process S20 are performed. Therefore, the yield (yield) of the wafer can be improved to the maximum.

次に、本発明の半導体ウェーハの製造方法の他の実施態様である第2実施態様について説明する。他の実施態様については、主として、第1実施態様とは異なる点を説明し、第1実施態様と同様の構成について同じ符号を付し、説明を省略する。他の実施態様について特に説明しない点については、第1実施態様についての説明が適宜適用される。他の実施態様においても、第1実施態様と同様の効果が奏される。   Next, a second embodiment, which is another embodiment of the method for producing a semiconductor wafer of the present invention, will be described. About another embodiment, a different point from a 1st embodiment is mainly demonstrated, the same code | symbol is attached | subjected about the structure similar to a 1st embodiment, and description is abbreviate | omitted. The description about the first embodiment is applied as appropriate to points that are not specifically described regarding the other embodiments. In other embodiments, the same effects as in the first embodiment can be obtained.

〔第2実施態様〕
図3は、本発明の半導体ウェーハの第2実施態様の後半を示すフローチャート(図2対応図)である。図3に示すように、第2実施態様のウェーハの製造方法は、第1実施態様のウェーハの製造方法に比して、鏡面面取り工程S14と両面研磨工程S15との順序が異なる。それ以外は、第1実施態様と同じである。
[Second Embodiment]
FIG. 3 is a flowchart (corresponding to FIG. 2) showing the second half of the second embodiment of the semiconductor wafer of the present invention. As shown in FIG. 3, in the wafer manufacturing method of the second embodiment, the order of the mirror chamfering step S14 and the double-side polishing step S15 is different from that of the wafer manufacturing method of the first embodiment. Other than that, it is the same as the first embodiment.

以上、本発明の半導体ウェーハの製造方法の実施態様について説明したが、本発明は、前述した実施態様に制限されるものではない。
例えば、第1厚み測定工程13は、エッチング工程S7と表面改質工程S12との間に行うことができる。
As mentioned above, although the embodiment of the manufacturing method of the semiconductor wafer of this invention was described, this invention is not restrict | limited to the embodiment mentioned above.
For example, the first thickness measurement step 13 can be performed between the etching step S7 and the surface modification step S12.

主表面研磨工程においてウェーハの主表面及び裏面を片面ずつ研磨する場合には、第1厚み測定工程S13及び第2厚み測定工程S18において、主表面及び主裏面をそれぞれ研磨した後にそれぞれ最大研磨厚みt4及び最低研磨厚みt5を測定することにより、実研磨厚みt3を算出してもよい。
主表面研磨工程においては、ウェーハの主表面側のみの片面研磨(粗研磨又は鏡面研磨)を施すことができる。また、平面研削工程S6は省略することができる。
When the main surface and the back surface of the wafer are polished one by one in the main surface polishing step, the maximum polishing thickness t4 is obtained after polishing the main surface and the main back surface in the first thickness measurement step S13 and the second thickness measurement step S18, respectively. The actual polishing thickness t3 may be calculated by measuring the minimum polishing thickness t5.
In the main surface polishing step, single-side polishing (rough polishing or mirror polishing) of only the main surface side of the wafer can be performed. Further, the surface grinding step S6 can be omitted.

以下、実施例により本発明をさらに詳細に説明するが、本発明はこれらに限定されるものではない。   EXAMPLES Hereinafter, although an Example demonstrates this invention further in detail, this invention is not limited to these.

〔実施例〕
インゴット成長工程S1においてチョクラルスキー法でシリコン単結晶を引き上げて単結晶シリコンインゴットを成長させる。この単結晶シリコンインゴットに対して、外形研削工程S2、スライス工程S3、面取り工程S4、ラッピング工程S5、平面研削工程S6、エッチング工程S7、熱処理前洗浄工程S11の各工程を順次行って、直径300mmのシリコンウェーハを得る。このシリコンウェーハは、単結晶シリコンインゴットにおけるボイド欠陥が多く存在する部分をスライスして得られたものである。熱処理工程(表面改質工程)S12として、得られたシリコンウェーハに対して、縦型の熱処理装置を用いて、1150℃のアルゴンガスの雰囲気中において、熱処理を240分間行った。
〔Example〕
In the ingot growth step S1, the single crystal silicon ingot is grown by pulling up the silicon single crystal by the Czochralski method. For this single crystal silicon ingot, the outer grinding step S2, the slicing step S3, the chamfering step S4, the lapping step S5, the surface grinding step S6, the etching step S7, and the pre-heat treatment cleaning step S11 are sequentially performed to obtain a diameter of 300 mm Get a silicon wafer. This silicon wafer is obtained by slicing a portion where there are many void defects in a single crystal silicon ingot. As a heat treatment step (surface modification step) S12, the obtained silicon wafer was subjected to a heat treatment for 240 minutes in an argon gas atmosphere at 1150 ° C. using a vertical heat treatment apparatus.

その後、第1厚み測定工程S13を行い、表面改質工程S12の後で、且つ鏡面面取り工程S14の後、両面研磨工程S15及び鏡面研磨工程S16の前におけるウェーハの厚みt1を測定する。厚みt1の測定には、静電容量型の厚み測定機を用いた。   Thereafter, the first thickness measurement step S13 is performed, and the wafer thickness t1 is measured after the surface modification step S12 and after the mirror chamfering step S14 and before the double-side polishing step S15 and the mirror polishing step S16. A capacitance type thickness measuring machine was used for the measurement of the thickness t1.

その後、鏡面面取り工程S14として鏡面研磨(鏡面面取り)を行った。この鏡面研磨を行う際に使用する研磨剤などにより主表面が荒れるため、鏡面面取り工程S14の後、両面研磨工程S15及び鏡面研磨工程S16を行い、その後、熱処理後洗浄工程S17を行った。   Then, mirror polishing (mirror chamfering) was performed as a mirror chamfering step S14. Since the main surface is roughened by the polishing agent used when performing this mirror polishing, a double-side polishing step S15 and a mirror polishing step S16 are performed after the mirror chamfering step S14, and then a post-heat treatment cleaning step S17 is performed.

その後、第2厚み測定工程S18を行い、鏡面面取り工程S14の後、両面研磨工程S15及び鏡面研磨工程S16の後におけるウェーハの厚みt2を測定する。厚みt2の測定には、静電容量型の厚み測定機を用いた。   Thereafter, the second thickness measurement step S18 is performed, and after the mirror chamfering step S14, the wafer thickness t2 after the double-side polishing step S15 and the mirror polishing step S16 is measured. A capacitance type thickness measuring machine was used for the measurement of the thickness t2.

その後、実研磨厚み算出工程S19を行い、第1厚み測定工程S13により測定されたウェーハの厚みt1と、第2厚み測定工程S18により測定されたウェーハの厚みt2との差(t2−t1)から、実研磨厚みt3を算出した。   Thereafter, the actual polishing thickness calculation step S19 is performed, and the difference (t2−t1) between the wafer thickness t1 measured in the first thickness measurement step S13 and the wafer thickness t2 measured in the second thickness measurement step S18. The actual polishing thickness t3 was calculated.

その後、判定工程S20を行った。最大研磨厚みt4は、インゴット成長工程S1における成長条件及び/又は熱処理工程(表面改質工程)S12における熱処理条件に基づいて算出した。実施例における最大研磨厚みt4の算出条件は、例えば、下記〔表1〕に示す条件1−1〜条件1−4である。また、条件1−1〜条件1−4から最大研磨厚みt4の算出条件の傾向を示すグラフを作成し、このグラフから最大研磨厚みt4の算出条件を設定することもできる。   Then, determination process S20 was performed. The maximum polishing thickness t4 was calculated based on the growth conditions in the ingot growth step S1 and / or the heat treatment conditions in the heat treatment step (surface modification step) S12. The conditions for calculating the maximum polishing thickness t4 in the examples are, for example, Conditions 1-1 to 1-4 shown in [Table 1] below. In addition, a graph showing the tendency of the calculation condition of the maximum polishing thickness t4 can be created from the conditions 1-1 to 1-4, and the calculation condition of the maximum polishing thickness t4 can be set from this graph.

Figure 0005515253
Figure 0005515253

また、最低研磨厚みt5は、エッチング工程S7におけるエッチング条件に基づいて算出した。実施例における最低研磨厚みt5の算出条件は、例えば、下記〔表2〕に示す条件2−1〜条件2−3である。   Further, the minimum polishing thickness t5 was calculated based on the etching conditions in the etching step S7. The calculation conditions of the minimum polishing thickness t5 in the examples are, for example, Conditions 2-1 to 2-3 shown in [Table 2] below.

Figure 0005515253
Figure 0005515253

判定工程S20において、実研磨厚み算出工程S19を経たウェーハについて、実研磨厚みt3が最大研磨厚みt4と最低研磨厚みt5との間である場合に良品と判定し、実研磨厚みt3が最大研磨厚みt4よりも大きい場合に再生不能不良品と判定し、実研磨厚みt3が最低研磨厚みt5よりも小さい場合に再生可能不良品と判定した。そして、再生可能不良品と判定されたウェーハに対して、判定工程S20により良品と判定されるまで主表面研磨工程(両面研磨工程S15及び鏡面研磨工程S16)、第2厚み測定工程S18、実研磨厚み算出工程S19及び判定工程S20を行った。   In the determination step S20, the wafer that has undergone the actual polishing thickness calculation step S19 is determined as non-defective when the actual polishing thickness t3 is between the maximum polishing thickness t4 and the minimum polishing thickness t5, and the actual polishing thickness t3 is the maximum polishing thickness. When it was larger than t4, it was determined as a non-recyclable defective product, and when the actual polishing thickness t3 was smaller than the minimum polishing thickness t5, it was determined as a recyclable defective product. Then, the main surface polishing step (double-side polishing step S15 and mirror-polishing step S16), second thickness measurement step S18, actual polishing until the wafer determined to be a recyclable defective product is determined to be non-defective by the determination step S20. Thickness calculation process S19 and determination process S20 were performed.

その後、仕上げ洗浄工程S21を行った。   Thereafter, a finishing cleaning step S21 was performed.

実施例においては、前述の各工程を行うことにより、表面改質工程S12において表面改質熱処理が施されたウェーハに対して、主表面に対する実研磨厚みt3を適切な範囲、すなわち最大研磨厚みt4と最低研磨厚みt5との間に容易に設定することができた。従って、表面改質工程S12においてウェーハの表層に生じたラフネスを低減できると共に、異物の付着が少なく且つ表層欠陥が少ないウェーハが得られた。   In the embodiment, by performing the above-described steps, the actual polishing thickness t3 with respect to the main surface is set to an appropriate range, that is, the maximum polishing thickness t4 with respect to the wafer subjected to the surface modification heat treatment in the surface modification step S12. And the minimum polishing thickness t5 could be easily set. Therefore, it was possible to reduce the roughness generated on the surface layer of the wafer in the surface modification step S12, and to obtain a wafer with less foreign matter adhesion and less surface layer defects.

本発明の半導体ウェーハの製造方法の第1実施態様の前半を示すフローチャートである。It is a flowchart which shows the first half of the 1st embodiment of the manufacturing method of the semiconductor wafer of this invention. 図1に示すフローの続きを示すフローチャートである。2 is a flowchart showing a continuation of the flow shown in FIG. 1. 本発明の半導体ウェーハの第2実施態様の後半を示すフローチャート(図2対応図)である。It is a flowchart (corresponding to FIG. 2) showing the second half of the second embodiment of the semiconductor wafer of the present invention.

符号の説明Explanation of symbols

S1 インゴット成長工程
S3 スライス工程
S7 エッチング工程
S12 表面改質工程
S13 第1厚み測定工程
S15 両面研磨工程(主表面研磨工程)
S16 鏡面研磨工程(主表面研磨工程)
S18 第2厚み測定工程
S19 実研磨厚み算出工程
S20 判定工程
S1 Ingot growth step S3 Slicing step S7 Etching step S12 Surface modification step S13 First thickness measurement step S15 Double-side polishing step (main surface polishing step)
S16 Mirror polishing process (main surface polishing process)
S18 Second thickness measurement step S19 Actual polishing thickness calculation step S20 Determination step

Claims (3)

半導体単結晶を引き上げて半導体インゴットを成長させるインゴット成長工程と、
前記インゴット成長工程により得られた前記半導体インゴットをスライスして、半導体ウェーハを得るスライス工程と、
前記スライス工程により得られた前記半導体ウェーハをエッチング液にディップして、前記半導体ウェーハにエッチング処理を施すエッチング工程と、
前記エッチング工程を経ており且つ前記半導体ウェーハの両面を研磨する両面研磨が施されていない前記半導体ウェーハに熱処理を施すことにより該半導体ウェーハの表面を改質させる表面改質工程と、
前記表面改質工程の後に又は前記エッチング工程と前記表面改質工程との間に、静電容量型の厚み測定機を用いて前記半導体ウェーハの厚みを測定する第1厚み測定工程と、
前記第1厚み測定工程を経た前記半導体ウェーハの両面を研磨する主表面研磨工程と、
前記主表面研磨工程を経た前記半導体ウェーハの厚みを、静電容量型の厚み測定機を用いて測定する第2厚み測定工程と、
前記第1厚み測定工程により測定された前記半導体ウェーハの厚みと前記第2厚み測定工程により測定された前記半導体ウェーハの厚みとを比較して、前記主表面研磨工程における前記半導体ウェーハの実際の研磨厚みである実研磨厚みを算出する実研磨厚み算出工程と、
前記主表面研磨工程において最大許容される研磨厚みである最大研磨厚み及び前記主表面研磨工程において最低限必要な研磨厚みである最低研磨厚みを算出し、算出された前記最大研磨厚み及び前記最低研磨厚みに基づいて、前記実研磨厚み算出工程を経た前記半導体ウェーハの品質の良否を判定する判定工程と、を備え、
前記判定工程において、最大研磨厚みは、前記インゴット成長工程における成長条件及び前記表面改質工程における熱処理条件に基づいて算出され、前記最低研磨厚みは、前記エッチング工程におけるエッチング条件に基づいて算出され
前記成長条件は、半導体インゴットにおける酸素の濃度及び半導体インゴットにおける窒素の濃度であり、前記熱処理条件は、雰囲気ガスの温度及び熱処理の時間であり、前記エッチング条件は、ウェーハの加工歪みの深さ、エッチング液及びエッチング厚みであることを特徴とする半導体ウェーハの製造方法。
An ingot growth process in which a semiconductor ingot is grown by pulling up a semiconductor single crystal;
Slicing the semiconductor ingot obtained by the ingot growth step to obtain a semiconductor wafer; and
Dipping the semiconductor wafer obtained by the slicing step into an etching solution, and performing an etching process on the semiconductor wafer ;
A surface modification step for modifying the surface of the semiconductor wafer by performing a heat treatment on the semiconductor wafer that has undergone the etching step and is not subjected to double-side polishing for polishing both surfaces of the semiconductor wafer;
A first thickness measuring step of measuring the thickness of the semiconductor wafer using a capacitance type thickness measuring machine after the surface modifying step or between the etching step and the surface modifying step;
A main surface polishing step for polishing both surfaces of the semiconductor wafer that has undergone the first thickness measurement step;
A second thickness measuring step of measuring the thickness of the semiconductor wafer that has undergone the main surface polishing step using a capacitance-type thickness measuring machine ;
By comparing the thickness of the semiconductor wafer measured by the first thickness measurement step with the thickness of the semiconductor wafer measured by the second thickness measurement step, the actual polishing of the semiconductor wafer in the main surface polishing step An actual polishing thickness calculating step of calculating an actual polishing thickness which is a thickness;
The maximum polishing thickness that is the maximum allowable polishing thickness in the main surface polishing step and the minimum polishing thickness that is the minimum required polishing thickness in the main surface polishing step are calculated, and the calculated maximum polishing thickness and the minimum polishing are calculated. A determination step of determining quality of the semiconductor wafer that has undergone the actual polishing thickness calculation step based on the thickness, and
Calculating the in the determination step, the maximum polishing thickness, said calculated based on the heat treatment conditions in the growth conditions及beauty before Symbol surface modification step in the ingot growth process, the minimum polishing thickness, based on the etching conditions in the etching step It is,
The growth conditions are the oxygen concentration in the semiconductor ingot and the nitrogen concentration in the semiconductor ingot, the heat treatment conditions are the temperature of the atmospheric gas and the time of the heat treatment, and the etching conditions are the depth of processing strain of the wafer, the method of manufacturing a semiconductor wafer, comprising an etching solution and the etching thickness der Rukoto.
前記判定工程において、前記実研磨厚み算出工程を経た前記半導体ウェーハについて、前記実研磨厚みが前記最大研磨厚みと前記最低研磨厚みとの間である場合に良品と判定し、前記実研磨厚みが前記最大研磨厚みよりも大きい場合に再生不能不良品と判定し、前記実研磨厚みが前記最低研磨厚みよりも小さい場合に再生可能不良品と判定することを特徴とする請求項1に記載の半導体ウェーハの製造方法。   In the determination step, the semiconductor wafer that has undergone the actual polishing thickness calculation step is determined as non-defective when the actual polishing thickness is between the maximum polishing thickness and the minimum polishing thickness, and the actual polishing thickness is 2. The semiconductor wafer according to claim 1, wherein the semiconductor wafer is determined to be a non-recyclable defective product when larger than a maximum polishing thickness, and is determined to be a recyclable defective product when the actual polishing thickness is smaller than the minimum polishing thickness. Manufacturing method. 前記判定工程により前記再生可能不良品と判定された前記半導体ウェーハに対して、該判定工程により良品と判定されるまで前記主表面研磨工程、前記第2厚み測定工程、前記実研磨厚み算出工程及び前記判定工程を行うことを特徴とする請求項2に記載の半導体ウェーハの製造方法。   The main surface polishing step, the second thickness measurement step, the actual polishing thickness calculation step, and the semiconductor wafer that has been determined as the recyclable defective product by the determination step until the determination is made as a non-defective product by the determination step. The semiconductor wafer manufacturing method according to claim 2, wherein the determination step is performed.
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